KR930004708Y1 - 씨모스(cmos)를 이용한 대수증폭기 - Google Patents

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KR930004708Y1
KR930004708Y1 KR2019890012166U KR890012166U KR930004708Y1 KR 930004708 Y1 KR930004708 Y1 KR 930004708Y1 KR 2019890012166 U KR2019890012166 U KR 2019890012166U KR 890012166 U KR890012166 U KR 890012166U KR 930004708 Y1 KR930004708 Y1 KR 930004708Y1
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손보익
김청월
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금성일렉트론 주식회사
문정환
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    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
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Abstract

내용 없음.

Description

씨모스(CMOS)를 이용한 대수증폭기
제1도는 본 고안의 씨모스(CMOS)를 이용한 대수증폭기 회로도.
제2도는 제1도의 입력전압 대 출력전압의 관계를 보인 파형도.
* 도면의 주요부분에 대한 부호의 설명
Q1,Q2 : 바이폴라트랜지스터 1,2 : 연산증폭기
M1,M2,M3,M4 : 엔모스(NMOS) 트랜지스터 R1 : 저항
3 : 정전류원
본 고안은 대수증폭기에 관한 것으로, 특히 씨모스(CMOS)에 집적회로에 이용하기 적당한 씨모스(CMOS)를 이용한 대수증폭기에 관한 것이다.
대수증폭기에 있어서, 종래의 바이폴라 대수증폭기는 바이폴라 집적회로에는 사용할 수 있으나 바이폴라 집적회로보다 저전력, 고속동작에 유리한 씨모스(CMOS) 집적회로에는 트랜지스터는 콜렉터에 전원전압(VDD)을 반드시 인가해야되므로 사용할 수 없었다.
본 고안은 이와 같은 종래의 결함을 감안하여 씨모스(CMOS) 집적회로에 사용할 수 있도록 씨모스(CMOS)를 이용한 대수증폭기를 안출한 것으로, 이를 첨부된 도면 제1도에 의하여 상세히 설명하면 다음과 같다.
입력단자(Vin)를 연산증폭기(1)의 비반전 입력단자에 접속하여 그 출력단자를 모스 트랜지스터(M4)의 게이트에 접속함과 아울러 그 모스트랜지스터(M4)의 소오스를 그 연산증폭기(1)의 반전입력단자 및 저항(R1)에 접속하고 전원전압(VDD)에 접속된 정전류원(3)을 모스 트랜지스터(M3)의 드레인에 접속함과 아울러 그의 게이트 및 모스트랜지스터(M1),(M2)의 게이트에 공통접속하며, 상기 전원전압(VDD)을 바이폴라 트랜지스터(Q1)의 베이스 및 콜렉터, 바이폴라 트랜지스터(Q2)의 콜렉터에 공통접속하여, 그 바이폴라 트랜지스터(Q1)의 에미터를 상기 모스트랜지스터(M1),(M4)의 드레인 및 연산증폭기(1)의 비반전입력단자에 공통접속하고, 바이폴라 트랜지스터(Q2)의 에미터를 상기 모스트랜지스터(M2)의 드레인 및 연산증폭기(1)의 반전입력단자에 공통접속하여 이 연산증폭기(1)의 출력단자를 상기 바이폴라 트랜지스터(Q2)의 베이스 및 출력단자(VO)에 공통접속하여 구성하였다.
이와 같이 구성된 본 고안의 동작상태를 살펴보면 아래의 설명과 같다.
입력(Vin)을 연산증폭기(1)의 비반전입력단자에 인가하여 고전위신호가 출력되면 모스트랜지스터(M4)를 온시키므로 바이폴라트랜지스터(Q1)으로부터 흐르는 전위는 거의 저항(R1)을 통해 흘러가 버리고 출력측 연산증폭기(1)의 비반전 입력단자는 저전위신호가 입력된다. 또 입력측 연산증폭기(1)가 피드백효과에 의해 반전입력단자가 고전위가 되면 출력이 저전위가되어 모스트랜지스터(M4)를 오프시켜 바이폴라 트랜지스터(Q1)로부터 흐르는 전위는 출력측 연산증폭기(1)의 비반전입력단자에 고전위를 입력시키고 연산증폭기(2)의 출력에 의해 바이폴라 트랜지스터(Q2)의 동작을 조절하게되어 연산증폭기(Q2)의 반전 입력단자의 입력전위에 영향을 준다. 이때 출력은 연산증폭기(2)의 비반전 및 반전입력단자의 입력차이값, 즉 두 바이폴라 트랜지스터(Q1,Q2)의 베이스-에미터간 전압(VBE1, VBE2)의차이가 입력전압 대 출력전압의 대수함수값으로 출력된다. 이것을 수식으로 살펴보면
만약 IBR1=1로 했다면 VO=-VT1n(1+Vin)으로 출력(VO)은 입력(Vin)만을 변수로 갖게되어 입력전압 대출력전압(Vo) 전압의 관계를 보인 파형도에서 보는 바와 같이 입력전압 대 출력전압은 대수함수로서 나타난다. 전원전압(VDD)에 접속된 전류원(3)에 드레인 및 게이트를 연결한 모스 트랜지스터(M3)와 아울러 전류원(3)을 모스 트랜지스터(M1,M2)의 각 게이트에 연결하여 정전류(IB)를 흐르게 함으로써 입력(Vin)값이 제로(Zero)였을때 출력(VO)도 제로(Zero)를 얻는다.
이상에서 설명한 바와 같이 본 고안은 입력(Vin)에 대해서만 출력(VO)이 대함수로 나타나므로 블록화시켜 이용하기에 용이하고 회로구성이 시모스(CMOS)를 사용하므로 씨모스(CMOS) 집적회로에 사용할 수 있어 저전력, 고속동작에 유리한 이점이 있다.

Claims (1)

  1. 입력단자(Vin)를 연산증폭기(1)의 비반전입력단자에 접속하여 그의 출력단자를 모스트랜지스터(M4)의 게이트에 접속함과 아울러 그 모스트랜지스터(M4)의 소오스를 그 연산증폭기(1)의 반전입력단자 및 저항(R1)에 접속하고, 전원전압(VDD)을 바이폴라 트랜지스터(Q1)의 베이스 및 콜렉터, 바이폴라 트랜지스터(Q2)의 콜렉터에 공통 접속하여, 그 바이폴라 트랜지스터(Q1)의 에미터를 상기 모스트랜지스터(M1)(M4)의 드레인 및 연산증폭기(2)의 비반전입력단자에 공통 접속하고, 바이폴라 트랜지스터(Q2)의 에미터를 상기 모스트랜지스터(M2)의 드레인 및 상기 연산증폭기(2)의 반전입력단자를 공통접속하며, 이 연산증폭기(2)의 출력단자를 상기 바이폴라 트랜지스터(Q2)의 베이스 및 출력단자(VO)에 공통 접속하여 구성된 것을 특징으로 하는 씨모스(CMOS)를 이용한 대수증폭기.
KR2019890012166U 1989-08-18 1989-08-18 씨모스(cmos)를 이용한 대수증폭기 KR930004708Y1 (ko)

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