JPH0242241B2 - - Google Patents
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- JPH0242241B2 JPH0242241B2 JP58249711A JP24971183A JPH0242241B2 JP H0242241 B2 JPH0242241 B2 JP H0242241B2 JP 58249711 A JP58249711 A JP 58249711A JP 24971183 A JP24971183 A JP 24971183A JP H0242241 B2 JPH0242241 B2 JP H0242241B2
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- mos transistor
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- transistor
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- 239000004065 semiconductor Substances 0.000 claims description 17
- 230000007423 decrease Effects 0.000 description 13
- 230000003321 amplification Effects 0.000 description 10
- 238000003199 nucleic acid amplification method Methods 0.000 description 10
- 238000004519 manufacturing process Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
Landscapes
- Amplifiers (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は差動増幅回路に係り、特にバイポーラ
トランジスタとMOSトランジスタとが混在する
差動増幅回路に関する。
トランジスタとMOSトランジスタとが混在する
差動増幅回路に関する。
バイポーラトランジスタ１を差動対とする一般
的な差動増幅回路を第１図に示す。２は負荷抵
抗、３は定電流源を示す。端子Ａ，Ｂは入力端
子、Ｃ，は差動出力端子である。負荷抵抗２を流
れる電流IC1，IC2は次の様に表わすことができる。
的な差動増幅回路を第１図に示す。２は負荷抵
抗、３は定電流源を示す。端子Ａ，Ｂは入力端
子、Ｃ，は差動出力端子である。負荷抵抗２を流
れる電流IC1，IC2は次の様に表わすことができる。
IC1＝αIEE／１＋exp−qV1／kT ……(1)
IC2＝αIEE／１＋expqV1／kT ……(2)
ただしα：バイポーラトランジスタ１のベース
接地電流増幅率、IEE：電流源３を流れる電流、
ｑ：電荷素量、ｋ：ボルツマン定数、Ｔ：絶対温
度、V1：端子Ａ，Ｂに入力する信号の電位差で
ある。このとき出力端子Ｃには Vput＝Ｒ（IC1−IC2） ……(3) で表わされる出力信号が得られる。
接地電流増幅率、IEE：電流源３を流れる電流、
ｑ：電荷素量、ｋ：ボルツマン定数、Ｔ：絶対温
度、V1：端子Ａ，Ｂに入力する信号の電位差で
ある。このとき出力端子Ｃには Vput＝Ｒ（IC1−IC2） ……(3) で表わされる出力信号が得られる。
上述した差動増幅器を半導体集積回路で構成す
る場合、負荷抵抗２は第２図で示す様なMOSト
ランジスタ４で置き換える場合が多い。端子Ｄ，
Ｅは、MOSトランジスタ４がpMOSの場合には
接地電位GNDに、nMOSの場合には電源電位
Vccに固定される。MOSトランジスタはコンダ
クタンスgnが比較的小さいため、小さな面積で
負荷抵抗を形成でき、集積度の点で有利である。
る場合、負荷抵抗２は第２図で示す様なMOSト
ランジスタ４で置き換える場合が多い。端子Ｄ，
Ｅは、MOSトランジスタ４がpMOSの場合には
接地電位GNDに、nMOSの場合には電源電位
Vccに固定される。MOSトランジスタはコンダ
クタンスgnが比較的小さいため、小さな面積で
負荷抵抗を形成でき、集積度の点で有利である。
また定電流源３は実際の集積回路中では第２図
の５で示す様にMSトランジスタあるいはバイポ
ーラトランジスタで構成される。このとき端子Ｆ
には所定の電圧が印加され、バイアス電流IEEが
流れる。ここで負荷抵抗は第１導電型のMOSト
ランジスタ４であるとする。
の５で示す様にMSトランジスタあるいはバイポ
ーラトランジスタで構成される。このとき端子Ｆ
には所定の電圧が印加され、バイアス電流IEEが
流れる。ここで負荷抵抗は第１導電型のMOSト
ランジスタ４であるとする。
MOSトランジスタ４は非飽和領域で動作して
いるためオン抵抗Rpo4は次の様になる。
いるためオン抵抗Rpo4は次の様になる。
Rpo4＝１／β04W4／L4｛（VGS4−Vth1）−VDS4｝
……(4)
β04＝μS4COX
ここでμS4：表面移動度、COX：単位面積当りの
ゲート容量、W4：チヤネル幅、L4：チャネル長、
VGS4：ゲート−ソース間電圧、Vth1：第１の導電
型のMOSトランジスタのしきい電圧である。電
流源となる第２の導電型のMOSトランジスタ５
は飽和領域で動作しているとするとバイアス電流
IEEは IEE＝１／２β05W5／L5（VGS5−Vth2）2 ……(5) β05＝μS5COX となる。
ゲート容量、W4：チヤネル幅、L4：チャネル長、
VGS4：ゲート−ソース間電圧、Vth1：第１の導電
型のMOSトランジスタのしきい電圧である。電
流源となる第２の導電型のMOSトランジスタ５
は飽和領域で動作しているとするとバイアス電流
IEEは IEE＝１／２β05W5／L5（VGS5−Vth2）2 ……(5) β05＝μS5COX となる。
ただしμS5：表面移動度、W5：チャネル幅、
L5：チャネル長、VGS5：ゲート・ソース間電圧、
Vth2：第２の導電型のMOSトランジスタのしき
い電圧である。
L5：チャネル長、VGS5：ゲート・ソース間電圧、
Vth2：第２の導電型のMOSトランジスタのしき
い電圧である。
(1)〜(5)式より第２図の回路の入力信号Vioと出
力信号Vputとの関係は、 Vput＝Rpo（IC1−IC2）＝１／２αβ05W5／L5（VGS5
−Vth2）2／β04W4／L4｛（VGS4−Vth1）−VDS4｝｛１
／１＋exp−qV1／kT−１／１＋expqV1／kT｝ ……(6) となる。
力信号Vputとの関係は、 Vput＝Rpo（IC1−IC2）＝１／２αβ05W5／L5（VGS5
−Vth2）2／β04W4／L4｛（VGS4−Vth1）−VDS4｝｛１
／１＋exp−qV1／kT−１／１＋expqV1／kT｝ ……(6) となる。
(6)式からわかる様に第２図に示す回路の増幅率
はしきい電圧Vth1，Vth2、チャネル寸法Ｗ，Ｘに
依存していることがわかる。したがってしきい電
圧やチャネル寸法が変動すると、差動増幅特性は
変化する。
はしきい電圧Vth1，Vth2、チャネル寸法Ｗ，Ｘに
依存していることがわかる。したがってしきい電
圧やチャネル寸法が変動すると、差動増幅特性は
変化する。
例えば第１導電型のMOSトランジスタ４のし
きい電圧Vth1の絶対値が低下すると、式(4)に従つ
てMOSトランジスタ４のオン抵抗Rpo4は低下す
る。一方それぞれのMOSトランジスタ４に流れ
る電流は式(1)，(2)，(5)で表わされるように第１導
電型のMOSトランジスタのしきい電圧Vth1には
依存しておらず、しきい電圧Vth1が変化しても
MOSトランジスタ４を流れる電流は変化はない。
このため出力端Ｃでの出力信号Vputの振幅は第１
導電型のMOSトランジスタ４のVth1の絶対値が
下がると低下してしまう。
きい電圧Vth1の絶対値が低下すると、式(4)に従つ
てMOSトランジスタ４のオン抵抗Rpo4は低下す
る。一方それぞれのMOSトランジスタ４に流れ
る電流は式(1)，(2)，(5)で表わされるように第１導
電型のMOSトランジスタのしきい電圧Vth1には
依存しておらず、しきい電圧Vth1が変化しても
MOSトランジスタ４を流れる電流は変化はない。
このため出力端Ｃでの出力信号Vputの振幅は第１
導電型のMOSトランジスタ４のVth1の絶対値が
下がると低下してしまう。
また、第２の導電型のMOSトランジスタ５の
しきい電圧Vth2の絶対値が低下した場合を考える
と、(5)式によってIEEが増加し、MOSトランジス
タ４を流れる電流IC1，IC2が増加する。MOSトラ
ンジスタ４のオン抵抗RpoはVth2に依存しないた
め、Vth2が変化してもオン抵抗Rpoは変化しない。
したがつて出力振幅Viは最初の設計値からはずれ
て大きくなる。
しきい電圧Vth2の絶対値が低下した場合を考える
と、(5)式によってIEEが増加し、MOSトランジス
タ４を流れる電流IC1，IC2が増加する。MOSトラ
ンジスタ４のオン抵抗RpoはVth2に依存しないた
め、Vth2が変化してもオン抵抗Rpoは変化しない。
したがつて出力振幅Viは最初の設計値からはずれ
て大きくなる。
しきい電圧やチャネル寸法は素子製造上の条件
の変動によつてある程度のばらつきをともなう。
この様なパラメータのばらつきに対して差動増幅
特性の変化が少なくなるような回路構成が必要と
されていた。
の変動によつてある程度のばらつきをともなう。
この様なパラメータのばらつきに対して差動増幅
特性の変化が少なくなるような回路構成が必要と
されていた。
本発明の目的は製造上のばらつきによつて
MOSトランジスタのしきい電圧、チャネル寸法
等が変動しても、差動増幅特性に変化の少ないバ
イポーラトランジスタとMOSトランジスタとが
混在する差動増幅回路を提供することにある。
MOSトランジスタのしきい電圧、チャネル寸法
等が変動しても、差動増幅特性に変化の少ないバ
イポーラトランジスタとMOSトランジスタとが
混在する差動増幅回路を提供することにある。
上記目的を達成する本発明の特徴とするところ
は、バイポーラトランジスタで構成する差動対、
一方の主端子が上記バイポーラトランジスタの一
方の主端子に接続され、非飽和領域で動作する第
１の第１導電型のMOSトランジスタで構成する
差動対の負荷抵抗、一方の主端子が上記バイポー
ラトランジスタの他方の主端子に接続される第１
の半導体素子で構成する定電流源、ソース及びド
レインが電源電位及び上記第１の半導体素子の制
御端子にそれぞれ接続され、非飽和領域で動作す
る第２の導電型MOSトランジスタ、一方の主端
子及び他方の主端子が上記第１の半導体素子の制
御端子及び接地電位にそれぞれ接続され、上記第
１の半導体素子と同一の導電型を有し、上記第２
の第１導電型MOSトランジスタと共に電圧源回
路を構成する第２の半導体素子を具備することに
ある。
は、バイポーラトランジスタで構成する差動対、
一方の主端子が上記バイポーラトランジスタの一
方の主端子に接続され、非飽和領域で動作する第
１の第１導電型のMOSトランジスタで構成する
差動対の負荷抵抗、一方の主端子が上記バイポー
ラトランジスタの他方の主端子に接続される第１
の半導体素子で構成する定電流源、ソース及びド
レインが電源電位及び上記第１の半導体素子の制
御端子にそれぞれ接続され、非飽和領域で動作す
る第２の導電型MOSトランジスタ、一方の主端
子及び他方の主端子が上記第１の半導体素子の制
御端子及び接地電位にそれぞれ接続され、上記第
１の半導体素子と同一の導電型を有し、上記第２
の第１導電型MOSトランジスタと共に電圧源回
路を構成する第２の半導体素子を具備することに
ある。
本発明の好ましい実施態様に於いては、第１及
び第２の半導体素子が第２導電型MOSトランジ
スタであるか、または、差動対を構成するバイポ
ーラトランジスタと同一導電型のバイポーラトラ
ンジスタである。
び第２の半導体素子が第２導電型MOSトランジ
スタであるか、または、差動対を構成するバイポ
ーラトランジスタと同一導電型のバイポーラトラ
ンジスタである。
本発明による差動増幅回路の一実施例を第３図
ａ，ｂに示す。バイポーラトランジスタの差動対
１、負荷抵抗となる第１の導電型のMOSトラン
ジスタ対４、バイアス電流を規定する定電流源と
なる第２の導電型のMOSトランジスタ５により
差動増幅段が構成されている。第２の導電型の
MOSトランジスタ５をバイアスする電圧源は、
MOSトランジスタ４と同じ第１導電型のMOSト
ランジスタ６と、MOSトランジスタ５と同じ第
２導電型のMOSトランジスタ７によつて構成さ
れる。MOSトランジスタ６のソース及びドレイ
ンはMOSトランジスタ５のゲート及び電源電位
Vccにそれぞれ接続され、MOSトランジスタ７
のソース及びドレインはトランジスタ５のゲート
及び接地電位GNDにそれぞれ接続される。
ａ，ｂに示す。バイポーラトランジスタの差動対
１、負荷抵抗となる第１の導電型のMOSトラン
ジスタ対４、バイアス電流を規定する定電流源と
なる第２の導電型のMOSトランジスタ５により
差動増幅段が構成されている。第２の導電型の
MOSトランジスタ５をバイアスする電圧源は、
MOSトランジスタ４と同じ第１導電型のMOSト
ランジスタ６と、MOSトランジスタ５と同じ第
２導電型のMOSトランジスタ７によつて構成さ
れる。MOSトランジスタ６のソース及びドレイ
ンはMOSトランジスタ５のゲート及び電源電位
Vccにそれぞれ接続され、MOSトランジスタ７
のソース及びドレインはトランジスタ５のゲート
及び接地電位GNDにそれぞれ接続される。
ここで第１導電型がｐ型の場合、端子Ｄ，Ｅ，
Ｇは接地電位GNDとし、ｎ型の場合には電源電
位Vccとする。ここで第２導電型がｎ型の場合に
は７、Ｐ型の場合には第３図ｂの７′に示す様に
ドレインＤとソースＳとを結線する。
Ｇは接地電位GNDとし、ｎ型の場合には電源電
位Vccとする。ここで第２導電型がｎ型の場合に
は７、Ｐ型の場合には第３図ｂの７′に示す様に
ドレインＤとソースＳとを結線する。
第３図ａの様な構成をとると、第１導電型
MOSトランジスタ４のしきい電圧Vth1、第２導
電型MOSトランジスタ５のしきい電圧Vth2、の
変動に対して特性の変化の少ない差動増幅器が実
現できる。
MOSトランジスタ４のしきい電圧Vth1、第２導
電型MOSトランジスタ５のしきい電圧Vth2、の
変動に対して特性の変化の少ない差動増幅器が実
現できる。
本実施例の特徴はMOSトランジスタ６および
７によつて構成される電圧源が、MOSトランジ
スタ４，５のしきい電圧Vth1，Vth2のばらつきに
よる差動増幅特性の変動を補償するように第３図
ａのＦ点の電位VFを設定することを特徴として
いる。
７によつて構成される電圧源が、MOSトランジ
スタ４，５のしきい電圧Vth1，Vth2のばらつきに
よる差動増幅特性の変動を補償するように第３図
ａのＦ点の電位VFを設定することを特徴として
いる。
すなわちMOSトランジスタ６は非飽和領域、
７は飽和領域で動作している。このときMOSト
ランジスタ６のオン抵抗Rpo6は、 Rpo6＝１／β6｛（VGS6−Vth1）−VDS6｝ ……(7) β6＝β06W6／L6 となり、MOSトランジスタ６，７に流れる電流
Idは Id＝１／２β7（VGS7−Vth2）2 ……(8) β7＝β07W7／L7 となる。ここでId：MOSトランジスタ６および
７に流れる電流である。MOSトランジスタ６を
pMOS、MOSトランジスタ７をnMOSとした場
合、Ｆ点の電位をVFとする(7)，(8)式より、 Rpo＝１／β6｛（Vcc−｜Ｖth1｜）−VF｝ ……(9) Id＝１／２β7（VF−Vth2）2 ……(10) VF＝Vcc−IdRpo ……(11) の関係が成り立つ。
７は飽和領域で動作している。このときMOSト
ランジスタ６のオン抵抗Rpo6は、 Rpo6＝１／β6｛（VGS6−Vth1）−VDS6｝ ……(7) β6＝β06W6／L6 となり、MOSトランジスタ６，７に流れる電流
Idは Id＝１／２β7（VGS7−Vth2）2 ……(8) β7＝β07W7／L7 となる。ここでId：MOSトランジスタ６および
７に流れる電流である。MOSトランジスタ６を
pMOS、MOSトランジスタ７をnMOSとした場
合、Ｆ点の電位をVFとする(7)，(8)式より、 Rpo＝１／β6｛（Vcc−｜Ｖth1｜）−VF｝ ……(9) Id＝１／２β7（VF−Vth2）2 ……(10) VF＝Vcc−IdRpo ……(11) の関係が成り立つ。
MOSトランジスタ６および７の動作特性を第
３図ｃに示す。ここでMOSトランジスタ６の動
作特性は傾き１／Rpo（Rpoは(9)式）の実線３０で
表わされる。MOSトランジスタ７の動作特性は
(10)式により実線３１で示す様な２次曲線となる。
このときＦ点の電圧VFは実線３０と実線３１と
の交点３４に対応する値をとる。
３図ｃに示す。ここでMOSトランジスタ６の動
作特性は傾き１／Rpo（Rpoは(9)式）の実線３０で
表わされる。MOSトランジスタ７の動作特性は
(10)式により実線３１で示す様な２次曲線となる。
このときＦ点の電圧VFは実線３０と実線３１と
の交点３４に対応する値をとる。
今MOSトランジスタ６のしきい電圧Vth1の絶
対値が大きくなると、動作特性曲線は実線３０か
ら破線３２の様になり、実線３１との動作点は３
４から３５へ移動しVFは減少する。MOSトラン
ジスタ７のしきい電圧Vth2の絶対値が大きくなる
と、動作特性曲線は実線３１から破線３３の様に
なり実線３０との動作点は３６に移動してVFは
増加することがわかる。
対値が大きくなると、動作特性曲線は実線３０か
ら破線３２の様になり、実線３１との動作点は３
４から３５へ移動しVFは減少する。MOSトラン
ジスタ７のしきい電圧Vth2の絶対値が大きくなる
と、動作特性曲線は実線３１から破線３３の様に
なり実線３０との動作点は３６に移動してVFは
増加することがわかる。
例えば第１導電型のMOSトランジスタのしき
い電圧Vth1の絶対値が増加した場合の差動増幅器
の特性を考えてみる。式(4)に従つてMOSトラン
ジスタ４のオン抵抗Rpo4は増加する。ここで
MOSトランジスタ４に流れる電流に変化がない
とすれば前述したとおり、出力の振幅Vputは増大
してしまう。ところが第３図ａの様な電源回路を
もつ差動増幅回路ではMSトランジスタ６のしき
い電圧Vth1の絶対値が増加するとVFすなわちVGS5
が減少するため、(5)式によつてバイアス電流IEE
が減少し、その結果出力端子における出力振幅の
増大は抑えられる。
い電圧Vth1の絶対値が増加した場合の差動増幅器
の特性を考えてみる。式(4)に従つてMOSトラン
ジスタ４のオン抵抗Rpo4は増加する。ここで
MOSトランジスタ４に流れる電流に変化がない
とすれば前述したとおり、出力の振幅Vputは増大
してしまう。ところが第３図ａの様な電源回路を
もつ差動増幅回路ではMSトランジスタ６のしき
い電圧Vth1の絶対値が増加するとVFすなわちVGS5
が減少するため、(5)式によつてバイアス電流IEE
が減少し、その結果出力端子における出力振幅の
増大は抑えられる。
次にMOSトランジスタ５のしきい電圧Vth2の
絶対値が増加する場合を考える。VFが一定であ
ると、(5)式よりMOSトランジスタ５のしきい電
圧Vth2の増加に伴つてIEEが減少し、出力振幅が減
少する。しかし第３図ａの構成では、先述の様に
MOSトランジスタ７のしきい電圧Vth2の絶対値
が増加するとVFが増加するため、IEEの減少は抑
制され、出力振幅の減少を抑えることができる。
絶対値が増加する場合を考える。VFが一定であ
ると、(5)式よりMOSトランジスタ５のしきい電
圧Vth2の増加に伴つてIEEが減少し、出力振幅が減
少する。しかし第３図ａの構成では、先述の様に
MOSトランジスタ７のしきい電圧Vth2の絶対値
が増加するとVFが増加するため、IEEの減少は抑
制され、出力振幅の減少を抑えることができる。
またこの構成は第１導電型のMOSトランジス
タ４，６と第２導電型のMOSトランジスタ５，
７との間にチャネル寸法の変動量の差が生じた場
合でもこれに伴う差動増幅特性の変動を補償する
ことができる。
タ４，６と第２導電型のMOSトランジスタ５，
７との間にチャネル寸法の変動量の差が生じた場
合でもこれに伴う差動増幅特性の変動を補償する
ことができる。
第１導電型のMOSトランジスタ４，６のチャ
ネル幅W4，W6が第２導電型のMOSトランジス
タ５，７のチャネル幅W5，W7に比べて、素子製
造工程においてより大きく減少したと仮定する。
この場合(4)式によりMOSトランジスタ４のオン
抵抗Rpo4は増加するが、(7)〜(11)式によりVFが減
少してIEEが小さくなり、結局出力振幅は一定に
保たれる。
ネル幅W4，W6が第２導電型のMOSトランジス
タ５，７のチャネル幅W5，W7に比べて、素子製
造工程においてより大きく減少したと仮定する。
この場合(4)式によりMOSトランジスタ４のオン
抵抗Rpo4は増加するが、(7)〜(11)式によりVFが減
少してIEEが小さくなり、結局出力振幅は一定に
保たれる。
本発明の他の実施例を第４図により説明する。
第４図はバイポーラ、MOS混在型メモリのセ
ンスアンプを示すものである。メモリセル１３，
１４はワード線１２からの信号によりトランスフ
アMOSトランジスタ４０を介してデータ線１０
にデータを出力する。ここでＹアドレス線１５に
よつてＹセレクタスイツチ１１が選択されるとメ
モリセル１３の内容はコモンデータ線２１に出力
される。コモンデータ線の情報は負荷抵抗MOS
４、差動対１およびMOSトランジスタ５，６，
７から成る電流源によつて構成される差動増幅回
路で増幅され、端子Ｃから出力される。ここでバ
イポーラトランジスタ１７はインピーダンス変換
用である。またnMOSトランジスタ８は電流源を
構成し、差動対１が受け持つデータ線が選択され
ていないときや、信号書き込み時には端子Ｇに印
加する電圧をHighレベルとし、メモリチツプの
省電力化をはかるものである。また、９はMOS
トランジスタ、１８，１９，２０は定電流源であ
る。
ンスアンプを示すものである。メモリセル１３，
１４はワード線１２からの信号によりトランスフ
アMOSトランジスタ４０を介してデータ線１０
にデータを出力する。ここでＹアドレス線１５に
よつてＹセレクタスイツチ１１が選択されるとメ
モリセル１３の内容はコモンデータ線２１に出力
される。コモンデータ線の情報は負荷抵抗MOS
４、差動対１およびMOSトランジスタ５，６，
７から成る電流源によつて構成される差動増幅回
路で増幅され、端子Ｃから出力される。ここでバ
イポーラトランジスタ１７はインピーダンス変換
用である。またnMOSトランジスタ８は電流源を
構成し、差動対１が受け持つデータ線が選択され
ていないときや、信号書き込み時には端子Ｇに印
加する電圧をHighレベルとし、メモリチツプの
省電力化をはかるものである。また、９はMOS
トランジスタ、１８，１９，２０は定電流源であ
る。
バイポーラトランジスタはMOSに比較して高
いコンダクタンスgnを持つている。そのため微
小な信号を高速で処理する必要のあるメモリのセ
ンスアンプの差動対に用いれば極めて有効であ
る。一方センスアンプの利得は負荷抵抗の抵抗値
を大きくすることにより上げることができる。半
導体集積回路上で高抵抗を得るにはMOSトラン
ジスタを用いるのが便利である。MOSトランジ
スタは比較的低いgnを持つているため小さな面
積で高い精度で高抵抗を作ることができる。以上
の点から高利得でコンパクトな差動増幅回路を得
るためにバイポーラ、CMOS混在回路を用いる
効果は大きい。
いコンダクタンスgnを持つている。そのため微
小な信号を高速で処理する必要のあるメモリのセ
ンスアンプの差動対に用いれば極めて有効であ
る。一方センスアンプの利得は負荷抵抗の抵抗値
を大きくすることにより上げることができる。半
導体集積回路上で高抵抗を得るにはMOSトラン
ジスタを用いるのが便利である。MOSトランジ
スタは比較的低いgnを持つているため小さな面
積で高い精度で高抵抗を作ることができる。以上
の点から高利得でコンパクトな差動増幅回路を得
るためにバイポーラ、CMOS混在回路を用いる
効果は大きい。
しかしながらCMOS回路においては一般にし
きい値電圧を完全に制御することは困難で、ある
程度の変動は避けられない。しきい値電圧が変化
するとMOSトランジスタによつて構成した負荷
MOSの特性が変わり、差動増幅特性が変動する。
きい値電圧を完全に制御することは困難で、ある
程度の変動は避けられない。しきい値電圧が変化
するとMOSトランジスタによつて構成した負荷
MOSの特性が変わり、差動増幅特性が変動する。
端子Ｃの信号は増幅回路で増幅された後に外部
に出力される。この時端子Ｃの信号振幅が大きく
変化して端子Ｃに接続される増幅回路の動作点か
らはずれると、端子Ｃ以降の信号伝達の速度が遅
れ、結果としてメモリの読み出し時間の増加につ
ながる。
に出力される。この時端子Ｃの信号振幅が大きく
変化して端子Ｃに接続される増幅回路の動作点か
らはずれると、端子Ｃ以降の信号伝達の速度が遅
れ、結果としてメモリの読み出し時間の増加につ
ながる。
本実施例による差動増幅回路の回路構成を応用
した第４図の様な読み出し回路では、しきい電圧
Vth1，Vth2、チャネル寸法が変化しても出力振幅
は一定に保たれるため、端子Ｃに接続される増幅
回路の動作点ははずれることがない。このように
本実施例によりしきい電圧、チャネル寸法の変動
に対しても高速性を維持できるメモリ読み出し回
路の実現が可能になる。
した第４図の様な読み出し回路では、しきい電圧
Vth1，Vth2、チャネル寸法が変化しても出力振幅
は一定に保たれるため、端子Ｃに接続される増幅
回路の動作点ははずれることがない。このように
本実施例によりしきい電圧、チャネル寸法の変動
に対しても高速性を維持できるメモリ読み出し回
路の実現が可能になる。
本発明の実施例においてMOSトランジスタ５，
７はしきい電圧、チャネル寸法の変動が同様なも
のであればよいため、これまでの説明では同一導
電型のMOSトランジスタとして説明したが、こ
れに限定されずに第５図に示す様にこれらを差動
対を構成するバイポーラトランジスタ１と同一導
電型のバイポーラトランジスタ２２，２３で置き
換えることも可能である。
７はしきい電圧、チャネル寸法の変動が同様なも
のであればよいため、これまでの説明では同一導
電型のMOSトランジスタとして説明したが、こ
れに限定されずに第５図に示す様にこれらを差動
対を構成するバイポーラトランジスタ１と同一導
電型のバイポーラトランジスタ２２，２３で置き
換えることも可能である。
〔発明の効果〕
本発明によれば、高利得でコンパクトという利
点をもつバイポーラ、MOS混在型の差動増幅回
路の安定性を高めることが可能になる。
点をもつバイポーラ、MOS混在型の差動増幅回
路の安定性を高めることが可能になる。
すなわちプロセス条件変動によつてしきい電
圧、チャネル寸法が変化しても差動増幅特性を安
定に保つことができる。これによつてバイポー
ラ、MOS混在型の差動増幅回路を組み込んだ素
子の製品化をする場合、製造時の分留りを向上さ
せることができる。
圧、チャネル寸法が変化しても差動増幅特性を安
定に保つことができる。これによつてバイポー
ラ、MOS混在型の差動増幅回路を組み込んだ素
子の製品化をする場合、製造時の分留りを向上さ
せることができる。
第１図は従来技術による差動増幅回路の構成を
示す図、第２図は同じく従来技術による差動増幅
回路の構成を示す図、第３図ａ，ｂ，ｃは本発明
の一実施例による差動増幅回路の構成及び動作を
示す図、第４図は本発明の他の実施例による差動
増幅回路をメモリ回路に応用した例を示す図、第
５図は本発明の他の実施例を示す図である。 １……差動対を構成するバイポーラトランジス
タ、２……負荷抵抗、３……定電流源、４……負
荷抵抗となる第１導電型のMOSトランジスタ、
５……定電流源となる第２導電型のMOSトラン
ジスタ、６……第１導電型のMOSトランジスタ、
７，７′……第２導電型のMOSトランジスタ、８
……nMOSトランジスタ、９……nMOSトランジ
スタ、１０……データ線、１１……Ｙアドレスス
イツチ、１２，１２′……ワード線、１３，１４
……メモリセル、１５……Ｙアドレス線、１７…
…インピーダンス変換のためのバイポーラトラン
ジスタ、１８，１９，２０……定電流源、Ａ，Ｂ
……差動入力端子、Ｃ……差動出力端子、Ｄ，Ｅ
……負荷MOSトランジスタのゲート、Ｆ……定
電源MOSトランジスタのゲート、Ｇ……MOSト
ランジスタ６のゲート、２１……コモンデータ
線、２２，２３……バイポーラトランジスタ。
示す図、第２図は同じく従来技術による差動増幅
回路の構成を示す図、第３図ａ，ｂ，ｃは本発明
の一実施例による差動増幅回路の構成及び動作を
示す図、第４図は本発明の他の実施例による差動
増幅回路をメモリ回路に応用した例を示す図、第
５図は本発明の他の実施例を示す図である。 １……差動対を構成するバイポーラトランジス
タ、２……負荷抵抗、３……定電流源、４……負
荷抵抗となる第１導電型のMOSトランジスタ、
５……定電流源となる第２導電型のMOSトラン
ジスタ、６……第１導電型のMOSトランジスタ、
７，７′……第２導電型のMOSトランジスタ、８
……nMOSトランジスタ、９……nMOSトランジ
スタ、１０……データ線、１１……Ｙアドレスス
イツチ、１２，１２′……ワード線、１３，１４
……メモリセル、１５……Ｙアドレス線、１７…
…インピーダンス変換のためのバイポーラトラン
ジスタ、１８，１９，２０……定電流源、Ａ，Ｂ
……差動入力端子、Ｃ……差動出力端子、Ｄ，Ｅ
……負荷MOSトランジスタのゲート、Ｆ……定
電源MOSトランジスタのゲート、Ｇ……MOSト
ランジスタ６のゲート、２１……コモンデータ
線、２２，２３……バイポーラトランジスタ。
Claims (1)
- 【特許請求の範囲】 １ バイポーラトランジスタで構成する差動対、
一方の主端子が上記バイポーラトランジスタの一
方の主端子に接続され、非飽和領域で動作する第
１の第１導電型のMOSトランジスタで構成する
差動対の負荷抵抗、一方の主端子が上記バイポー
ラトランジスタの他方の主端子に接続される第１
の半導体素子で構成する定電流源、ソース及びド
レインが電源電位及び上記第１の半導体素子の制
御端子にそれぞれ接続され、非飽和領域で動作す
る第２の第１導電型MOSトランジスタ、一方の
主端子及び他方の主端子が上記第１の半導体素子
の制御端子及び接地電位にそれぞれ接続され、上
記第１の半導体素子と同一の導電型を有し、上記
第２の第１導電型MOSトランジスタと共に電圧
源回路を構成する第２の半導体素子を具備するこ
とを特徴とする差動増幅回路。 ２ 特許請求の範囲第１項に於いて、上記第１及
び第２の半導体素子は第２導電型MOSトランジ
スタであることを特徴とする差動増幅回路。 ３ 特許請求の範囲第１項に於いて、上記第１及
び第２の半導体素子は、上記差動対を構成するバ
イポーラトランジスタと同一導電型のバイポーラ
トランジスタであることを特徴とする差動増幅回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24971183A JPS60137109A (ja) | 1983-12-26 | 1983-12-26 | バイポ−ラトランジスタとｍｏｓトランジスタとが混在する差動増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24971183A JPS60137109A (ja) | 1983-12-26 | 1983-12-26 | バイポ−ラトランジスタとｍｏｓトランジスタとが混在する差動増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60137109A JPS60137109A (ja) | 1985-07-20 |
| JPH0242241B2 true JPH0242241B2 (ja) | 1990-09-21 |
Family
ID=17197060
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24971183A Granted JPS60137109A (ja) | 1983-12-26 | 1983-12-26 | バイポ−ラトランジスタとｍｏｓトランジスタとが混在する差動増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60137109A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20160017770A (ko) * | 2014-08-04 | 2016-02-17 | 현대중공업 주식회사 | 액화가스 공급 시스템용 연료 공급 출구부 구조 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6275107B1 (en) * | 1998-10-29 | 2001-08-14 | Fujitisu Limited | Differential amplifier circuit and pull up-type differential driver |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5789325A (en) * | 1980-10-01 | 1982-06-03 | American Micro Syst | Method of removing influence of intrinsic offset voltage and voltage comparator |
-
1983
- 1983-12-26 JP JP24971183A patent/JPS60137109A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5789325A (en) * | 1980-10-01 | 1982-06-03 | American Micro Syst | Method of removing influence of intrinsic offset voltage and voltage comparator |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20160017770A (ko) * | 2014-08-04 | 2016-02-17 | 현대중공업 주식회사 | 액화가스 공급 시스템용 연료 공급 출구부 구조 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60137109A (ja) | 1985-07-20 |
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