JPH03154413A - 演算増幅器 - Google Patents
演算増幅器Info
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- JPH03154413A JPH03154413A JP29218989A JP29218989A JPH03154413A JP H03154413 A JPH03154413 A JP H03154413A JP 29218989 A JP29218989 A JP 29218989A JP 29218989 A JP29218989 A JP 29218989A JP H03154413 A JPH03154413 A JP H03154413A
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- 230000003247 decreasing effect Effects 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000000087 stabilizing effect Effects 0.000 description 2
- 102220082323 rs35269563 Human genes 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は演算増幅器に関する。
［従来の技術］
ＣＭＯ３半導体装置上に＋／ｆＬ算増幅器を実現する回
路構成は、従来より、各種提案されているが高速動作を
可能とする構成として、第２図に示すカスコード型の演
算増幅器が知られている。
路構成は、従来より、各種提案されているが高速動作を
可能とする構成として、第２図に示すカスコード型の演
算増幅器が知られている。
第２図に示す演算増幅器はゲートがバイアス電源Ｖ３１
に接続され、ソースが負電源ＶＳＳに接続されるＮ型Ｍ
Ｏ３）ランジスタＭ１と；ソースがＭｌのドレ１インに
共通に接続され、ゲートが入力端子Ｖ １Ｈ＋ 、 Ｖ
ＩＮ−にそれぞれ接続されるＮ型ＭＯＳトランジスタ
Ｍ２およびＭ３と・ゲートがバイアス電圧源ＶＢ□に共
通に接続され、ソースが正電源ＶＤＤに接続されるＰ型
ＭＯ３）ランジスタＭ４およびＭ６と；ゲートがバイア
ス電圧源ＶＢ３に共通に接続されるＰ型〜１０Ｓトラン
ジスタＭ８およびＭ９と；ゲートがバイアス電圧源ＶＢ
４に共通に接続されるＮ型ＭＯ８）−ランジスタＭ １
０およびＮ１１１と；ゲートがバイアス電圧源ＶＢ５に
共通に接続され、ソースが負電源ＶＳＳに接続されるＮ
型ＭＯ３）ランジスタＭ１２およびＭｌ３を備え。
に接続され、ソースが負電源ＶＳＳに接続されるＮ型Ｍ
Ｏ３）ランジスタＭ１と；ソースがＭｌのドレ１インに
共通に接続され、ゲートが入力端子Ｖ １Ｈ＋ 、 Ｖ
ＩＮ−にそれぞれ接続されるＮ型ＭＯＳトランジスタ
Ｍ２およびＭ３と・ゲートがバイアス電圧源ＶＢ□に共
通に接続され、ソースが正電源ＶＤＤに接続されるＰ型
ＭＯ３）ランジスタＭ４およびＭ６と；ゲートがバイア
ス電圧源ＶＢ３に共通に接続されるＰ型〜１０Ｓトラン
ジスタＭ８およびＭ９と；ゲートがバイアス電圧源ＶＢ
４に共通に接続されるＮ型ＭＯ８）−ランジスタＭ １
０およびＮ１１１と；ゲートがバイアス電圧源ＶＢ５に
共通に接続され、ソースが負電源ＶＳＳに接続されるＮ
型ＭＯ３）ランジスタＭ１２およびＭｌ３を備え。
Ｍ２のドレインとＭ４のドレインとＭ８のソースを共通
に接続し、Ｍ３のドレインと、Ｍ６のドしインとＭ９の
ソースを共通に接続し、Ｍ８のドレインとＭＩＯのドレ
インをまとめて第１の出力端子Ｖ０υ〒−に接続し、Ｍ
９のドレインとＭｌｌのドレインをまとめて第２の出力
端子Ｖ。ＵＴ＋に接続しＭＩＯのソースとＭｌ２のドレ
インを接続し１Ｍ１１のソースとＭｌ３のドレインを接
続した構成とな−て（・る。
に接続し、Ｍ３のドレインと、Ｍ６のドしインとＭ９の
ソースを共通に接続し、Ｍ８のドレインとＭＩＯのドレ
インをまとめて第１の出力端子Ｖ０υ〒−に接続し、Ｍ
９のドレインとＭｌｌのドレインをまとめて第２の出力
端子Ｖ。ＵＴ＋に接続しＭＩＯのソースとＭｌ２のドレ
インを接続し１Ｍ１１のソースとＭｌ３のドレインを接
続した構成とな−て（・る。
さらに、Ｍ２とＭ３のトランジスタサイズ、Ｍ４とＭ６
のトランジスタサイズ、Ｍ８と〜１９のトランジスタサ
イズ、ＭｌｏとＭｌｌのトランジスタサイズ、Ｍｌ２と
Ｍｌ３のトランジスタサイズはそれぞれ等しく設定され
ている。
のトランジスタサイズ、Ｍ８と〜１９のトランジスタサ
イズ、ＭｌｏとＭｌｌのトランジスタサイズ、Ｍｌ２と
Ｍｌ３のトランジスタサイズはそれぞれ等しく設定され
ている。
従って本増幅器の小信号伝達特性は。
（Ｖｏｕｔ＋ ＶＯＬＩ〒−） ／ （Ｖ
ＩＮ＋ −Ｖ ＩＮ−）ｇ ４寥ｒｏ”ｇａｈ＋２ （ＶＯＵＴ＋＋ ＶＯＵＴ−）／ （Ｖ Ｉ？ ＋
Ｖ ＩＮ−）−〇
・・・■ただし ｇ、：トランジス
タＭ１の１目互コンダクタンス ｇａ−＋：）ランジスタＭｉのドレイン間コンダクタン
ス であり、高ゲイン広帯域の増幅器を実現するのに適して
いる。
ＩＮ＋ −Ｖ ＩＮ−）ｇ ４寥ｒｏ”ｇａｈ＋２ （ＶＯＵＴ＋＋ ＶＯＵＴ−）／ （Ｖ Ｉ？ ＋
Ｖ ＩＮ−）−〇
・・・■ただし ｇ、：トランジス
タＭ１の１目互コンダクタンス ｇａ−＋：）ランジスタＭｉのドレイン間コンダクタン
ス であり、高ゲイン広帯域の増幅器を実現するのに適して
いる。
しかしながら、上述した高ゲイン特性は１出力電圧Ｖ。
ＬＩＴ＋＋ ｖｏｕｔ−が適切な直流動作点に安定に設
定されすることではじめて得られるため、動作点を安定
化するための手段を付加して使用されることが多い。
定されすることではじめて得られるため、動作点を安定
化するための手段を付加して使用されることが多い。
第３図は上述した第２図に示した回路の出力電圧の直流
動作点を安定化するための手段を付加した場合の回路図
である。
動作点を安定化するための手段を付加した場合の回路図
である。
第３図に示す演算増幅回路は、第２図に示した回路構成
要素と、Ｎ型ＭＯ５）ランジスタＭ８１およびＭｇ２で
構成されるソースフォロワＳＦ１とＮ型ＭＯＳトランジ
スタＭ９１およびＭ９２で構成されるソースフォロワＳ
Ｆ２と第１の端子がＳＦＩの出力に接続される抵抗器Ｒ
１と、第１の端子がＳＦ２の出力に接続される抵抗器Ｒ
２を崗え Ｒ１の第２の端子とＲ２の第２の端子をあわ
せてＭ４およびＭ６のゲートに共通に接続している。さ
らに１Ｍ８１とＭ９１のトランジスタサイズと８Ｍ９１
とＭ９２のトランジスタサイズおよびＲ１とＲ２の抵抗
値は等しく設定されている。
要素と、Ｎ型ＭＯ５）ランジスタＭ８１およびＭｇ２で
構成されるソースフォロワＳＦ１とＮ型ＭＯＳトランジ
スタＭ９１およびＭ９２で構成されるソースフォロワＳ
Ｆ２と第１の端子がＳＦＩの出力に接続される抵抗器Ｒ
１と、第１の端子がＳＦ２の出力に接続される抵抗器Ｒ
２を崗え Ｒ１の第２の端子とＲ２の第２の端子をあわ
せてＭ４およびＭ６のゲートに共通に接続している。さ
らに１Ｍ８１とＭ９１のトランジスタサイズと８Ｍ９１
とＭ９２のトランジスタサイズおよびＲ１とＲ２の抵抗
値は等しく設定されている。
ここで１Ｍ８１およびＭ９１のゲートソース間電圧は等
しいので■、とおくと、ＳＦＩおよびＳＦ２の出１カ電
位Ｎ８．Ｖ、は ＶＢ ＝ Ｖ ０ＩＪＴ −−Ｖ ｚ ｍ
１．、■Ｖ、ＷＶｏじゃ−ｖ８．
・・・■従って、Ｍ４．Ｍｏのゲートに印加さ
れる電位Ｖ８Ｇは ・・・■ となる。
しいので■、とおくと、ＳＦＩおよびＳＦ２の出１カ電
位Ｎ８．Ｖ、は ＶＢ ＝ Ｖ ０ＩＪＴ −−Ｖ ｚ ｍ
１．、■Ｖ、ＷＶｏじゃ−ｖ８．
・・・■従って、Ｍ４．Ｍｏのゲートに印加さ
れる電位Ｖ８Ｇは ・・・■ となる。
従って２本演算増幅器の出力電圧Ｖ。Ｕ Ｔ −ｒＶＯ
ＬＩＴ＋が何らかの原因により同時に上昇すると。
ＬＩＴ＋が何らかの原因により同時に上昇すると。
Ｍ４．Ｍｏのゲート電圧が高くなり、Ｍ４．Ｍｏのドレ
インソース間抵抗が増大するためｒ ＶＯＩＪＴ＋＋Ｖ
０ＩＪＴ−が同時に下降するように負帰還が働らき逆
に・ Ｖ ０ＬＩＴ・・ ＶＯＩＪＴ−が同時に下降す
ると・ Ｍｌｏ、Ｍ１２のゲート電圧が低くなり、〜１
４とＭｏのドレインソース間抵抗が減少するためＶ。、
Ｔ＋。
インソース間抵抗が増大するためｒ ＶＯＩＪＴ＋＋Ｖ
０ＩＪＴ−が同時に下降するように負帰還が働らき逆
に・ Ｖ ０ＬＩＴ・・ ＶＯＩＪＴ−が同時に下降す
ると・ Ｍｌｏ、Ｍ１２のゲート電圧が低くなり、〜１
４とＭｏのドレインソース間抵抗が減少するためＶ。、
Ｔ＋。
Ｖ ０ＵＴ−が同時に上昇するように負帰還が鋤らくの
で、安定した直流動作点が得られる。
で、安定した直流動作点が得られる。
又、この時、この帰還回路は出力電圧の差動成分の変化
１に対しては、全熱影響されない。すなわち、” ＯＬ
Ｉ？＋＋ ” ０ＵＴ−が逆方向に動作した場合Ｖ８
Ｖ９も逆方向に動作するため１ ｖ６とＶ９の中点電位
Ｖａ９は常に一定で不変である。
１に対しては、全熱影響されない。すなわち、” ＯＬ
Ｉ？＋＋ ” ０ＵＴ−が逆方向に動作した場合Ｖ８
Ｖ９も逆方向に動作するため１ ｖ６とＶ９の中点電位
Ｖａ９は常に一定で不変である。
従って１本演算増幅器は安定に高ゲインを得る演算増幅
器を実現するのに適している。
器を実現するのに適している。
［発明が解決しようとする課題］
しかしながら、第３図に示した従来回路においては同相
帰還のため＋ ＶＯＩＪＴやとＶ。ＵＴ−の平均電位
を求めるためソースフォロワ出力に抵抗器Ｒ１゜Ｒ２を
必要とする。しかもＲ１，Ｒ２の抵抗値はソースフォロ
ワの出力抵抗に比較して充分大きくする必要がある。一
般に半導体装置上に抵抗器を実現する場合、所要精度を
得るため、その専有面積は大きく、さらに抵抗値の増大
とともにその専有面積はさらに大きくなる。このように
、第３図に示した従来回路は専有面積が大きくなるとい
う欠点を有する。
帰還のため＋ ＶＯＩＪＴやとＶ。ＵＴ−の平均電位
を求めるためソースフォロワ出力に抵抗器Ｒ１゜Ｒ２を
必要とする。しかもＲ１，Ｒ２の抵抗値はソースフォロ
ワの出力抵抗に比較して充分大きくする必要がある。一
般に半導体装置上に抵抗器を実現する場合、所要精度を
得るため、その専有面積は大きく、さらに抵抗値の増大
とともにその専有面積はさらに大きくなる。このように
、第３図に示した従来回路は専有面積が大きくなるとい
う欠点を有する。
本発明の課題は、上記欠点を除去し、従来用いた抵抗器
を不要とし、従って専有面積を小さくした演算増１幅器
を提供することにある。
を不要とし、従って専有面積を小さくした演算増１幅器
を提供することにある。
［課題を解決するための手段］
本発明によれば、ゲートが第１のバイアス電圧源に接続
され、ソースが第１の電源に接続される第１のＭＯＳ）
ランジスタと。
され、ソースが第１の電源に接続される第１のＭＯＳ）
ランジスタと。
ソースが前記第１のＭｏ３）ランジスタのドレインに共
通に接続される第２および第３のＭＯＳトランジスタと
２ ドレインが前記第２のＭＯＳトランジスタのドレインに
共通に接続され、ソースが第２の電源に共通に接続され
る第４および第５のＰｖｒｏｓトランジスタと。
通に接続される第２および第３のＭＯＳトランジスタと
２ ドレインが前記第２のＭＯＳトランジスタのドレインに
共通に接続され、ソースが第２の電源に共通に接続され
る第４および第５のＰｖｒｏｓトランジスタと。
ドレインが前記第３のＭＯＳトランジスタのドレインに
共通に接続され、ソースが前記第２の電源に共通に接続
される第６および第７のＭＯＳトランジスタと。
共通に接続され、ソースが前記第２の電源に共通に接続
される第６および第７のＭＯＳトランジスタと。
ゲートが第２のバイアス電圧源に接続され２ ソースが
前記第２のＭＯＳトランジスタのドレインに接続される
第８のＭＯＳトランジスタと、ゲートが前記第２のバイ
アス電圧源に接続されソースが前記第３のＭＯＳトラン
ジスタのドレインに接続される第９のＭＯＳトランジス
タと第１の端子が前記第８のＭＯＳトランジスタのドレ
インに接続され、第２の端子が前記第１の７ｕ源に接続
される第１の電流供給手段と。
前記第２のＭＯＳトランジスタのドレインに接続される
第８のＭＯＳトランジスタと、ゲートが前記第２のバイ
アス電圧源に接続されソースが前記第３のＭＯＳトラン
ジスタのドレインに接続される第９のＭＯＳトランジス
タと第１の端子が前記第８のＭＯＳトランジスタのドレ
インに接続され、第２の端子が前記第１の７ｕ源に接続
される第１の電流供給手段と。
第１の端子が前記第９のＭＯＳトランジスタのドレイン
に接続され、第２の端子が前記第１の電源に接続される
第２の電流供給手段と。
に接続され、第２の端子が前記第１の電源に接続される
第２の電流供給手段と。
出力が前記第５および第６のＭｏ３）ランジスタのゲー
トに接続される第１のソースフォロワと、出力が前記第
４および第７の〜ｆＯＳトランジスタのゲートに接続さ
れる第２のソースフォロワを１ｉＩえ。
トに接続される第１のソースフォロワと、出力が前記第
４および第７の〜ｆＯＳトランジスタのゲートに接続さ
れる第２のソースフォロワを１ｉＩえ。
前記第２のＭｏ３）ランジスタのゲートを第１の入力端
子に接続し、前記第３のＭｏ３）ランジスタのゲートを
第２の入力端子に接続し、前記第８のＭＯＳトランジス
タのドレインを第１のソースフォロワの入力、および第
１の出力端子に接続し、前記第９のＭＯＳｌ−ランジス
タのドレインを第２のソースフォロワの入力、および第
２の出力端子に接１続したことを特徴とする演算増幅器
が得られる。
子に接続し、前記第３のＭｏ３）ランジスタのゲートを
第２の入力端子に接続し、前記第８のＭＯＳトランジス
タのドレインを第１のソースフォロワの入力、および第
１の出力端子に接続し、前記第９のＭＯＳｌ−ランジス
タのドレインを第２のソースフォロワの入力、および第
２の出力端子に接１続したことを特徴とする演算増幅器
が得られる。
［実施例］
次に１１本発明について図面を参照して説明する。
第１図は本発明の一実施例の回路図である。
すなわち、ゲートがバイアス電圧源ＶＢ＋に接続され、
ソースが負電源ＶＳＳに接続されるＮ型ＭＯＳトランジ
スタＭ１と；ソースがＭｌのドレインに共通に接続され
ゲートが入力端子Ｖ１Ｎ＋。
ソースが負電源ＶＳＳに接続されるＮ型ＭＯＳトランジ
スタＭ１と；ソースがＭｌのドレインに共通に接続され
ゲートが入力端子Ｖ１Ｎ＋。
ＶＩＮ−にそれぞれ接続されるＮ型ＭＯ８）ランジスタ
Ｍ２およびＭ３と；ドレインがＭ２のドレインと接続さ
れ、ソースが正電源ＶＤＤと接続されるＰ型ＭＯＳトラ
ンジスタＭ４およびＭ５と；ドレインがＭ３のドレイン
と接続され、ソースか正電源ＶＤＤと接続されるＰ型Ｍ
ＯＳトランジスタＭ６およびＭｌと；ゲートがバイアス
電圧源ＶＢ２に共通に接続されたＰ型ＭＯＳトランジス
タＭ８およびＭ９と；ゲートがバイアス電圧源ＶＢ３に
共通に接続されたＮ型ＭＯＳトランジスタＭＩＯおよび
Ｎ１１１と；ゲートがバイアス電圧源Ｖ！１４に共通に
重 接続され、ソースが負電源ＶＳＳに共通に接続されるＮ
型ＭＯＳトランジスタＭ１２およびＭ、１３と；ゲ・−
トがバイアス電圧源ＶＢ６に共通に接続され。
Ｍ２およびＭ３と；ドレインがＭ２のドレインと接続さ
れ、ソースが正電源ＶＤＤと接続されるＰ型ＭＯＳトラ
ンジスタＭ４およびＭ５と；ドレインがＭ３のドレイン
と接続され、ソースか正電源ＶＤＤと接続されるＰ型Ｍ
ＯＳトランジスタＭ６およびＭｌと；ゲートがバイアス
電圧源ＶＢ２に共通に接続されたＰ型ＭＯＳトランジス
タＭ８およびＭ９と；ゲートがバイアス電圧源ＶＢ３に
共通に接続されたＮ型ＭＯＳトランジスタＭＩＯおよび
Ｎ１１１と；ゲートがバイアス電圧源Ｖ！１４に共通に
重 接続され、ソースが負電源ＶＳＳに共通に接続されるＮ
型ＭＯＳトランジスタＭ１２およびＭ、１３と；ゲ・−
トがバイアス電圧源ＶＢ６に共通に接続され。
ソースが正電源Ｖ。Ｄに共通に接続されるＰ型Ｎ１０Ｓ
トランジスタＭ８１およびＭ９１と；ドレインが買電［
Ｖｓｓに接続され、ソースがＭｇ２のドレインに接続さ
れるＰ型ＭＯＳトランジスタＭ８２と；ドレインが負電
源ＶＳＳに接続され、ソースかＭ９１のドレインに接続
されるＰ型ＭＯ３）ランジスタＭ９２を備え１Ｍ１０の
ソースとＭｌ２のドレインを接続し１Ｍ１１のソースと
Ｍｌ２のドレインを接続し、Ｍ８のドレインとＭＩＯの
トｌツインとＭｇ２のゲートをまとめて第１の出力端子
ｖ ｏｕｔ−に接続し、Ｍ９のドレインとＭｌｌのドレ
インと１Ｍ９２のゲートをまとめて第２の圧力端子Ｖｏ
υＴ−に接続する構成となっている。
トランジスタＭ８１およびＭ９１と；ドレインが買電［
Ｖｓｓに接続され、ソースがＭｇ２のドレインに接続さ
れるＰ型ＭＯＳトランジスタＭ８２と；ドレインが負電
源ＶＳＳに接続され、ソースかＭ９１のドレインに接続
されるＰ型ＭＯ３）ランジスタＭ９２を備え１Ｍ１０の
ソースとＭｌ２のドレインを接続し１Ｍ１１のソースと
Ｍｌ２のドレインを接続し、Ｍ８のドレインとＭＩＯの
トｌツインとＭｇ２のゲートをまとめて第１の出力端子
ｖ ｏｕｔ−に接続し、Ｍ９のドレインとＭｌｌのドレ
インと１Ｍ９２のゲートをまとめて第２の圧力端子Ｖｏ
υＴ−に接続する構成となっている。
又、Ｍ２とＭ３のトランジスタサイズ、 Ｍ４Ｍ５．Ｍ
６．Ｍｌのトランジスタサイズ、Ｍ８とＭ９のトランジ
スタサイズ ＭＩＯとＭｌｌのトランジスタサイズ２Ｍ
１２とＭｌ３のトランジス亀 タサイズ１Ｍ８１とＭ９１のトランジスタサイズ。
６．Ｍｌのトランジスタサイズ、Ｍ８とＭ９のトランジ
スタサイズ ＭＩＯとＭｌｌのトランジスタサイズ２Ｍ
１２とＭｌ３のトランジス亀 タサイズ１Ｍ８１とＭ９１のトランジスタサイズ。
Ｍｇ２とＭ９２のトランジスタサイズはそれぞれ等しく
設定される。
設定される。
本回路の基本動作は第２図、および第３図と同じであり
、その伝達特性は （ＶＯＵＴ＋−Ｖｏｕｙ−） ／ （Ｖ ＩＮ＋−Ｖ
ＩＮ−）（Ｖ□ｕｔ＋＋ Ｖｏｕｔ−）／ （Ｖ Ｉ
Ｎ＋ ＋ Ｖ ＩＮ−）−〇
・・・■である。又、■
式に示した式において高ゲインが得られるためには、■
。いＴ＋、 ＶＯｔｌＴ−が適切な直流動作点に安定に
設定されなければならない事も。
、その伝達特性は （ＶＯＵＴ＋−Ｖｏｕｙ−） ／ （Ｖ ＩＮ＋−Ｖ
ＩＮ−）（Ｖ□ｕｔ＋＋ Ｖｏｕｔ−）／ （Ｖ Ｉ
Ｎ＋ ＋ Ｖ ＩＮ−）−〇
・・・■である。又、■
式に示した式において高ゲインが得られるためには、■
。いＴ＋、 ＶＯｔｌＴ−が適切な直流動作点に安定に
設定されなければならない事も。
第２図および第３図と同じである。
ここで、第１図における同相帰還動作を以下に説明する
。
。
本演算増幅器の出力電圧ＶＯＵＴ−＋ ”ＯＵＴやか
何らかの原因により同時に上昇すると１Ｍ８２とＭ ８
１で構成されるソースフォロワの出力電圧Ｖ８およびＭ
９２とＭ９１でｔ７４成されるソースフォロワの出力型
１圧Ｖ９は同時に上昇する。その結果１Ｍ４、Ｍ５．Ｍ
６．Ｍｌの電流源トランジスタのゲート・ソース間電圧
が減少し、Ｍ８〜Ｍ１３に供給される電流が減少するた
め１出力電圧Ｖ。ＵＴ−＋Ｖ ＯＵＴ＋は下降するよう
に帰還が動らく。
何らかの原因により同時に上昇すると１Ｍ８２とＭ ８
１で構成されるソースフォロワの出力電圧Ｖ８およびＭ
９２とＭ９１でｔ７４成されるソースフォロワの出力型
１圧Ｖ９は同時に上昇する。その結果１Ｍ４、Ｍ５．Ｍ
６．Ｍｌの電流源トランジスタのゲート・ソース間電圧
が減少し、Ｍ８〜Ｍ１３に供給される電流が減少するた
め１出力電圧Ｖ。ＵＴ−＋Ｖ ＯＵＴ＋は下降するよう
に帰還が動らく。
逆に１本演算増幅器の出力電圧ＶＯＵニーｒ ＶＯＵ
Ｔ＋が何らかの原因により同時に下降した場合にはＭｇ
２とＭｇ２で構成されるソースフォロワの出力電圧ｖ８
およびＭ９２とＭ９１で構成されるソースフォロワの出
力電圧Ｖ、は同時に下降する。
Ｔ＋が何らかの原因により同時に下降した場合にはＭｇ
２とＭｇ２で構成されるソースフォロワの出力電圧ｖ８
およびＭ９２とＭ９１で構成されるソースフォロワの出
力電圧Ｖ、は同時に下降する。
その結果、Ｍ４．Ｍ５．Ｍ６．Ｍｌの電流源トランジス
タのゲート・ソース間電圧が増加し、Ｎ１８〜Ｍ１３に
供給される電流が増加するため、出力電圧Ｖ。ＬＩＴ−
Ｉ Ｖ ｏｕｔ＋は上昇するように帰還が働らく 。
タのゲート・ソース間電圧が増加し、Ｎ１８〜Ｍ１３に
供給される電流が増加するため、出力電圧Ｖ。ＬＩＴ−
Ｉ Ｖ ｏｕｔ＋は上昇するように帰還が働らく 。
以上説明したような負帰還動作により直流動作的の安定
化が図れる。
化が図れる。
又１本帰還回路は出力電圧の差動成分の変化に対しては
全然影響されない。例えばＶ。ＵＴ−が上昇し＋”０Ｌ
ＩＴやが下降する場合、Ｖｌが上昇し、■。
全然影響されない。例えばＶ。ＵＴ−が上昇し＋”０Ｌ
ＩＴやが下降する場合、Ｖｌが上昇し、■。
が下降するので、電流源トランジスタＭ５ Ｍ６から
供給される電流は減少するが１．電流源トランジスタＭ
４．Ｍ７から供給される電流は増加するため、Ｍ４とＭ
５あるいはＭ６とＭ７から供給される電流の総和はほ
ぼ一定とみなすことができる。
供給される電流は減少するが１．電流源トランジスタＭ
４．Ｍ７から供給される電流は増加するため、Ｍ４とＭ
５あるいはＭ６とＭ７から供給される電流の総和はほ
ぼ一定とみなすことができる。
以上説明したように本発明は、カスコード型演算増幅器
の出力電圧をソースフォロワを使用して帰還させること
により、安定な高ゲインの演算増幅器を実現することを
可能にし、しかも従来この種の回路で用いられる抵抗素
子を使用しないので。
の出力電圧をソースフォロワを使用して帰還させること
により、安定な高ゲインの演算増幅器を実現することを
可能にし、しかも従来この種の回路で用いられる抵抗素
子を使用しないので。
半導体集積装置上の専有面積を極めて小さくできるとい
う効果がある。
う効果がある。
第１図は本発明の演算増幅器の回路図、第２図。
第３図は従来の演算増幅器の回路図である。
Ｍ １〜Ｍ３．ＭＩＯ〜Ｍ１３：Ｎ型ＭＯ３）ランジス
タ、Ｍ４〜Ｍ９．Ｍ８１．Ｍ８２．Ｍ９１゜Ｍ９２：Ｐ
型ＭＯ８）ランジスタ、Ｒ１，Ｒ２：抵抗器＋１ＶＢｌ
〜ＶＢ６：バイアス電圧源（電圧）。 Ｖ、Ｎヤ、 ＶｌＮ−：入力端子（電圧） ＋ ”ＯＵ
Ｔ＋＋ｖ ｏｕｔ−、出力端子（電圧）。
タ、Ｍ４〜Ｍ９．Ｍ８１．Ｍ８２．Ｍ９１゜Ｍ９２：Ｐ
型ＭＯ８）ランジスタ、Ｒ１，Ｒ２：抵抗器＋１ＶＢｌ
〜ＶＢ６：バイアス電圧源（電圧）。 Ｖ、Ｎヤ、 ＶｌＮ−：入力端子（電圧） ＋ ”ＯＵ
Ｔ＋＋ｖ ｏｕｔ−、出力端子（電圧）。
Claims (1)
- 【特許請求の範囲】 １、ゲートが第１のバイアス電圧源に接続され、ソース
が第１の電源に接続される第１のＭＯＳトランジスタと
、 ソースが前記第１のＭＯＳトランジスタのドレインに共
通に接続される第２および第３のＭＯＳトランジスタと
、 ドレインが前記第２のＭＯＳトランジスタのドレインに
共通に接続され、ソースが第２の電源に共通に接続され
る第４および第５のＭＯＳトランジスタと、 ドレインが前記第３のＭＯＳトランジスタのドレインに
共通に接続され、ソースが前記第２の電源に共通に接続
される第６および第７のＭＯＳトランジスタと、 ゲートが第２のバイアス電圧源に接続され、ソースが前
記第２のＭＯＳトランジスタのドレインに接続される第
８のＭＯＳトランジスタと、ゲートが前記第２のバイア
ス電圧源に接続され、ソースが前記第３のＭＯＳトラン
ジスタのドレインに接続される第９のＭＯＳトランジス
タと、第１の端子が前記第８のＭＯＳトランジスタのド
レインに接続され、第２の端子が前記第１の電源に接続
される第１の電流供給手段と、 第１の端子が前記第９のＭＯＳトランジスタのドレイン
に接続され、第２の端子が前記第１の電源に接続される
第２の電流供給手段と、 出力が前記第５および第６のＭＯＳトランジスタのゲー
トに接続される第１のソースフォロワと、出力が前記第
４および第７のＭＯＳトランジスタのゲートに接続され
る第２のソースフォロワを備え、 前記第２のＭＯＳトランジスタのゲートを第１の入力端
子に接続し、前記第３のＭＯＳトランジスタのゲートを
第２の入力端子に接続し、前記第８のＭＯＳトランジス
タのドレインを第１のソースフォロワの入力、および第
１の出力端子に接続し、前記第９のＭＯＳトランジスタ
のドレインを第２のソースフォロワの入力、および第２
の出力端子に接続したことを特徴とする演算増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29218989A JPH03154413A (ja) | 1989-11-13 | 1989-11-13 | 演算増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29218989A JPH03154413A (ja) | 1989-11-13 | 1989-11-13 | 演算増幅器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03154413A true JPH03154413A (ja) | 1991-07-02 |
Family
ID=17778705
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29218989A Pending JPH03154413A (ja) | 1989-11-13 | 1989-11-13 | 演算増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03154413A (ja) |
-
1989
- 1989-11-13 JP JP29218989A patent/JPH03154413A/ja active Pending
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