JP3112839B2 - パワーオンクリア回路の試験回路 - Google Patents
パワーオンクリア回路の試験回路Info
- Publication number
- JP3112839B2 JP3112839B2 JP08200667A JP20066796A JP3112839B2 JP 3112839 B2 JP3112839 B2 JP 3112839B2 JP 08200667 A JP08200667 A JP 08200667A JP 20066796 A JP20066796 A JP 20066796A JP 3112839 B2 JP3112839 B2 JP 3112839B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- circuit
- output
- power
- test
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置のパワー
オンクリア回路の試験回路に係わり、特にテスト時にそ
のパワーオンクリア回路の動作確認が出来るパワーオン
クリア回路の試験回路に関する。
オンクリア回路の試験回路に係わり、特にテスト時にそ
のパワーオンクリア回路の動作確認が出来るパワーオン
クリア回路の試験回路に関する。
【０００２】
【従来の技術】マイクロコンピュータ（以下、マイコン
と称する）においては、電源電圧が低下したときに中央
処理装置（以下、ＣＰＵと称す）の暴走を防ぐために電
源電圧の低下を検出してマイコンをリセットするパワー
オンクリア回路が内蔵されている。
と称する）においては、電源電圧が低下したときに中央
処理装置（以下、ＣＰＵと称す）の暴走を防ぐために電
源電圧の低下を検出してマイコンをリセットするパワー
オンクリア回路が内蔵されている。
【０００３】一般に半導体の製造工程で実施される選別
試験は被試験半導体装置の電気的特性を測定して良品を
選別する工程であるが、この半導体装置の試験はあらか
じめ定めたテストパターンによりその内部回路の動作を
試験する。しかし、例えばマイコンに内蔵されたパワー
オンクリア回路については特に試験回路は用意されてお
らず、マイコン全体の機能試験を行うことで等価的にそ
の機能が動作しているものとして処置されていた。
試験は被試験半導体装置の電気的特性を測定して良品を
選別する工程であるが、この半導体装置の試験はあらか
じめ定めたテストパターンによりその内部回路の動作を
試験する。しかし、例えばマイコンに内蔵されたパワー
オンクリア回路については特に試験回路は用意されてお
らず、マイコン全体の機能試験を行うことで等価的にそ
の機能が動作しているものとして処置されていた。
【０００４】すなわち、従来の試験方法のフローチャー
トを示した図４を参照すると、まずパワーオンクリア電
圧の測定範囲を設定し（ステップＳ１１）、あるあらか
じめ定めた試験電圧でマイコン全体の機能試験を行う
（ステップＳ１２）。
トを示した図４を参照すると、まずパワーオンクリア電
圧の測定範囲を設定し（ステップＳ１１）、あるあらか
じめ定めた試験電圧でマイコン全体の機能試験を行う
（ステップＳ１２）。
【０００５】その試験結果が期待値と同じであるか否か
を判断し（ステップＳ１３）、同じであれば電源電圧は
パワーオンクリア電圧よりも高いと判定できるので、次
に電源電圧を低くして再度試験を行う（ステップＳ１
４）。
を判断し（ステップＳ１３）、同じであれば電源電圧は
パワーオンクリア電圧よりも高いと判定できるので、次
に電源電圧を低くして再度試験を行う（ステップＳ１
４）。
【０００６】その試験結果が期待値と同じであるか否か
を判断し（ステップＳ１５）異なれば、パワーオンクリ
ア出力電圧によりリセット状態になったと考えられ、電
源電圧はパワーオンクリア電圧よりも低いと判断できる
ので、次に電源電圧を高くして試験を行う。
を判断し（ステップＳ１５）異なれば、パワーオンクリ
ア出力電圧によりリセット状態になったと考えられ、電
源電圧はパワーオンクリア電圧よりも低いと判断できる
ので、次に電源電圧を高くして試験を行う。
【０００７】このステップを電源電圧の変化幅が測定精
度よりも小さくなるまで繰り返し実行し、最終試験の電
源電圧をパワーオンクリア電圧としていた（ステップＳ
１６）。
度よりも小さくなるまで繰り返し実行し、最終試験の電
源電圧をパワーオンクリア電圧としていた（ステップＳ
１６）。
【０００８】
【発明が解決しようとする課題】上述した従来のパワー
オンクリア回路の試験方法では、あるあらかじめ定めた
試験電圧でマイコン全体の機能試験を実行→試験結果が
期待値と同じであれば電源電圧はパワーオンクリア電圧
よりも高いと判定→電源電圧を低くして再度試験→その
試験結果が期待値と異なれば、次に電源電圧を高くして
試験を行う。このステップを繰り返してパワーオンクリ
ア電圧の測定範囲を絞っていき電圧を求めていた。その
ため、電源電圧の設定および機能試験に要する時間が長
くなり、しかも機能試験を繰り返し数回も行う必要があ
り、全体としての試験時間も長くなり生産性が悪くなっ
ていた。
オンクリア回路の試験方法では、あるあらかじめ定めた
試験電圧でマイコン全体の機能試験を実行→試験結果が
期待値と同じであれば電源電圧はパワーオンクリア電圧
よりも高いと判定→電源電圧を低くして再度試験→その
試験結果が期待値と異なれば、次に電源電圧を高くして
試験を行う。このステップを繰り返してパワーオンクリ
ア電圧の測定範囲を絞っていき電圧を求めていた。その
ため、電源電圧の設定および機能試験に要する時間が長
くなり、しかも機能試験を繰り返し数回も行う必要があ
り、全体としての試験時間も長くなり生産性が悪くなっ
ていた。
【０００９】本発明の目的は、上述の欠点に鑑みなされ
たものであり、パワーオンクリア回路の試験時間の短縮
を図り生産性の向上に寄与することにある。
たものであり、パワーオンクリア回路の試験時間の短縮
を図り生産性の向上に寄与することにある。
【００１０】
【課題を解決するための手段】本発明のパワーオンクリ
ア回路の試験回路は、マイクロコンピュータに内蔵され
るパワーオンクリア回路の試験回路であって、試験時に
通常動作電圧から予め定める所定電圧だけ低下した電源
電圧までの範囲で変化する前記マイクロコンピュータの
電源端子にソース電極が接続し、かつ前記パワーオンク
リア回路の出力電圧が活性化されると非導通状態にな
り、非活性化されると導通状態になるスイッチ手段と、
このスイッチ手段が導通したときにこのスイッチ手段の
ドレイン電極を介して伝達される電源電圧レベルに充電
される容量保持手段と、この容量保持手段の保持電荷を
前記マイクロコンピュータのスタンバイ状態時に放電す
る放電手段と、前記容量保持手段の保持電位を非スタン
バイ状態時に出力イネーブル信号の活性化に応答して出
力するバッファ手段とからなる試験手段を有することを
特徴とする。
ア回路の試験回路は、マイクロコンピュータに内蔵され
るパワーオンクリア回路の試験回路であって、試験時に
通常動作電圧から予め定める所定電圧だけ低下した電源
電圧までの範囲で変化する前記マイクロコンピュータの
電源端子にソース電極が接続し、かつ前記パワーオンク
リア回路の出力電圧が活性化されると非導通状態にな
り、非活性化されると導通状態になるスイッチ手段と、
このスイッチ手段が導通したときにこのスイッチ手段の
ドレイン電極を介して伝達される電源電圧レベルに充電
される容量保持手段と、この容量保持手段の保持電荷を
前記マイクロコンピュータのスタンバイ状態時に放電す
る放電手段と、前記容量保持手段の保持電位を非スタン
バイ状態時に出力イネーブル信号の活性化に応答して出
力するバッファ手段とからなる試験手段を有することを
特徴とする。
【００１１】本発明のパワーオンクリア回路の試験回路
の他の特徴は、電源電圧および接地電位間にＰチャネル
型ＭＯＳトランジスタおよび容量素子が直列接続で挿入
され、その直列接続点は出力制御端子を有するボルテー
ジホロワ回路の入力端とソース電極を接地電位に接続す
るＮチャネル型ＭＯＳトランジスタのドレイン電極にそ
れぞれ接続されるとともに、前記ボルテージホロワ回路
の出力端は外部出力端子にそれぞれ接続され、前記Ｐチ
ャネル型ＭＯＳトランジスタのゲート電極には前記パワ
ーオンクリア回路の出力電圧が供給され、前記Ｎチャネ
ル型ＭＯＳトランジスタのゲート電極には前記容量素子
の保持電荷を放電させるための制御信号が供給され、前
記ボルテージホロワ回路の出力制御端子には出力を許可
する出力イネーブル信号が供給されるように構成される
ことを特徴とする。
の他の特徴は、電源電圧および接地電位間にＰチャネル
型ＭＯＳトランジスタおよび容量素子が直列接続で挿入
され、その直列接続点は出力制御端子を有するボルテー
ジホロワ回路の入力端とソース電極を接地電位に接続す
るＮチャネル型ＭＯＳトランジスタのドレイン電極にそ
れぞれ接続されるとともに、前記ボルテージホロワ回路
の出力端は外部出力端子にそれぞれ接続され、前記Ｐチ
ャネル型ＭＯＳトランジスタのゲート電極には前記パワ
ーオンクリア回路の出力電圧が供給され、前記Ｎチャネ
ル型ＭＯＳトランジスタのゲート電極には前記容量素子
の保持電荷を放電させるための制御信号が供給され、前
記ボルテージホロワ回路の出力制御端子には出力を許可
する出力イネーブル信号が供給されるように構成される
ことを特徴とする。
【００１２】さらに、前記外部出力端子は、前記出力イ
ネーブル信号で制御される入出力バッファの入出力端子
との共通端子である。
ネーブル信号で制御される入出力バッファの入出力端子
との共通端子である。
【００１３】
【００１４】
【発明の実施の形態】本発明のパワーオンクリア回路の
試験回路は、電源電圧を保持する容量素子は、電源電圧
を徐々に低くしていくと、パワーオンクリア出力により
トランジスタがオフすることで、その時の電圧を保持す
る。パワーオンクリア電圧は容量素子の電圧を任意に出
力できる手段の出力端子を測定して得ることが出来る。
従って、パワーオンクリア回路の出力電圧測定には電源
電圧を低くする時間と容量素子の電圧を読み出す時間と
を要するだけであるから従来よりも短時間での測定を可
能にする。
試験回路は、電源電圧を保持する容量素子は、電源電圧
を徐々に低くしていくと、パワーオンクリア出力により
トランジスタがオフすることで、その時の電圧を保持す
る。パワーオンクリア電圧は容量素子の電圧を任意に出
力できる手段の出力端子を測定して得ることが出来る。
従って、パワーオンクリア回路の出力電圧測定には電源
電圧を低くする時間と容量素子の電圧を読み出す時間と
を要するだけであるから従来よりも短時間での測定を可
能にする。
【００１５】まず本発明の第１の実施の形態について図
面を参照しながら説明する。図１は本発明のパワーオン
クリア回路の一実施の形態を示す回路図である。図１を
参照すると、電源電圧ＶＤＤおよび接地電位ＧＮＤ間に
Ｐチャネル型ＭＯＳトランジスタ１および容量素子２が
直列接続で挿入され、その直列接続点Ａはボルテージホ
ロワ回路４を構成するオペアンプの２入力端のうち一方
の入力端とソース電極を接地電位に接続するＮチャネル
型ＭＯＳトランジスタ３のドレイン電極にそれぞれ接続
されるとともに、オペアンプの出力端は他方の入力端と
出力端子５にそれぞれ接続されて構成される。
面を参照しながら説明する。図１は本発明のパワーオン
クリア回路の一実施の形態を示す回路図である。図１を
参照すると、電源電圧ＶＤＤおよび接地電位ＧＮＤ間に
Ｐチャネル型ＭＯＳトランジスタ１および容量素子２が
直列接続で挿入され、その直列接続点Ａはボルテージホ
ロワ回路４を構成するオペアンプの２入力端のうち一方
の入力端とソース電極を接地電位に接続するＮチャネル
型ＭＯＳトランジスタ３のドレイン電極にそれぞれ接続
されるとともに、オペアンプの出力端は他方の入力端と
出力端子５にそれぞれ接続されて構成される。
【００１６】制御信号としては、Ｐチャネル型ＭＯＳト
ランジスタ１のゲート電極にはパワーオンクリア回路か
ら電源電圧の低下を検知すると論理レベルのハイレベル
になるパワーオンクリア出力電圧ＰＯＣＯＵＴが供給さ
れている。
ランジスタ１のゲート電極にはパワーオンクリア回路か
ら電源電圧の低下を検知すると論理レベルのハイレベル
になるパワーオンクリア出力電圧ＰＯＣＯＵＴが供給さ
れている。
【００１７】また、Ｎチャネル型ＭＯＳトランジスタ３
のゲート電極にはスタンバイ信号ＳＴＡＮＢＹが供給さ
れる。
のゲート電極にはスタンバイ信号ＳＴＡＮＢＹが供給さ
れる。
【００１８】さらにボルテージホロワ回路４には出力イ
ネーブル信号ＥＮＢＬが供給されている。
ネーブル信号ＥＮＢＬが供給されている。
【００１９】次に、この回路の動作説明用のタイミング
チャートを示した図２および試験方法のフローチャート
を示した図３を参照すると、このタイミングチャートお
よびフローチャートでは、マイコンにおける電気的特性
試験の中の本実施の形態に関係するデータ保存試験およ
びパワーオンクリア電圧測定試験について示してある。
チャートを示した図２および試験方法のフローチャート
を示した図３を参照すると、このタイミングチャートお
よびフローチャートでは、マイコンにおける電気的特性
試験の中の本実施の形態に関係するデータ保存試験およ
びパワーオンクリア電圧測定試験について示してある。
【００２０】データ保持試験は、電源電圧が低下したと
きでも内部メモリのデータが変化しないことを確認する
試験である。
きでも内部メモリのデータが変化しないことを確認する
試験である。
【００２１】このデータ保持試験は、ＣＰＵが動作可能
な電源電圧でデータを書き込み（ステップＳ１）、その
後で、電源電圧を徐々に低くし（ステップＳ２）、パワ
ーオンクリアはハイレベルになったかを判定する（ステ
ップＳ３）。
な電源電圧でデータを書き込み（ステップＳ１）、その
後で、電源電圧を徐々に低くし（ステップＳ２）、パワ
ーオンクリアはハイレベルになったかを判定する（ステ
ップＳ３）。
【００２２】ハイレベルであれば容量素子２に低くした
電源電圧と等レベル電圧を保持させる（ステップＳ
４）。ハイレベルでなければステップＳ２に戻って電源
電圧をさらに低くする。
電源電圧と等レベル電圧を保持させる（ステップＳ
４）。ハイレベルでなければステップＳ２に戻って電源
電圧をさらに低くする。
【００２３】保持時間を経過後に電源電圧を徐々に増加
させて、データを読み出す手順を実行する（ステップＳ
５，６）。
させて、データを読み出す手順を実行する（ステップＳ
５，６）。
【００２４】試験開始時には電源電圧が高いレベルにあ
るので、パワーオンクリア回路は動作せずその出力電圧
ＰＯＣＯＵＴはロウレベルであり、この電圧が供給され
るＰチャネル型ＭＯＳトランジスタ１は導通状態になり
電源電圧から容量素子２に充電され、接続点Ａはこの充
電された電圧を保持する。この期間にデータが書き込ま
れる。
るので、パワーオンクリア回路は動作せずその出力電圧
ＰＯＣＯＵＴはロウレベルであり、この電圧が供給され
るＰチャネル型ＭＯＳトランジスタ１は導通状態になり
電源電圧から容量素子２に充電され、接続点Ａはこの充
電された電圧を保持する。この期間にデータが書き込ま
れる。
【００２５】次に、図中で階段状に電圧変化を示すよう
に、タイミングｔ１において電源電圧を徐々に低くして
ゆくと、容量素子２の電圧も低下して行き、タイミング
ｔ２においてパワーオンクリア電圧がハイレベルとな
り、Ｐチャネル型ＭＯＳトランジスタ１は非導通状態に
なり、接続点Ａの低下した電圧を容量素子２が保持し、
従って接続点Ａはこの低下した電圧に保たれている。
に、タイミングｔ１において電源電圧を徐々に低くして
ゆくと、容量素子２の電圧も低下して行き、タイミング
ｔ２においてパワーオンクリア電圧がハイレベルとな
り、Ｐチャネル型ＭＯＳトランジスタ１は非導通状態に
なり、接続点Ａの低下した電圧を容量素子２が保持し、
従って接続点Ａはこの低下した電圧に保たれている。
【００２６】パワーオンクリア出力電圧ＰＯＣＯＵＴは
パワーオンクリア回路のラッチ回路でラッチされた信号
であり、タイミングｔ２以降はハイレベルを保持するの
でＰチャネル型ＭＯＳトランジスタ１は非導通状態のま
まであり、このタイミングｔ２以降は電源電圧を変化さ
せても容量素子２の保持電圧値は変化しない。
パワーオンクリア回路のラッチ回路でラッチされた信号
であり、タイミングｔ２以降はハイレベルを保持するの
でＰチャネル型ＭＯＳトランジスタ１は非導通状態のま
まであり、このタイミングｔ２以降は電源電圧を変化さ
せても容量素子２の保持電圧値は変化しない。
【００２７】さらに電源電圧を低下させた後、あらかじ
め定める期間ｔ３からｔ４までの間だけ低下した電圧状
態を維持させる。
め定める期間ｔ３からｔ４までの間だけ低下した電圧状
態を維持させる。
【００２８】期間ｔ３からｔ４経過後、今度は電源電圧
を徐々に増加させタイミングｔ５において元の電圧に復
帰させる。
を徐々に増加させタイミングｔ５において元の電圧に復
帰させる。
【００２９】この復帰した電圧をタイミングｔ６まで維
持させ、この間にメモリからのデータ読み出し試験を行
う。
持させ、この間にメモリからのデータ読み出し試験を行
う。
【００３０】タイミングｔ６でデータ保持試験が終了す
ると、次にパワーオンクリア電圧測定試験を開始する。
ると、次にパワーオンクリア電圧測定試験を開始する。
【００３１】この状態で、マイコンのパワーオンクリア
テストモード指定により出力イネーブル信号をアクテイ
ブにして（ステップＳ７）、タイミングｔ７からｔ８の
期間で、出力端子５に出力されたパワーオンクリア電圧
を外部に接続されたテスタで測定する（ステップＳ
８）。
テストモード指定により出力イネーブル信号をアクテイ
ブにして（ステップＳ７）、タイミングｔ７からｔ８の
期間で、出力端子５に出力されたパワーオンクリア電圧
を外部に接続されたテスタで測定する（ステップＳ
８）。
【００３２】なお、この試験を実行中は、スタンバイ信
号ＳＴＡＮＢＹはロウレベルであり、ＮチャネルＭＯＳ
トランジスタ３は非導通状態である。マイコンが待機状
態にあるときはＳＴＡＮＢＹ信号はハイレベルであるか
ら、ＮチャネルＭＯＳトランジスタ３は導通状態となり
容量素子２は放電する。
号ＳＴＡＮＢＹはロウレベルであり、ＮチャネルＭＯＳ
トランジスタ３は非導通状態である。マイコンが待機状
態にあるときはＳＴＡＮＢＹ信号はハイレベルであるか
ら、ＮチャネルＭＯＳトランジスタ３は導通状態となり
容量素子２は放電する。
【００３３】出力端子５は端子数を節約するために、他
の入出力バッファの入出力端子と共用する共通端子であ
る。従って、このパワーオンクリア試験回路をアクテイ
ブにするときには、出力イネーブル信号により他の出力
バッフアの方は非アクテイブ状態にして出力を禁止す
る。
の入出力バッファの入出力端子と共用する共通端子であ
る。従って、このパワーオンクリア試験回路をアクテイ
ブにするときには、出力イネーブル信号により他の出力
バッフアの方は非アクテイブ状態にして出力を禁止す
る。
【００３４】
【発明の効果】以上説明したように本発明のパワーオン
クリア回路の試験回路は、電源電圧が所定のレベルまで
低下したときにアクテイブとなるパワーオンクリア回路
の出力電圧で導通するスイッチ手段と、このスイッチ手
段が導通したときの低下した電源電圧をこのスイッチ手
段を介して充電する容量保持手段と、所定の制御信号に
応答して容量保持手段の保持する低下した電圧レベルを
等レベルで出力するバッファ手段とからなる試験手段を
有するので、従来は電源電圧の設定および機能試験に要
する時間が長くなり、しかも機能試験を繰り返し数回も
行なう必要があったため全体としての試験時間も長くな
り生産性が悪くなっていたことを改善し、パワーオンク
リア回路の試験時間の短縮を図り生産性の向上に寄与す
る。
クリア回路の試験回路は、電源電圧が所定のレベルまで
低下したときにアクテイブとなるパワーオンクリア回路
の出力電圧で導通するスイッチ手段と、このスイッチ手
段が導通したときの低下した電源電圧をこのスイッチ手
段を介して充電する容量保持手段と、所定の制御信号に
応答して容量保持手段の保持する低下した電圧レベルを
等レベルで出力するバッファ手段とからなる試験手段を
有するので、従来は電源電圧の設定および機能試験に要
する時間が長くなり、しかも機能試験を繰り返し数回も
行なう必要があったため全体としての試験時間も長くな
り生産性が悪くなっていたことを改善し、パワーオンク
リア回路の試験時間の短縮を図り生産性の向上に寄与す
る。
【００３５】例えば、従来の試験方法では試験時間とし
て約１秒を要していたが、出力イネーブル信号設定時間
と電圧測定を１度実行するのに要する時間を約５０ｍｓ
ｅｃに短縮することが可能となったので、従来と比べて
約２０分の１の時間で測定ができる。
て約１秒を要していたが、出力イネーブル信号設定時間
と電圧測定を１度実行するのに要する時間を約５０ｍｓ
ｅｃに短縮することが可能となったので、従来と比べて
約２０分の１の時間で測定ができる。
【図面の簡単な説明】
【図１】本発明のパワーオンクリア回路の試験回路の一
実施の形態の回路図である。
実施の形態の回路図である。
【図２】一実施の形態の動作説明用タイミングチャート
である。
である。
【図３】一実施の形態の試験回路を用いたパワーオンク
リア回路の試験方法のフローチャートである。
リア回路の試験方法のフローチャートである。
【図４】従来のパワーオンクリア回路の試験フローチャ
ートである。
ートである。
１ Ｐチャネル型ＭＯＳトランジスタ ２ 容量素子 ３ Ｎチャネル型ＭＯＳトランジスタ ４ ボルテージホロワ回路 ５ 出力端子 ＥＮＢＬ 出力イネーブル信号 ＰＯＣＯＵＴ パワーオンクリア出力電圧 ＳＴＡＮＢＹ マイコンを待機状態にする信号。ここ
では容量素子２の電荷を放電させる制御信号。
では容量素子２の電荷を放電させる制御信号。
Claims (3)
- 【請求項１】 マイクロコンピュータに内蔵されるパワ
ーオンクリア回路の試験回路であって、試験時に通常動
作電圧から予め定める所定電圧だけ低下した電源電圧ま
での範囲で変化する前記マイクロコンピュータの電源端
子にソース電極が接続し、かつ前記パワーオンクリア回
路の出力電圧が活性化されると非導通状態になり、非活
性化されると導通状態になるスイッチ手段と、このスイ
ッチ手段が導通したときにこのスイッチ手段のドレイン
電極を介して伝達される電源電圧レベルに充電される容
量保持手段と、この容量保持手段の保持電荷を前記マイ
クロコンピュータのスタンバイ状態時に放電する放電手
段と、前記容量保持手段の保持電位を非スタンバイ状態
時に出力イネーブル信号の活性化に応答して出力するバ
ッファ手段とからなる試験手段を有することを特徴とす
るパワーオンクリア回路の試験回路。 - 【請求項２】 電源電圧および接地電位間にＰチャネル
型ＭＯＳトランジスタおよび容量素子が直列接続で挿入
され、その直列接続点は出力制御端子を有するボルテー
ジホロワ回路の入力端とソース電極を接地電位に接続す
るＮチャネル型ＭＯＳトランジスタのドレイン電極にそ
れぞれ接続されるとともに、前記ボルテージホロワ回路
の出力端は外部出力端子にそれぞれ接続され、前記Ｐチ
ャネル型ＭＯＳトランジスタのゲート電極には前記パワ
ーオンクリア回路の出力電圧が供給され、前記Ｎチャネ
ル型ＭＯＳトランジスタのゲート電極には前記容量素子
の保持電荷を放電させるための制御信号が供給され、前
記ボルテージホロワ回路の出力制御端子には出力を許可
する出力イネーブル信号が供給されるように構成される
ことを特徴とするパワーオンクリア回路の試験回路。 - 【請求項３】 前記外部出力端子は、前記出力イネーブ
ル信号で制御される入出力バッフアの入出力端子との共
通端子である請求項２記載のパワーオンクリア回路の試
験回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08200667A JP3112839B2 (ja) | 1996-07-30 | 1996-07-30 | パワーオンクリア回路の試験回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08200667A JP3112839B2 (ja) | 1996-07-30 | 1996-07-30 | パワーオンクリア回路の試験回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1038982A JPH1038982A (ja) | 1998-02-13 |
| JP3112839B2 true JP3112839B2 (ja) | 2000-11-27 |
Family
ID=16428235
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08200667A Expired - Fee Related JP3112839B2 (ja) | 1996-07-30 | 1996-07-30 | パワーオンクリア回路の試験回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3112839B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000310672A (ja) * | 1999-04-28 | 2000-11-07 | Fujitsu Ltd | 半導体装置 |
| JP2021105597A (ja) * | 2019-12-27 | 2021-07-26 | 株式会社東海理化電機製作所 | 検査装置及び検査方法 |
-
1996
- 1996-07-30 JP JP08200667A patent/JP3112839B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1038982A (ja) | 1998-02-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8472236B2 (en) | Differential plate line screen test for ferroelectric latch circuits | |
| KR100926621B1 (ko) | 집적 회로, 집적 회로의 테스트 방법 및 집적 회로의테스트 결과 생성 방법 | |
| JP4169484B2 (ja) | 磁気抵抗メモリアレイの自己試験システム | |
| US7333377B2 (en) | Test mode control device using nonvolatile ferroelectric memory | |
| US6590799B1 (en) | On-chip charge distribution measurement circuit | |
| KR100957389B1 (ko) | 집적 회로 및 집적 회로 테스팅 방법 | |
| KR100337405B1 (ko) | 비휘발성 메모리 장치를 위한 메모리 검사 방법 | |
| JP2914346B2 (ja) | 半導体装置 | |
| US6804141B1 (en) | Dynamic reference voltage calibration integrated FeRAMS | |
| JP3736119B2 (ja) | セルテストパターンを用いて強誘電体記憶素子の特性を評価する方法 | |
| JP3112839B2 (ja) | パワーオンクリア回路の試験回路 | |
| US7634746B1 (en) | Process corner estimation circuit with temperature compensation | |
| JP3887241B2 (ja) | プログラマブル論理デバイス、ならびに不揮発性メモリおよびそのデータ再現方法 | |
| KR100338817B1 (ko) | 복합 반도체장치의 리프레쉬 특성 자가 테스터 | |
| US5256963A (en) | Digital testing for high-impedance states in digital electronic circuits | |
| KR100689804B1 (ko) | 반도체 메모리 장치의 고전압 발생회로 | |
| JP3022792B2 (ja) | 半導体集積回路装置 | |
| US8174914B2 (en) | Method and structure for SRAM Vmin/Vmax measurement | |
| JPS62128100A (ja) | 不揮発性半導体メモリ用テスト回路 | |
| JPH09231795A (ja) | 半導体記憶装置及びそのテスト方法 | |
| JPH0545421A (ja) | 半導体装置 | |
| JP2002109897A (ja) | 強誘電体メモリ装置の検査方法および装置 | |
| JP2003085971A (ja) | 半導体記憶装置およびその検査方法 | |
| JP2002008392A (ja) | 半導体記憶装置およびその評価方法 | |
| JPH03214496A (ja) | スタティックｒａｍ装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000905 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees | ||
| RD07 | Notification of extinguishment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: R3D07 |