KR20090004494A

KR20090004494A - 반도체 메모리 장치

Info

Publication number: KR20090004494A
Application number: KR1020080052318A
Authority: KR
Inventors: 정춘석; 신범주
Original assignee: 주식회사 하이닉스반도체
Priority date: 2007-06-29
Filing date: 2008-06-03
Publication date: 2009-01-12
Also published as: KR100942947B1

Abstract

멀티 저장부(Multi Purpose Register : MPR)에서 출력되는 정보의 비트 레이트(bit rate)를 조절할 수 있을 뿐만 아니라 멀티 저장부(MPR)의 정보를 출력하는 과정에서 소모되는 전류의 양을 줄여줄 수 있는 회로에 관한 것으로써, 다수의 뱅크와, 내부에서 사용되는 다수의 정보 - 각각 다수의 비트로 이루어짐 - 를 각각 입력받아 독립적으로 저장하고, 테스트 모드에서 저장된 정보의 비트 레이트(bit rate)를 줄여서 출력하기 위한 멀티 저장부, 및 동작모드에 대응하여 상기 멀티 저장부의 출력단 및 각 뱅크의 출력단을 선택적으로 다수의 글로벌 라인과 접속시키기 위한 접속선택부를 구비하고, 다수의 데이터 출력패드와, 다수의 데이터 출력패드 중 데이터 출력 대역폭에 대응하여 선택되는 패드를 통해서만 데이터를 출력시키기 위한 패드선택부, 및 상기 패드선택부에 의해 선택된 패드로 출력될 데이터의 값을 상기 동작모드에 따라 선택하기 위한 출력데이터 선택부를 더 구비하는 반도체 메모리 장치를 제공한다.

MPR, 멀티 저장부, 비트 레이트

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}

본 발명은 반도체 설계 기술에 관한 것으로서, 특히, 반도체 메모리 장치의 멀티 저장부(Multi Purpose Register : MPR)에 관한 것이며, 더 자세히는, 멀티 저장부(MPR)에서 출력되는 정보의 비트 레이트(bit rate)를 조절할 수 있을 뿐만 아니라 멀티 저장부(MPR)의 정보를 출력하는 과정에서 소모되는 전류의 양을 줄여줄 수 있는 회로에 관한 것이다.

복수의 반도체 장치들로 구성된 시스템에서 반도체 메모리 장치는 데이터를 저장하기 위한 것이다. 데이터 처리 장치, 예를 들면, 중앙처리장치(CPU), 등에서 데이터의 입/출력 동작을 요구하게 되면, 반도체 메모리 장치는 요구하는 장치로부터 입력된 어드레스에 대응하는 데이터를 내부의 코어영역에서 찾아내어 출력하거나, 그 어드레스에 대응하는 코어영역 내부의 임의의 공간에 요구 장치로부터 제공되는 데이터를 저장해주는 동작을 수행한다.

한편, 반도체 장치들로 구성된 시스템의 동작속도가 빨라지고 반도체 집적회 로에 관한 기술이 발달하면서, 반도체 메모리 장치는 보다 빠른 속도로 데이터를 출력하거나 저장하도록 요구받아 왔다. 때문에, 반도체 메모리 장치가 보다 빠른 속도로 안전하게 동작할 수 있도록 하기 위해서 반도체 메모리 장치 내부에는 데이터 입/출력 동작을 수행하기 위한 코어영역과 페리영역 이외에도 반도체 메모리 장치의 온도를 측정한다든가 하는 등의 부수적인 동작을 수행하기 위한 회로들이 점차적으로 추가되어야 했다.

따라서, 반도체 메모리 장치 내부에서 온도를 측정한다든가 하는 등의 부수적인 동작으로 인해 생성되는 정보들을 저장하기 위한 공간이 요구되었고, 이를 달성하기 위해 멀티 저장부(Multi Purpose Register : MPR)의 필요성이 대두되었다.

여기서, '멀티'라는 용어는 '다목적'이라는 용어로 대체하여 사용될 수 있다.

도 1은 일반적인 반도체 메모리 장치에서 멀티 저장부(140)의 동작을 도시한 블록 다이어그램이다.

도 1을 참조하면, 일반적인 반도체 메모리 장치에서 멀티 저장부(140)는, 동작모드(NORMAL MODE or MPR MODE)에 따라 다수의 데이터 출력패드(DQ)를 포함하는 데이터 출력패스(120)에 연결되거나 연결되지 않는 것을 알 수 있다.

구체적으로, 노말 모드(NORMAL MODE)에서는 코어영역(100)이 데이터 출력패스(120)와 연결되어 코어영역(100)에 저장되어 있는 데이터를 반도체 메모리 장치 외부로 출력하는 동작을 수행한다.

이때에는, 멀티 저장부(140)와 데이터 출력패스(120)가 연결되지 않는 상태이므로, 멀티 저장부(140)에 저장되어 있는 정보들은 반도체 메모리 장치 외부로 출력될 수 없다.

그리고, 정보 출력 모드(MPR MODE)에서는 멀티 저장부(140)와 데이터 출력패스(120)가 연결되어 멀티 저장부(140)에 저장되어 있는 정보들은 반도체 메모리 장치 외부로 출력하는 동작을 수행한다.

이때에는, 코어영역(100)이 데이터 출력패스(120)와 연결되지 않는 상태이므로, 코어영역(100)에 저장되어 있는 데이터를 반도체 메모리 장치 외부로 출력할 수 없다.

즉, 멀티 저장부(140)는, 반도체 메모리 장치의 기본동작인 데이터를 입/출력하는 동작을 수행하는 노말 모드(NORMAL MODE)에서는 일련의 정보를 저장하고 있다가 정보 출력 모드(MPR MODE)로 진입할 때 저장되어 있던 정보를 반도체 메모리 장치 외부로 출력해주는 동작을 수행한다.

<표 1>은 제덱(JEDEC)에서 정의한 멀티 저장부(140)의 스펙(SPEC.)이다.

<표 1>을 살펴보면, 멀티 저장부(140)에는 내부에 포함된 정보의 기준을 정의하기 위해 정보의 각 비트가 예정된 값으로 설정된 정보(Read Predefined Pattern for System Calibration)와 온도정보출력장치(On Die Thermal Sensor : ODTS)에서 출력되는 반도체 메모리 장치 내부의 온도정보(Thermal Sensor Readout)가 포함되는 것을 알 수 있다.

이를 위해, 멀티 저장부(140) 내부에는 각각 다수의 비트로 이루어진 다수의 정보를 독립적으로 저장하기 위한 다수의 저장부(142), 및 다수의 저장부(142) 중 어느 하나의 저장부에 저장된 정보를 출력하기 위한 정보 선택부(144)가 구비된다.

또한, 멀티 저장부(140)에 저장된 정보들 중 어느 정보가 선택되어 멀티 저장부(140) 밖으로 출력될 지는 메모리 레지스터 셋(Memory Register Set : MRS)에 정의된 선택정보(A[0:2])에 따라 달라지는 것을 알 수 있다.

구체적으로, 메모리 레지스터 셋(MRS)에 정의된 선택정보(A[0:2])의 최상위비트(A[2])는, 반도체 메모리 장치의 정보 출력 모드(MPR MODE)의 진입 여부를 결정하는데 사용된다.

즉, 선택정보(A[0:2])의 최상위비트(A[2])가 로직'하이'(High) 값을 갖는 경우 반도체 메모리 장치의 정보 출력 모드(MPR MODE)에 진입(entry)한 것이고, 선택정보(A[0:2])의 최상위비트(A[2])가 로직'로우'(Low) 값을 갖는 경우 반도체 메모리 장치의 정보 출력 모드(MPR MODE)에서 탈출(exit)한 것이다.

그리고, 메모리 레지스터 셋(MRS)에 정의된 선택정보(A[0:2])에서 최상위비트(A[2])를 제외한 나머지 비트(A[0:1])는, 최상위비트(A[2])가 로직'하이'(High) 값을 갖는 상태에서, 즉, 반도체 메모리 장치의 정보 출력 모드(MPR MODE)에서 멀티 저장부(140)에 저장된 정보들 중 어느 하나의 정보를 선택하는데 사용된다.

즉, 선택정보(A[0:2])에서 최상위비트(A[2])를 제외한 나머지 비트(A[0:1])의 값이 모두 로직'하이'(High) 값을 갖는 경우 멀티 저장부(140)에 저장된 정보들 중 정보의 각 비트가 예정된 값으로 설정된 정보(Read Predefined Pattern for System Calibration)를 선택하고, 선택정보(A[0:2])에서 최상위비트(A[2])를 제외한 나머지 비트(A[0:1])의 값이 모두 로직'로우'(Low) 값을 갖는 경우 멀티 저장부(140)에 저장된 정보들 중 온도정보출력장치(ODTS)에서 출력되는 반도체 메모리 장치 내부의 온도정보(Thermal Sensor Readout)를 선택한다.

이때, 선택정보(A[0:2])에서 최상위비트(A[2])를 제외한 나머지 비트(A[0:1])의 값이 어느 하나는 로직'하이'(High)이고 나머지 하나는 로직'로우'인 경우, 즉, 나머지 비트(A[0:1])의 값이 서로 다른 경우 사용자에 의해 임의로 저장될 수 있는 정보(RFU)를 선택한다.

한편, 종래기술에 따른 반도체 메모리 장치에서는 코어영역(100)에 저장되어 있던 데이터가 반도체 메모리 장치 외부로 출력되는, 멀티 저장부(140)에 저장되어 있던 정보가 반도체 메모리 장치 외부로 출력되든 데이터 출력패스(120)를 거쳐서 출력이 되어야 한다.

여기서, 데이터 출력패스(120)라 함은, 일반적인 반도체 메모리 장치에서 데이터가 출력되는 과정에서 거치게 되는 구성요소를 의미한다. 즉, 도 1에서는 데이터가 출력되는 경로에 포함되는 글로벌 라인(GIOU<0:7>, GIOL<0:7>)과 데이터 출력패드(UDQ<0:7>, LDQ<0:7>)를 의미한다.

이때, 코어영역(100)에서 사용되는 데이터 패스(120)와 멀티 저장부(140)에서 사용되는 데이터 패스(120)는 동일한 구성요소 이면서도 그 동작이 다음과 같이 달라진다.

먼저, 코어영역(100)에서 사용되는 데이터 패스(120)를 살펴보면, 코어영역(100)에서 출력되는 데이터는 모든 글로벌 라인(GIOU<0:7>, GIOL<0:7>)을 통해 동시에 전송되기 때문에 모든 데이터 출력패드(UDQ<0:7>, LDQ<0:7>)를 통해 반도체 메모리 장치 외부로 출력된다.

하지만, 멀티 저장부(140)에서 사용되는 데이터 패스(120)를 살펴보면, 멀티 저장부(140)에서 출력되는 데이터는 예정된 글로벌 라인(GIOU<0>, GIOL<0>)을 통해서만 전송되고 나머지 글로벌 라인(GIOU<1:7>, GIOL<1:7>)을 통해서는 아무것도 전송되지 않기 때문에, 예정된 데이터 출력패드(UDQ<0>, LDQ<0>)를 통해서만 멀티 저장부(140)에서 출력되는 데이터가 반도체 메모리 장치 외부로 출력된다.

즉, 코어영역(100)에서는 데이터 패스(120)에 포함된 모든 구성요소를 모두 다 사용하지만, 멀티 저장부(140)에서는 데이터 패스(120)에 포함된 구성요소 중 예정된 일부 구성요소 - 제0상위 글로벌 라인(GIOU<0>)과 제0하위 글로벌 라인(GIOL<0>) 및 제0상위 데이터 출력패드(UDQ<0>)와 제0하위 데이터 출력패드(LDQ<0>) - 만을 사용하고, 나머지 구성요소 - 제1 내지 제7상위 글로벌 라인(GIOU<1:7>)와 제1 내지 제7하위 글로벌 라인(GIOL<1:7>) 및 제1 내지 제7상위 데이터 출력패드(UDQ<1:7>)와 제1 내지 제7하위 데이터 출력패드(LDQ<1:7>) - 들은 사용하지 않는다.

도 2는 일반적인 반도체 메모리 장치에서 데이터 출력 대역폭에 변동에 대응하여 글로벌 라인과 데이터 출력패드와의 연결 관계가 변화할 때, 종래기술에 따른 멀티 저장부(140)의 정보가 출력되는 경로를 설명하기 위해 도시한 블록다이어그램이다.

도 2를 참조하면, 데이터 출력 대역폭이 X16, X8, X4로 변동하는 것에 따라 일반적인 반도체 메모리 장치에서 글로벌 라인(GIOU<0:7>, GIOL<0:7>)과 데이터 출력패드(UDQ<0:7>, LDQ<0:7>)간에 연결 관계가 변화하는 것을 알 수 있다.

구체적으로, 반도체 메모리 장치의 데이터 출력 대역폭이 X16인 경우, 글로벌 라인(GIOU<0:7>, GIOL<0:7>)과 데이터 출력패드(UDQ<0:7>, LDQ<0:7>)는 일 대 일로 대응되어 연결된다.

즉, 제0 상위 글로벌 라인(GIOU<0>)은 제0 상위 데이터 출력패드(UDQ<0>)와 연결되고, 제1 상위 글로벌 라인(GIOU<1>)은 제1 상위 데이터 출력패드(UDQ<1>)와 연결되고, 제2 상위 글로벌 라인(GIOU<2>)은 제2 상위 데이터 출력패드(UDQ<2>)와 연결되고, 제3 상위 글로벌 라인(GIOU<3>)은 제3 상위 데이터 출력패드(UDQ<3>)와 연결되고, 제4 상위 글로벌 라인(GIOU<4>)은 제4 상위 데이터 출력패드(UDQ<4>)와 연결되고, 제5 상위 글로벌 라인(GIOU<5>)은 제5 상위 데이터 출력패드(UDQ<5>)와 연결되고, 제6 상위 글로벌 라인(GIOU<6>)은 제6 상위 데이터 출력패드(UDQ<6>)와 연결되고, 제7 상위 글로벌 라인(GIOU<7>)은 제7 상위 데이터 출력패드(UDQ<7>)와 연결되고, 제0 하위 글로벌 라인(GIOL<0>)은 제0 하위 데이터 출력패드(LDQ<0>)와 연결되고, 제1 하위 글로벌 라인(GIOL<1>)은 제1 하위 데이터 출력패드(LDQ<1>)와 연결되고, 제2 하위 글로벌 라인(GIOL<2>)은 제2 하위 데이터 출력패드(LDQ<2>)와 연결되고, 제3 하위 글로벌 라인(GIOL<3>)은 제3 하위 데이터 출력패드(LDQ<3>)와 연결되고, 제4 하위 글로벌 라인(GIOL<4>)은 제4 하위 데이터 출력패드(LDQ<4>)와 연결되고, 제5 하위 글로벌 라인(GIOL<5>)은 제5 하위 데이터 출력패드(LDQ<5>)와 연결되고, 제6 하위 글로벌 라인(GIOL<6>)은 제6 하위 데이터 출력패드(LDQ<6>)와 연결되며, 제7 하위 글로벌 라인(GIOL<7>)은 제7 하위 데이터 출력패드(LDQ<7>)와 연결된다.

이러한 연결 관계일 때, 노말 모드(NORMAL MODE) 동작에서는 코어 영역(100)의 데이터가 모든 글로벌 라인(GIOU<0:7>, GIOL<0:7>)에 실려 있고, 각각의 글로벌 라인(GIOU<0:7>, GIOL<0:7>)은 각각의 데이터 출력패드(UDQ<0:7>, LDQ<0:7>)와 직접적으로 연결되므로, 각각의 데이터 출력패드(UDQ<0:7>, LDQ<0:7>)를 통해 코어 영역(100)의 데이터를 출력하면 된다.

이를 위해서, 데이터 출력 대역폭에 따라 모든 글로벌 라인(GIOU<0:3>, GIOU<4:7>, GIOL<0:3>, GIOL<4:7>)과 하위 제1데이터 출력패드(LDQ<0:3>)가 연결되는 것을 제어하기 위한 제1패드 선택부(200)와, 데이터 출력 대역폭에 따라 상위 제2글로벌 라인(GIOU<4:7>) 및 하위 제2글로벌 라인(GIOL<4:7>)과 하위 제2데이터 출력패드(LDQ<4:7>)가 연결되는 것을 제어하기 위한 제2패드 선택부(220) 및, 데이터 출력 대역폭에 따라 상위 글로벌 라인(GIOU<0:7>)과 상위 데이터 출력패드(UDQ<0:7>)가 연결되는 것을 제어하기 위한 제3패드 선택부(240)가 모두 활성화되어 동작한다.

이렇게, 각각의 글로벌 라인(GIOU<0:7>, GIOL<0:7>)이 각각의 데이터 출력패드(UDQ<0:7>, LDQ<0:7>)와 직접적으로 연결되어 있지만, 정보 출력 모드(MPR MODE) 동작에서 사용되는 멀티 저장부(140)의 정보는 제0 상위 글로벌 라인(GIOU<0>) 및 제0 하위 글로벌 라인(GIOL<0>)에만 실려 있으므로 제0 상위 데이터 출력패드(UDQ<0>) 및 제0 하위 데이터 출력패드(LDQ<0>)를 통해서만 멀티 저장부(140)의 정보가 출력된다.

그리고, 반도체 메모리 장치의 데이터 출력 대역폭이 X8인 경우, 글로벌 라인(GIOU<0:7>, GIOL<0:7>)과 데이터 출력패드(UDQ<0:7>, LDQ<0:7>)는 이 대 일로 대응되어 연결된다.

즉, 제0 내지 제7 하위 데이터 출력패드(LDQ<0:7>)가 사용되지 않으므로, 제0 상위 글로벌 라인(GIOU<0>) 및 제0 하위 글로벌 라인(GIOL<0>)은 제0 상위 데이터 출력패드(UDQ<0>)와 연결되고, 제1 상위 글로벌 라인(GIOU<1>) 및 제1 하위 글로벌 라인(GIOL<1>)은 제1 상위 데이터 출력패드(UDQ<1>)와 연결되고, 제2 상위 글로벌 라인(GIOU<2>) 및 제2 하위 글로벌 라인(GIOL<2>)은 제2 상위 데이터 출력패드(UDQ<2>)와 연결되고, 제3 상위 글로벌 라인(GIOU<3>) 및 제3 하위 글로벌 라인(GIOL<3>)은 제3 상위 데이터 출력패드(UDQ<3>)와 연결되고, 제4 상위 글로벌 라인(GIOU<4>) 및 제4 하위 글로벌 라인(GIOL<4>)은 제4 상위 데이터 출력패드(UDQ<4>)와 연결되고, 제5 상위 글로벌 라인(GIOU<5>) 및 제5 하위 글로벌 라인(GIOL<5>)은 제5 상위 데이터 출력패드(UDQ<5>)와 연결되고, 제6 상위 글로벌 라인(GIOU<6>) 및 제6 하위 글로벌 라인(GIOL<6>)은 제6 상위 데이터 출력패드(UDQ<6>)와 연결되며, 제7 상위 글로벌 라인(GIOU<7>) 및 제7 하위 글로벌 라인(GIOL<7>)은 제7 상위 데이터 출력패드(UDQ<7>)와 연결된다.

이러한 연결 관계일 때, 노말 모드(NORMAL MODE) 동작에서는 코어 영역(100)의 데이터가 모든 글로벌 라인(GIOU<0:7>, GIOL<0:7>)에 실려 있고, 모든 글로벌 라인(GIOU<0:7>, GIOL<0:7>)은 상위 글로벌 라인(GIOU<0:7>)과 하위 글로벌 라인(GIOL<0:7>)으로 나뉘어져 상위 데이터 출력패드(UDQ<0:7>)와 중복으로 연결되므로, 상위 데이터 출력패드(UDQ<0:7>)를 통해 코어 영역(100)의 데이터를 출력하면 된다.

이를 위해서, 데이터 출력 대역폭에 따라 모든 글로벌 라인(GIOU<0:3>, GIOU<4:7>, GIOL<0:3>, GIOL<4:7>)과 하위 제1데이터 출력패드(LDQ<0:3>)가 연결되는 것을 제어하기 위한 제1패드 선택부(200)와, 데이터 출력 대역폭에 따라 상위 제2글로벌 라인(GIOU<4:7>) 및 하위 제2글로벌 라인(GIOL<4:7>)과 하위 제2데이터 출력패드(LDQ<4:7>)가 연결되는 것을 제어하기 위한 제2패드 선택부(220)는 활성화되어 동작하지만, 데이터 출력 대역폭에 따라 상위 글로벌 라인(GIOU<0:7>)과 상위 데이터 출력패드(UDQ<0:7>)가 연결되는 것을 제어하기 위한 제3패드 선택부(240)는 비활성화되어 아무런 동작도 하지 않는다.

이렇게, 모든 글로벌 라인(GIOU<0:7>, GIOL<0:7>)이 상위 글로벌 라인(GIOU<0:7>)과 하위 글로벌 라인(GIOL<0:7>)으로 나뉘어져 상위 데이터 출력패드(UDQ<0:7>)와 중복으로 연결되지만, 정보 출력 모드(MPR MODE) 동작에서 사용되는 멀티 저장부(140)의 정보는 제0 상위 글로벌 라인(GIOU<0>) 및 제0 하위 글로벌 라인(GIOL<0>)에만 실려 있으므로 제0 상위 데이터 출력패드(UDQ<0>)를 통해서만 멀티 저장부(140)의 정보가 출력된다.

이때, 제0 상위 데이터 출력패드(UDQ<0>)를 통해 출력되는 데이터가 제0 상위 글로벌 라인(GIOU<0>)에 실린 데이터인지 제0 하위 글로벌 라인(GIOL<0>)의 데이터인지를 구분하기 위해서 사용하지 않는 로우 어드레스(Row Address : RA)를 이용한다.

그리고, 반도체 메모리 장치의 데이터 출력 대역폭이 X4인 경우, 글로벌 라인(GIOU<0:7>, GIOL<0:7>)과 데이터 출력패드(UDQ<0:7>, LDQ<0:7>)는 사 대 일로 대응되어 연결된다.

즉, 제4 내지 제7 상위 데이터 출력패드(UDQ<4:7>) 및 제0 내지 제7 하위 데이터 출력패드(LDQ<0:7>)가 사용되지 않으므로, 제0 상위 글로벌 라인(GIOU<0>)과 제7 상위 글로벌 라인(GIOU<7>)과 제0 하위 글로벌 라인(GIOL<0>) 및 제7 하위 글로벌 라인(GIOL<7>)은 제0 상위 데이터 출력패드(UDQ<0>)와 연결되고, 제1 상위 글로벌 라인(GIOU<1>)과 제6 상위 글로벌 라인(GIOU<6>)과 제1 하위 글로벌 라인(GIOL<1>) 및 제6 하위 글로벌 라인(GIOL<6>)은 제1 상위 데이터 출력패드(UDQ<1>)와 연결되고, 제2 상위 글로벌 라인(GIOU<2>)과 제5 상위 글로벌 라인(GIOU<5>)과 제2 하위 글로벌 라인(GIOL<2>) 및 제5 하위 글로벌 라인(GIOL<5>)은 제2 상위 데이터 출력패드(UDQ<2>)와 연결되며, 제3 상위 글로벌 라인(GIOU<3>)과 제4 상위 글로벌 라인(GIOU<4>)과 제3 하위 글로벌 라인(GIOL<3>) 및 제4 하위 글로벌 라인(GIOL<4>)은 제3 상위 데이터 출력패드(UDQ<3>)와 연결된다.

이러한 연결 관계일 때, 상위 제1데이터 출력패드(UDQ<0:3>)만 사용되고, 상위 제2데이터 출력패드(UDQ<4:7>)와 하위 제1데이터 출력패드(LDQ<0:3>) 및 하위 제2데이터 출력패드(LDQ<4:7>)가 사용되지 않으므로, 노말 모드(NORMAL MODE) 동작에서는 코어 영역(100)의 데이터가 모든 글로벌 라인(GIOU<0:7>, GIOL<0:7>)에 실려 있고, 모든 글로벌 라인(GIOU<0:7>, GIOL<0:7>)은 상위 제1글로벌 라인(GIOU<0:3>)과 상위 제2글로벌 라인(GIOU<4:7>과 하위 제1글로벌 라인(GIOL<0:3>) 및 하위 제2글로벌 라인(GIOL<4:7>)으로 나뉘어져 상위 제1데이터 출력패드(UDQ<0:3>)와 중복으로 연결되므로, 상위 제1데이터 출력패드(UDQ<0:3>)를 통해 코어 영역(100)의 데이터를 출력하면 된다.

이를 위해서, 데이터 출력 대역폭에 따라 모든 글로벌 라인(GIOU<0:3>, GIOU<4:7>, GIOL<0:3>, GIOL<4:7>)과 하위 제1데이터 출력패드(LDQ<0:3>)가 연결되는 것을 제어하기 위한 제1패드 선택부(200)는 활성화되어 동작하지만, 데이터 출력 대역폭에 따라 상위 제2글로벌 라인(GIOU<4:7>) 및 하위 제2글로벌 라인(GIOL<4:7>)과 하위 제2데이터 출력패드(LDQ<4:7>)가 연결되는 것을 제어하기 위한 제2패드 선택부(220)와 데이터 출력 대역폭에 따라 상위 글로벌 라인(GIOU<0:7>)과 상위 데이터 출력패드(UDQ<0:7>)가 연결되는 것을 제어하기 위한 제3패드 선택부(240)는 비활성화되어 아무런 동작도 하지 않는다.

이렇게, 모든 글로벌 라인(GIOU<0:7>, GIOL<0:7>)은 상위 제1글로벌 라인(GIOU<0:3>)과 상위 제2글로벌 라인(GIOU<4:7>과 하위 제1글로벌 라인(GIOL<0:3>) 및 하위 제2글로벌 라인(GIOL<4:7>)으로 나뉘어져 상위 제1데이터 출력패드(UDQ<0:3>)와 중복으로 연결되지만, 정보 출력 모드(MPR MODE) 동작에서 사용되는 멀티 저장부(140)의 정보는 제0 상위 글로벌 라인(GIOU<0>) 및 제0 하위 글로벌 라인(GIOL<0>)에만 실려 있으므로 제0 상위 데이터 출력패드(UDQ<0>)를 통해서만 멀티 저장부(140)의 정보가 출력된다.

이때, 상위 제1데이터 출력패드(UDQ<0:3>)를 통해 출력되는 데이터가 상위 글로벌 라인(GIOU<0:7>)에 실린 데이터인지 하위 글로벌 라인(GIOL<0:7>)에 실린 데이터인지를 구분하기 위해서 사용하지 않는 로우 어드레스(Row Address : RA)를 이용하고, 제1글로벌 라인(GIOU<0:3>, GIOL<0:3>)에 실린 데이터인지 제2글로벌 라인(GIOU<4:7>, GIOL<4:7>)에 실린 데이터인지를 구분하기 위해서 사용하지 않는 컬럼 어드레스(Column Address : CA)를 이용한다.

이렇게, 전술한 바와 같은 형태로 구성되는 제1 내지 제3패드 선택부(200, 220, 240)는, 데이터 출력 대역폭에 따라 글로벌 라인(GIOU<0:7>, GIOL<0:7>)과 데이터 출력패드(UDQ<0:7>, LDQ<0:7>)D의 연결관계가 변화하는 경우에도 글로벌 라인(GIOU<0:7>, GIOL<0:7>)에 실린 데이터를 적절하게 반도체 메모리 소자로 출력해 줄 수 있었다.

이때, 전술한 바와 같은 형태로 구성되는 제1 내지 제3패드 선택부(200, 220, 240)는 코어 영역(100)의 데이터를 적절하게 출력하는 것을 중심으로 설계되었기 때문에, 예정된 글로벌 라인(GIOU<0>, GIOL<0>)을 통해서만 데이터가 전달되는 멀티 저장부(140)의 정보가 출력되는 경우에는, 예정된 글로벌 라인(GIOU<0>, GIOL<0>)을 제외한 데이터가 전달되지 않는 나머지 글로벌 라인(GIOU<1:7>, GIOL<1:7>)에 실린 데이터가 뭐든 상관없이 그냥 출력해버리며, 이렇게 출력되는 데이터는 아무런 의미가 없는 데이터이므로 그냥 무시된다.

이렇게, 무시해버릴 데이터를 출력하는 과정에서도 전류는 소모되기 때문에 전술한 바와 같은 형태로 구성되는 제1 내지 제3패드 선택부(200, 220, 240)를 그대로 사용하게 되면, 멀티 저장부(140)의 정보가 출력되어야 하는 정보 출력 모드(MPR MODE)에서는 실질적으로 사용되지 않아도 되는 전류를 소모하는 문제점이 발생한다.

	RA	CA	GAXDB<0>	GAXDB<1>	GAXDB<2>	GAXDB<3>
X16	X	X	L	L	H	L
X8	L	X	H	L	L	L
X8	H	X	L	L	H	L
X4	L	L	H	L	L	L
	L	H	L	H	L	L
	H	L	L	L	H	L
	H	H	L	L	L	H

<표 2>를 참조하면, 데이터 출력 대역폭에 따라 모든 글로벌 라인(GIOU<0:3>, GIOU<4:7>, GIOL<0:3>, GIOL<4:7>)과 하위 제1데이터 출력패드(LDQ<0:3>)가 연결되는 것을 제어하기 위한 제1패드 선택부(200)와, 데이터 출력 대역폭에 따라 상위 제2글로벌 라인(GIOU<4:7>) 및 하위 제2글로벌 라인(GIOL<4:7>)과 하위 제2데이터 출력패드(LDQ<4:7>)가 연결되는 것을 제어하기 위한 제2패드 선택부(220), 및 데이터 출력 대역폭에 따라 상위 글로벌 라인(GIOU<0:7>)과 상위 데이터 출력패드(UDQ<0:7>)가 연결되는 것을 제어하기 위한 제3패드 선택부(240)의 동작을 제어하기 위한 신호들의 논리레벨 관계를 알 수 있다.

전술한 바와 같이 종래기술에 따른 멀티 저장부(140)는, 반도체 메모리 장치가 정보 출력 모드로 동작할 때, 다수의 데이터 출력패드(UDQ<0:7>, LDQ<0:7>) 중 예정된 데이터 출력패드(UDQ<0>, LDQ<0>)를 통해서 내부에 저장되어 있는 정보를 반도체 메모리 장치 외부로 출력해 줄 수 있다.

이때, 멀티 저장부(140)에서 출력되는 정보도 이진수로 시리얼(serial)하게 이루어진 일련의 데이터들이므로, 반도체 메모리 장치에서 코어 영역(100)의 데이터가 외부로 출력될 때와 마찬가지로 외부클록(clock)에 동기되어 출력되어야 한다.

예를 들어, 외부클록(clock)의 한 주기에 데이터가 두 번 출력되는 DDR(Double Data Rate) 방식으로 동작하는 반도체 메모리 장치에 멀티 저장부(140)가 포함되는 경우, 멀티 저장부(140)에 저장된 정보도 예정된 데이터 출력패드(UDQ<0>, LDQ<0>)를 통해 외부클록(clock)의 한 주기에 두 비트씩 출력해 주어야 한다.

마찬가지로, 외부클록(clock)의 한 주기에 데이터가 네 번 출력되는 DDR2(Double Data Rate 2) 방식으로 동작하는 반도체 메모리 장치에 멀티 저장부(140)가 포함되는 경우, 멀티 저장부(140)에 저장된 정보도 예정된 데이터 출력패드(UDQ<0>, LDQ<0>)를 통해 외부클록(clock)의 한 주기에 네 비트씩 출력해 주어야 한다.

이렇게, 반도체 메모리 장치의 동작속도에 대응하는 속도로 멀티 저장부(140)에 저장된 정보를 출력해 주는데 있어서, 반도체 메모리 장치가 임의의 시스템 - 퍼스널 컴퓨터, 서버, 노트북 - 에 장착되어 있는 상태라면 멀티 저장부(140)에 저장된 정보를 입력받는데 아무런 지장이 없을 수 있다.

하지만, 반도체 메모리 장치를 양산하는 과정에서 멀티 저장부(140)의 성능을 테스트 하는 경우라면, 멀티 저장부(140)에 저장된 정보를 입력받는 테스트 장비에 따라 오류가 발생할 수 있다.

즉, 반도체 메모리 장치의 경우 그 발전 속도나 개발 속도가 매우 빠른 편이므로 그 동작속도가 빨라지는 타이밍 또한 매우 짧은 편에 속하는데, 반도체 메모리 장치의 동작속도가 증가하는 만큼 반도체 메모리 장치를 테스트하기 위한 장비의 동작속도가 빨라진다는 것은 거의 불가능한 일이므로, 반도체 메모리 장치를 양산하는 과정에서 테스트를 수행함에 있어서 반도체 메모리 장치와 테스트 장비사이의 동작속도 차이로 인해 테스트 오류가 발생할 수 있다.

이러한 문제는 큰 의미가 없는 일련의 데이터를 입/출력하여 테스트를 수행할 수 있는 반도체 메모리 장치의 코어영역(100)보다는 테스트를 수행할 때에도 데이터가 갖는 의미로 인해 테스트의 방향이 변화할 수 있는 멀티 저장부(140)에 저장된 정보를 출력하는 테스트를 수행할 때에 더 심각하게 여겨질 수 있다.

본 발명은 전술한 종래기술에 문제점을 해결하기 위해 제안된 것으로서, 반도체 메모리 장치에 구비된 멀티 저장부(MPR)의 정보를 출력할 때, 테스트 모드 동작에 따라 출력되는 정보의 비트 레이트(bit rate)를 조절할 수 있는 회로를 제공하는데 그 목적이 있다.

또한, 멀티 저장부(MPR)의 정보를 출력하는 과정에서 소모되는 전류의 양을 최소한으로 유지할 수 있는 회로를 제공하는데 그 목적이 있다.

상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 다수의 뱅크; 내부에서 사용되는 다수의 정보 - 각각 다수의 비트로 이루어짐 - 를 각각 입력받아 독립적으로 저장하고, 테스트 모드에서 저장된 정보의 비트 레이트(bit rate)를 줄여서 출력하기 위한 멀티 저장수단; 및 동작모드에 대응하여 상기 멀티 저장수단의 출력단 및 각 뱅크의 출력단을 선택적으로 다수의 글로벌 라인과 접속시키기 위한 접속선택수단을 구비하고, 다수의 데이터 출력패드 중 데이터 출력 대역폭에 대응하여 선택되는 패드를 통해서만 데이터를 출력시키기 위한 패드선택수단; 및 상기 패드선택수단에 의해 선택된 패드로 출력될 데이터의 값을 상기 동작모드에 따라 선택하기 위한 출력데이터 선택수단을 더 구비하는 반도체 메모리 장치를 제공한다.

전술한 본 발명은 반도체 메모리 장치에 구비된 멀티 저장부(MPR)의 정보를 출력할 때, 테스트 모드 동작에 따라 출력되는 정보의 비트 레이트(bit rate)를 조절함으로써, 반도체 메모리 장치의 동작속도와 테스트 장비의 동작속도가 다른 경우에도 정확하게 테스트를 수행할 수 있는 효과가 있다.

이로 인해, 반도체 메모리 장치를 양산하는 과정에서 테스트 오류로 인해 발생하는 추가적인 비용이나 시간을 줄여줄 수 있는 효과가 있다.

또한, 반도체 메모리 장치에 구비된 멀티 저장부(MPR)의 정보를 출력할 때, 멀티 저장부(MPR)의 정보가 출력되는 예정된 데이터 출력패드를 제외한 나머지 데이터 출력패드로는 설정된 논리레벨을 갖는 신호가 출력되도록 함으로써 불필요한 전류가 소모되는 것을 방지할 수 있는 효과가 있다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.

도 3은 본 발명의 실시예에 따른 반도체 메모리 장치에서 멀티 저장부(MPR) 의 동작을 도시한 블록 다이어그램이다.

도 3을 참조하면, 본 발명의 실시예에 따른 반도체 메모리 장치는, 다수의 뱅크(BANK0, BANK1, BANK2, BANK3, BANK4, BANK5, BANK6, BANK7)와, 내부에서 사용되는 다수의 정보(TEMP CODE, PREDEFINED DATA) - 각각 다수의 비트로 이루어짐 - 를 각각 입력받아 독립적으로 저장하고, 테스트 모드(TEST MPR MODE)에서 저장된 정보의 비트 레이트(bit rate)를 줄여서 출력하기 위한 멀티 저장부(340), 및 동작모드(NORMAL MODE or MPR MODE)에 대응하여 멀티 저장부(340)의 출력단(MPR OUTND) 및 각 뱅크(BANK0, BANK1, BANK2, BANK3, BANK4, BANK5, BANK6, BANK7)의 출력단(BANK OUTND)을 선택적으로 다수의 글로벌 라인(GIOU<0:7>, GIOL<0:7>)과 접속시키기 위한 접속선택부(330)를 구비한다.

여기서, 멀티 저장부(340)는, 내부에서 사용되는 다수의 정보(TEMP CODE, PREDEFINED DATA) - 각각 다수의 비트로 이루어짐 - 를 각각 저장하기 위한 다수의 저장부(342)와, 다수의 저장부(342) 중 어느 하나의 저장부에 저장된 정보를 출력(MPR DATA)하기 위한 정보선택부(344), 및 테스트 모드(TEST MPR MODE) 동작일 때 정보선택부(344)에서 출력되는 정보(MPR DATA)의 비트 레이트(bit rate)를 줄여서 출력(RATE MPR DATA)하고, 정보 출력 모드(MPR MODE) 동작일 때 정보선택부(344)에서 출력되는 정보(MPR DATA)의 비트 레이트(bit rate)를 줄이지 않고 그대로 출력(RATE MPR DATA)하기 위한 비트 레이트 조절부(346)를 구비한다.

참고로, 도 3의 구성을 보면, 각각의 뱅크(BANK0, BANK1, BANK2, BANK3, BANK4, BANK5, BANK6, BANK7)가 4개씩 나뉘어서 위(BANK0, BANK1, BANK2, BANK3)/ 아래(BANK4, BANK5, BANK6, BANK7)로 배치되고, 그에 따라 데이터 출력패드(UDQ<0:7>, LDQ<0:7>) 중 상위 데이터 출력패드(UDQ<0:7>)는 위쪽에 하위 데이터 출력패드(LDQ<0:7>)는 아래쪽에 배치된다.

이러한 구성은 설명의 편의를 위한 것일 뿐 실제로는 다른 방식으로 배치될 수도 있다. 즉, 도 3에 도시된 것과 다르게 각각의 뱅크(BANK0, BANK1, BANK2, BANK3, BANK4, BANK5, BANK6, BANK7)가 4개씩 나뉘어서 오른쪽(BANK0, BANK1, BANK2, BANK3)/왼쪽(BANK4, BANK5, BANK6, BANK7)으로 배치되고, 그에 따라 데이터 출력패드(UDQ<0:7>, LDQ<0:7>) 중 상위 데이터 출력패드(UDQ<0:7>)는 오른쪽에 하위 데이터 출력패드(LDQ<0:7>)는 왼쪽에 배치될 수 있다.

전술한 구성을 바탕으로 본 발명의 실시예에 따른 반도체 메모리 장치에서 멀티 저장부(340)의 동작을 설명하면 다음과 같다.

먼저, 접속선택부(330)는, 노말 모드(NORMAL MODE) 동작에서 다수의 글로벌 라인(GIOU<0:7>, GIOL<0:7>)과 각 뱅크(BANK0, BANK1, BANK2, BANK3, BANK4, BANK5, BANK6, BANK7)의 출력단(BANK OUTND)을 접속시키고, 정보 출력 모드(MPR MODE) 동작에서 다수의 글로벌 라인(GIOU<0:7>, GIOL<0:7>) 중 예정된 글로벌 라인(GIOU<0>, GIOL<0>)과 멀티 저장부(340)의 출력단(MPR OUTND)을 접속시킨다.

즉, 접속선택부(330)는, 동작모드(NORMAL MODE or MPR MODE)에 따라 도 1에 도시된 종래기술에서 코어영역(100)에 해당하는 각 뱅크(BANK0, BANK1, BANK2, BANK3, BANK4, BANK5, BANK6, BANK7)의 출력단(BANK OUTND) 또는 멀티 저장부(340)의 출력단(MPR OUTND)과 도 1에 도시된 종래기술에서 데이터 패스(120)에 포함되는 다수의 글로벌 라인(GIOU<0:7>, GIOL<0:7>)에 접속되도록 한다.

그리고, 멀티 저장부(340)는 접속선택부(330)에 의해 다수의 글로벌 라인(GIOU<0:7>, GIOL<0:7>)에 접속되었을 때, 내부에 다수의 정보(TEMP CODE, PREDEFINED DATA)를 반도체 메모리 장치 외부로 출력될 수 있다.

마찬가지로, 각 뱅크(BANK0, BANK1, BANK2, BANK3, BANK4, BANK5, BANK6, BANK7)에 저장된 데이터도 접속선택부(330)에 의해 다수의 글로벌 라인(GIOU<0:7>, GIOL<0:7>)에 접속되었을 때, 반도체 메모리 장치 외부로 출력될 수 있다.

따라서, 본 발명의 실시예에 따른 반도체 메모리 장치에서 멀티 저장부(340)의 동작은, 노말 모드(NORMAL MODE) 동작에서는 일련의 정보를 저장하고 있다가 정보 출력 모드(MPR MODE) 동작을 수행할 때 내부에 저장되어 있던 정보를 반도체 메모리 장치 외부로 출력해준다는 점에서 종래기술에 따른 멀티 저장부(140)와 동일하다.

또한, 본 발명의 실시예에 따른 반도체 메모리 장치에서 멀티 저장부(340)에 저장되는 정보의 종류도 도 1에 도시된 종래기술에 따른 멀티 저장부(140)와 동일하고, 그 정보를 선택하는 방법까지도 동일하다.

즉, 본 발명의 실시예에 따른 멀티 저장부(340)에도 <표 1> 제시된 제덱(JEDEC)의 스펙(SPEC.)에 정의된 대로 내부에 포함된 정보의 기준을 정의하기 위해 정보의 각 비트가 예정된 값으로 설정된 정보(Read Predefined Pattern for System Calibration)와 온도정보출력장치(On Die Thermal Sensor : ODTS)에서 출력되는 반도체 메모리 장치 내부의 온도정보(Thermal Sensor Readout)가 저장되고, 메모리 레지스터 셋(Memory Register Set : MRS)에 정의된 선택정보(A[0:2])에 따라 저장된 정보들 중 어느 하나의 정보가 선택된다.

하지만, 본 발명의 실시예에 따른 멀티 저장부(340)에는, 도 1에 따른 종래기술에 따른 멀티 저장부(140)에서는 찾아볼 수 없었던 비트 레이트 조절부(346)라는 구성요소가 구비되어 있는데, 그 구성을 상세히 살펴보면 다음과 같다.

도 4는 도 3에 도시된 본 발명의 실시예에 따른 멀티 저장부(MPR)의 구성요소 중 비트 레이트 조절부를 상세히 도시한 회로도이다.

도 4를 참조하면, 본 발명의 실시예에 따른 멀티 저장부(340)의 구성요소 중 비트 레이트 조절부(346)는, 테스트 모드(TEST MPR MODE) 동작에서 정보 선택부(344)에서 출력되는 정보(MPR DATA)의 각 비트를 예정된 횟수씩 연속으로 반복하여 출력(RATE MPR DATA)하고, 정보 출력 모드(MPR DATA) 동작에서 정보 선택부(344)에서 출력되는 정보(MPR DATA)의 각 비트를 그대로 출력(RATE MPR DATA)하기 위한 비트출력조절부(3462), 및 테스트 모드(TEST MPR MODE) 동작에서 상기 비트출력조절부(3462)의 동작을 제어하기 위한 동작제어부(3464)를 구비한다.

여기서, 비트출력조절부(3462)는, 정보 선택부(344)에서 출력되는 정보(MPR DATA)의 비트 수에 대응하는 개수의 멀티플랙서(MUX0, MUX1, MUX2, MUX3, MUX4, MUX5, MUX6, MUX7)를 구비하며, 각각의 멀티플랙서(MUX0, MUX1, MUX2, MUX3, MUX4, MUX5, MUX6, MUX7)는, 정보 출력 모드(MPR MODE) 동작에서 제1입력단(IN1)으로 인가되는 데이터를 출력하고, 테스트 모드(TEST MPR MODE) 동작에서 동작제어 부(3464)의 출력신호(LSBEN)에 응답하여 제2입력단(IN2)으로 인가되는 데이터와 제3입력단(IN3)으로 인가되는 데이터를 선택적으로 출력한다.

그리고, 동작제어부(3464)는, 테스트 모드(TEST MPR MODE) 동작에서 멀티 저장부(340)에 저장된 데이터를 출력시키기 위한 커맨드(MPR_RD)에 응답하여 출력신호(LSBEN)의 논리레벨을 변동하기 위한 플리플롭(T-FF)을 구비한다.

전술한 구성을 바탕으로 본 발명의 실시예에 따른 멀티 저장부(340)의 구성요소 중 비트 레이트 조절부(346)의 동작을 설명하면 다음과 같다.

먼저, 동작제어부(3464)에 구비된 플리플롭(T-FF)은 데이터 입력단(D_IN)으로 전원전압(VDD)이 인가되고, 클록 입력단(clk_in)으로 멀티 저장부(340)에 저장된 데이터를 출력시키기 위한 커맨드(MPR_RD)가 인가되며, 리셋 입력단(rst_in)으로 테스트 모드(TEST MPR MODE) 동작 진입신호를 반전한 신호가 인가된다.

따라서, 동작제어부(3464)는, 테스트 모드(TEST MPR MODE) 동작인 경우 셋 상태가 되어 동작하고, 테스트 모드(TEST MPR MODE) 동작이 아닌 경우 즉, 정보 출력 모드(MPR MODE) 또는 노말 모드(NORMAL MODE) 동작에서 리셋 상태가 되어 동작하지 않는다.

또한, 동작제어부(3464)의 데이터 입력단(D_IN)으로 로직'하이'(High)로 인식될 수 있는 전원전압(VDD)이 인가되므로, 클록 입력단(clk_in)으로 인가되는 멀티 저장부(340)에 저장된 데이터를 출력시키기 위한 커맨드(MPR_RD)의 논리레벨이 천이할 때마다 출력신호(LSBEN)의 논리레벨을 변동시켜준다.

예를 들어, 동작제어부(3464)가 리셋 상태에서 셋 상태로 변화하면서 주어지 는 출력신호(LSBEN)의 초기 논리레벨이 로직'로우'(Low)라고 가정하고, 멀티 저장부(340)에 저장된 데이터를 출력시키기 위한 커맨드(MPR_RD)는 멀티 저장부(340)에 저장된 데이터를 출력시키는 구간에서 로직'하이'(High)로 활성화되었다가 출력시키지 않는 구간에서 로직'로우'(Low)로 비활성화된다고 가정하면, 멀티 저장부(340)에 저장된 데이터의 출력이 시작되는 시점에서 멀티 저장부(340)에 저장된 데이터를 출력시키기 위한 커맨드(MPR_RD)가 로직'로우'(Low)에서 로직'하이'(High)로 천이하는 순간 동작제어부(3464)의 출력신호(LSBEN)의 논리레벨을 로직'하이'(High)로 변동시켜주고, 멀티 저장부(340)에 저장된 데이터의 출력이 종료되는 시점에서 멀티 저장부(340)에 저장된 데이터를 출력시키기 위한 커맨드(MPR_RD)가 로직'하이'(High)에서 로직'로우'(Low)로 천이하는 순간 동작제어부(3464)의 출력신호(LSBEN)의 논리레벨을 로직'로우'(Low)로 변동시켜준다.

즉, 동작제어부(3464)의 출력신호(LSBEN)는, 테스트 모드(TEST MPR MODE)에서 멀티 저장부(340)에 저장된 데이터를 출력시키기 위한 커맨드(MPR_RD)와 동일한 타이밍에 논리레벨의 천이가 발생하지만, 정보 출력 모드(MPR MODE) 또는 노말 모드(NORMAL MODE)에서는 논리레벨 천이가 발생하지 않는다.

그리고, 비트출력조절부(3462)에 구비된 각각의 멀티플랙서(MUX0, MUX1, MUX2, MUX3, MUX4, MUX5, MUX6, MUX7)는, 제1입력단(IN1)으로 정보 선택부(344)에서 출력되는 정보(MPR DATA)의 각 비트(MPR DATA<0>, MPR DATA<1>, MPR DATA<2>, MPR DATA<3>, MPR DATA<4>, MPR DATA<5>, MPR DATA<6>, MPR DATA<7>)를 일 대 일로 대응하여 입력받고, 제2입력단(IN2)으로 정보 선택부(344)에서 출력되는 정보(MPR DATA)의 상위 비트(MPR DATA<0>, MPR DATA<1>, MPR DATA<2>, MPR DATA<3>)를 이 대 일로 대응하여 입력받고, 제3입력단(IN3)으로 정보 선택부(344)에서 출력되는 정보(MPR DATA)의 하위 비트(MPR DATA<4>, MPR DATA<5>, MPR DATA<6>, MPR DATA<7>)를 이 대 일로 대응하여 입력받고, 제1제어 입력단(cont_in1)으로 테스트 모드(TEST MPR MODE) 동작 진입신호를 반전한 신호를 입력받고, 제2제어 입력단(cont_in2)으로 동작제어부(3464)의 출력신호(LSBEN)를 입력받는다.

구체적으로, 비트출력조절부(3462)에 구비된 각각의 멀티플랙서(MUX0, MUX1, MUX2, MUX3, MUX4, MUX5, MUX6, MUX7)는, 제1제어 입력단(cont_in1)으로 입력된 테스트 모드(TEST MPR MODE) 동작 진입신호가 비활성화될 때 진입하는 정보 출력 모드(MPR MODE) 동작에서, 제1입력단(IN1)에 일 대 일로 인가된 정보 선택부(344)에서 출력되는 정보(MPR DATA)의 각 비트(MPR DATA<0>, MPR DATA<1>, MPR DATA<2>, MPR DATA<3>, MPR DATA<4>, MPR DATA<5>, MPR DATA<6>, MPR DATA<7>)를 그대로 출력해준다. 이때에는, 제2제어 입력단(cont_in2)으로 인가된 동작제어부(3464)의 출력신호(LSBEN)도 아무런 의미가 없는 상태가 되므로 제2입력단(IN2) 및 제3입력단(IN3)으로 인가되는 데이터는 출력되지 못하고 무시된다.

예를 들어, 정보 선택부(344)에서 출력되는 정보(MPR DATA)가 '0 0 1 0 1 1 1 0' 이라고 가정하면, 비트출력조절부(3462)에서 출력되는 정보(RATE MPR DATA)도 '0 0 1 0 1 1 1 0' 이 된다.

따라서, 비트출력조절부(3462)에서 출력되는 정보(RATE MPR DATA)는 정보 선택부(344)에서 출력되는 정보(MPR DATA)를 그대로 출력해주는 상태이므로, 정보 선 택부(344)에서 출력되는 정보(MPR DATA)와 동일한 비트 레이트(bit rate)를 갖는 정보(RATE MPR DATA)가 비트출력조절부(3462)에서 출력된다고 할 수 있으며, 이는, 본 발명의 실시예에 따른 멀티 저장부(342)에서 출력되는 정보(RATE MPR DATA)가 종래기술에 따른 멀티 저장부(142)에서 출력되는 정보(MPR DATA)와 동일한 비트 레이트(bit rate)를 갖는 다는 것을 의미하므로, 본 발명의 실시예에 따른 멀티 저장부(342)에서도 정보 출력 모드(MPR MODE) 동작에서는 비트 레이트(bit rate)가 변동하지 않는 것을 알 수 있다.

그리고, 비트출력조절부(3462)에 구비된 각각의 멀티플랙서(MUX0, MUX1, MUX2, MUX3, MUX4, MUX5, MUX6, MUX7)는, 제1제어 입력단(cont_in1)으로 입력된 테스트 모드(TEST MPR MODE) 동작 진입신호가 활성화될 때 진입하는 테스트 모드(TEST MPR MODE) 동작에서, 제2입력단(IN2)에 이 대 일로 인가된 정보 선택부(344)에서 출력되는 정보(MPR DATA)의 상위 비트(MPR DATA<0>, MPR DATA<1>, MPR DATA<2>, MPR DATA<3>)와 제3입력단(IN3)에 이 대 일로 인가된 정보 선택부(344)에서 출력되는 정보(MPR DATA)의 하위 비트(MPR DATA<4>, MPR DATA<5>, MPR DATA<6>, MPR DATA<7>)를 제2제어 입력단(cont_in2)으로 인가된 동작제어부(3464)의 출력신호(LSBEN)에 응답하여 선택적으로 출력해준다. 이때에는, 제1입력단(IN1)으로 인가되는 데이터는 출력되지 못하고 무시된다.

여기서, 동작제어부(3464)의 출력신호(LSBEN)는, 테스트 모드(TEST MPR MODE) 동작에서 멀티 저장부(340)에 저장된 데이터를 출력시키기 위한 커맨드(MPR_RD)와 동일한 타이밍에 논리레벨의 천이가 발생하므로, 비트출력조절 부(3462)에서는 멀티 저장부(340)에 저장된 데이터를 출력시키기 위한 커맨드(MPR_RD)가 활성화되는 순간 정보 선택부(344)에서 출력되는 정보(MPR DATA)의 상위 비트(MPR DATA<0>, MPR DATA<1>, MPR DATA<2>, MPR DATA<3>)가 각각 두 개씩 출력되고, 멀티 저장부(340)에 저장된 데이터를 출력시키기 위한 커맨드(MPR_RD)가 비활성화되는 순간 정보 선택부(344)에서 출력되는 정보(MPR DATA)의 하위 비트(MPR DATA<4>, MPR DATA<5>, MPR DATA<6>, MPR DATA<7>)가 출력된다.

예를 들어, 정보 선택부(344)에서 출력되는 정보(MPR DATA)가 '0 0 1 0 1 1 1 0' 이라고 가정하면, 비트출력조절부(3462)에서는 멀티 저장부(340)에 저장된 데이터를 출력시키기 위한 커맨드(MPR_RD)가 활성화되는 순간 '0 0 0 0 1 1 0 0'을 출력하고, 멀티 저장부(340)에 저장된 데이터를 출력시키기 위한 커맨드(MPR_RD)가 비활성화되는 순간 '1 1 1 1 1 1 0 0'을 출력해준다.

따라서, 비트출력조절부(3462)에서 출력되는 정보(RATE MPR DATA)는, 정보 선택부(344)에서 출력되는 정보(MPR DATA)를 각각 두 번씩 반복하여 출력해주는 상태이므로, 정보 선택부(344)에서 출력되는 정보(MPR DATA)에 비해 비트 레이트(bit rate)가 두 배로 줄어든 정보(RATE MPR DATA)가 비트출력조절부(3462)에서 출력된다고 할 수 있으며, 이는, 본 발명의 실시예에 따른 멀티 저장부(342)에서 출력되는 정보(RATE MPR DATA)가 종래기술에 따른 멀티 저장부(142)에서 출력되는 정보(MPR DATA)에 비해 두 배로 줄어든 비트 레이트(bit rate)를 갖는 다는 것을 의미하므로, 본 발명의 실시예에 따른 멀티 저장부(342)에서 테스트 모드(TEST MPR MODE) 동작이 되면 비트 레이트(bit rate)가 줄어든다는 것을 알 수 있다.

참고로, 도면에는 직접적으로 도시되지 않았지만, 멀티 저장부(342)에 저장된 정보가 반도체 메모리 장치 외부로 출력되기 위해서는 멀티 저장부(340)에 저장된 데이터를 출력시키기 위한 커맨드(MPR_RD)가 토글링하여야 한다.

즉, 멀티 저장부(342)에 저장된 정보는 멀티 저장부(340)에 저장된 데이터를 출력시키기 위한 커맨드(MPR_RD)가 활성화되는 것에 응답하여 반도체 메모리 장치 외부로 출력되며, 멀티 저장부(340)에 저장된 데이터를 출력시키기 위한 커맨드(MPR_RD)는 외부클록(clk)에 동기된 상태이다.

따라서, 반도체 메모리 장치가 한 번의 외부클록(clk) 주기마다 두 비트의 데이터를 출력하는 DDR(Double Data Rate) 방식으로 동작하는 경우, 멀티 저장부(340)에 저장된 데이터를 출력시키기 위한 커맨드(MPR_RD)의 활성화구간에서 토글링하는 외부클록(clk)의 상승에지(rising edge) 및 하강에지(falling edge)에 각각 응답하여 멀티 저장부(340)에서 출력되는 정보(RATE MPR DATA)의 각 비트가 반도체 메모리 장치 외부로 출력될 것이다.

이때, 전술한 멀티 저장부(340)의 정보 출력 모드(MPR MODE)에서는 정보 선택부(344)에서 출력되는 정보(MPR DATA)가 그대로 멀티 저장부(340)에서 출력되는 정보(RATE MPR DATA)로서 출력되므로 멀티 저장부(340)에서 출력되는 정보(RATE MPR DATA)의 비트 레이트(bit rate)는 DDR(Double Data Rate)이 된다.

하지만, 전술한 멀티 저장부(340)의 테스트 모드(TEST MPR MODE)에서는 정보 선택부(344)에서 출력되는 정보(MPR DATA)가 각각 두 번씩 반복되어 멀티 저장부(340)에서 출력되는 정보(RATE MPR DATA)로서 출력되므로 멀티 저장부(340)에서 출력되는 정보(RATE MPR DATA)의 비트 레이트(bit rate)는 SDR(Single Data Rate)이 된다.

결론적으로, 본 발명의 실시예에 따른 멀티 저장부(340)에서는, 도 1에 따른 종래기술에 따른 멀티 저장부(140)에서는 찾아볼 수 없었던 비트 레이트 조절부(346)라는 구성요소를 통해 멀티 저장부(340)에서 출력되는 정보의 비트 레이트(bit rate)를 줄여줄 수 있다는 것을 알 수 있다.

도 5는 일반적인 반도체 메모리 장치에서 데이터 출력 대역폭에 변동에 대응하여 글로벌 라인과 데이터 출력패드와의 연결 관계가 변화할 때, 본 발명의 실시예에 따른 멀티 저장부의 정보가 출력되는 경로를 설명하기 위해 도시한 블록다이어그램이다.

도 5를 참조하면, 데이터 출력 대역폭이 X16, X8, X4로 변동하는 것에 따라 일반적인 반도체 메모리 장치에서 글로벌 라인(GIOU<0:7>, GIOL<0:7>)과 데이터 출력패드(UDQ<0:7>, LDQ<0:7>)간에 연결 관계가 변화하게 되는데, 단순한 연결관계에 대한 것은 도 2에 이미 도시되었었으므로 도 5에서는 도시하지 않았다.

이러한 연결 관계일 때, 노말 모드(NORMAL MODE) 동작에서는 각 뱅크(BANK0, BANK1, BANK2, BANK3, BANK4, BANK5, BANK6, BANK7)의 데이터가 모든 글로벌 라인(GIOU<0:7>, GIOL<0:7>)에 실려 있고, 각각의 글로벌 라인(GIOU<0:7>, GIOL<0:7>)은 각각의 데이터 출력패드(UDQ<0:7>, LDQ<0:7>)와 직접적으로 연결되므로, 각각의 데이터 출력패드(UDQ<0:7>, LDQ<0:7>)를 통해 각 뱅크(BANK0, BANK1, BANK2, BANK3, BANK4, BANK5, BANK6, BANK7)의 데이터를 출력하면 된다.

이를 위해서, 데이터 출력 대역폭에 따라 모든 글로벌 라인(GIOU<0:3>, GIOU<4:7>, GIOL<0:3>, GIOL<4:7>)과 하위 제1데이터 출력패드(LDQ<0:3>)가 연결되는 것을 제어하기 위한 제1패드 선택부(500)와, 데이터 출력 대역폭에 따라 상위 제2글로벌 라인(GIOU<4:7>) 및 하위 제2글로벌 라인(GIOL<4:7>)과 하위 제2데이터 출력패드(LDQ<4:7>)가 연결되는 것을 제어하기 위한 제2패드 선택부(520) 및, 데이터 출력 대역폭에 따라 상위 글로벌 라인(GIOU<0:7>)과 상위 데이터 출력패드(UDQ<0:7>)가 연결되는 것을 제어하기 위한 제3패드 선택부(540)가 모두 활성화되어 동작한다.

이렇게, 각각의 글로벌 라인(GIOU<0:7>, GIOL<0:7>)이 각각의 데이터 출력패드(UDQ<0:7>, LDQ<0:7>)와 직접적으로 연결되어 있지만, 정보 출력 모드(MPR MODE) 동작에서 사용되는 멀티 저장부(340)의 정보는 제0 상위 글로벌 라인(GIOU<0>) 및 제0 하위 글로벌 라인(GIOL<0>)에만 실려 있으므로 제0 상위 데이터 출력패드(UDQ<0>) 및 제0 하위 데이터 출력패드(LDQ<0>)를 통해서만 멀티 저장부(340)의 정보가 출력된다.

이때, 멀티 저장부(340)의 정보가 실려있는 예정된 글로벌 라인(GIOU<0>, GIOL<0>)을 제외한 나머지 글로벌 라인(GIOU<1:7>, GIOL<1:7>)에 실린 데이터는 데이터 출력패드(UDQ<1:7>, LDQ<1:7>)로 출력되지 않는데, 이는, 패드선택부(500, 520, 540)에 의해 선택된 패드(UDQ<0:7>, LDQ<0:7>)로 출력될 데이터의 값을 동작모드(NORMAL MODE or MPR MODE)에 따라 선택하기 위한 출력데이터 선택부(560)가 존재하기 때문이다.

즉, 출력데이터 선택부(560)는, 노말 모드(NORMAL MODE) 동작에서는 패드선택부(500, 520, 540)에 의해 선택된 패드(UDQ<0:7>, LDQ<0:7>)로 모든 글로벌 라인(GIOU<0:7>, GIOL<0:7>)에 실린 데이터를 전달할 수 있도록 해주지만, 정보 출력 모드(MPR MODE) 동작에서는 멀티 저장부(340)의 정보가 실려있는 예정된 글로벌 라인(GIOU<0>, GIOL<0>)에 실린 데이터만 선택된 패드(UDQ<0:7>, LDQ<0:7>) 중 예정된 데이터 출력패드(UDQ<0>, LDQ<0>)로 전달해 주고, 나머지 데이터 출력패드(UDQ<1:7>, LDQ<1:7>)에는 강제로 접지전압(VSS)을 공급해준다.

따라서, 정보 출력 모드(MPR MODE) 동작에서는 실질적으로 필요하지 않은 데이터를 출력해주지 않을 수 있다.

즉, 제0 내지 제7 하위 데이터 출력패드(LDQ<0:7>)가 사용되지 않으므로, 제0 상위 글로벌 라인(GIOU<0>) 및 제0 하위 글로벌 라인(GIOL<0>)은 제0 상위 데이터 출력패드(UDQ<0>)와 연결되고, 제1 상위 글로벌 라인(GIOU<1>) 및 제1 하위 글로벌 라인(GIOL<1>)은 제1 상위 데이터 출력패드(UDQ<1>)와 연결되고, 제2 상위 글로벌 라인(GIOU<2>) 및 제2 하위 글로벌 라인(GIOL<2>)은 제2 상위 데이터 출력패드(UDQ<2>)와 연결되고, 제3 상위 글로벌 라인(GIOU<3>) 및 제3 하위 글로벌 라인(GIOL<3>)은 제3 상위 데이터 출력패드(UDQ<3>)와 연결되고, 제4 상위 글로벌 라 인(GIOU<4>) 및 제4 하위 글로벌 라인(GIOL<4>)은 제4 상위 데이터 출력패드(UDQ<4>)와 연결되고, 제5 상위 글로벌 라인(GIOU<5>) 및 제5 하위 글로벌 라인(GIOL<5>)은 제5 상위 데이터 출력패드(UDQ<5>)와 연결되고, 제6 상위 글로벌 라인(GIOU<6>) 및 제6 하위 글로벌 라인(GIOL<6>)은 제6 상위 데이터 출력패드(UDQ<6>)와 연결되며, 제7 상위 글로벌 라인(GIOU<7>) 및 제7 하위 글로벌 라인(GIOL<7>)은 제7 상위 데이터 출력패드(UDQ<7>)와 연결된다.

이러한 연결 관계일 때, 노말 모드(NORMAL MODE) 동작에서는 각 뱅크(BANK0, BANK1, BANK2, BANK3, BANK4, BANK5, BANK6, BANK7)의 데이터가 모든 글로벌 라인(GIOU<0:7>, GIOL<0:7>)에 실려 있고, 모든 글로벌 라인(GIOU<0:7>, GIOL<0:7>)은 상위 글로벌 라인(GIOU<0:7>)과 하위 글로벌 라인(GIOL<0:7>)으로 나뉘어져 상위 데이터 출력패드(UDQ<0:7>)와 중복으로 연결되므로, 상위 데이터 출력패드(UDQ<0:7>)를 통해 각 뱅크(BANK0, BANK1, BANK2, BANK3, BANK4, BANK5, BANK6, BANK7)의 데이터를 출력하면 된다.

이를 위해서, 데이터 출력 대역폭에 따라 모든 글로벌 라인(GIOU<0:3>, GIOU<4:7>, GIOL<0:3>, GIOL<4:7>)과 하위 제1데이터 출력패드(LDQ<0:3>)가 연결되는 것을 제어하기 위한 제1패드 선택부(500)와, 데이터 출력 대역폭에 따라 상위 제2글로벌 라인(GIOU<4:7>) 및 하위 제2글로벌 라인(GIOL<4:7>)과 하위 제2데이터 출력패드(LDQ<4:7>)가 연결되는 것을 제어하기 위한 제2패드 선택부(520)는 활성화되어 동작하지만, 데이터 출력 대역폭에 따라 상위 글로벌 라인(GIOU<0:7>)과 상위 데이터 출력패드(UDQ<0:7>)가 연결되는 것을 제어하기 위한 제3패드 선택부(540)는 비활성화되어 아무런 동작도 하지 않는다.

이렇게, 모든 글로벌 라인(GIOU<0:7>, GIOL<0:7>)이 상위 글로벌 라인(GIOU<0:7>)과 하위 글로벌 라인(GIOL<0:7>)으로 나뉘어져 상위 데이터 출력패드(UDQ<0:7>)와 중복으로 연결되지만, 정보 출력 모드(MPR MODE) 동작에서 사용되는 멀티 저장부(340)의 정보는 제0 상위 글로벌 라인(GIOU<0>) 및 제0 하위 글로벌 라인(GIOL<0>)에만 실려 있으므로 제0 상위 데이터 출력패드(UDQ<0>)를 통해서만 멀티 저장부(340)의 정보가 출력된다.

또한, 멀티 저장부(340)의 정보가 실려있는 예정된 글로벌 라인(GIOU<0>, GIOL<0>)을 제외한 나머지 글로벌 라인(GIOU<1:7>, GIOL<1:7>)에 실린 데이터는 데이터 출력패드(UDQ<1:7>)로 출력되지 않는데, 이는, 패드선택부(500, 520, 540)에 의해 선택된 패드(UDQ<0:7>)로 출력될 데이터의 값을 동작모드(NORMAL MODE or MPR MODE)에 따라 선택하기 위한 출력데이터 선택부(560)가 존재하기 때문이다.

즉, 출력데이터 선택부(560)는, 노말 모드(NORMAL MODE) 동작에서는 패드선택부(500, 520, 540)에 의해 선택된 패드(UDQ<0:7>)로 모든 글로벌 라인(GIOU<0:7>, GIOL<0:7>)에 실린 데이터를 전달할 수 있도록 해주지만, 정보 출력 모드(MPR MODE) 동작에서는 멀티 저장부(340)의 정보가 실려있는 예정된 글로벌 라 인(GIOU<0>, GIOL<0>)에 실린 데이터만 선택된 패드(UDQ<0:7>) 중 예정된 데이터 출력패드(UDQ<0>)로 전달해 주고, 나머지 데이터 출력패드(UDQ<1:7>)에는 강제로 접지전압(VSS)을 공급해준다.

이러한 연결 관계일 때, 상위 제1데이터 출력패드(UDQ<0:3>)만 사용되고, 상 위 제2데이터 출력패드(UDQ<4:7>)와 하위 제1데이터 출력패드(LDQ<0:3>) 및 하위 제2데이터 출력패드(LDQ<4:7>)가 사용되지 않으므로, 노말 모드(NORMAL MODE) 동작에서는 각 뱅크(BANK0, BANK1, BANK2, BANK3, BANK4, BANK5, BANK6, BANK7)의 데이터가 모든 글로벌 라인(GIOU<0:7>, GIOL<0:7>)에 실려 있고, 모든 글로벌 라인(GIOU<0:7>, GIOL<0:7>)은 상위 제1글로벌 라인(GIOU<0:3>)과 상위 제2글로벌 라인(GIOU<4:7>과 하위 제1글로벌 라인(GIOL<0:3>) 및 하위 제2글로벌 라인(GIOL<4:7>)으로 나뉘어져 상위 제1데이터 출력패드(UDQ<0:3>)와 중복으로 연결되므로, 상위 제1데이터 출력패드(UDQ<0:3>)를 통해 각 뱅크(BANK0, BANK1, BANK2, BANK3, BANK4, BANK5, BANK6, BANK7)의 데이터를 출력하면 된다.

이를 위해서, 데이터 출력 대역폭에 따라 모든 글로벌 라인(GIOU<0:3>, GIOU<4:7>, GIOL<0:3>, GIOL<4:7>)과 하위 제1데이터 출력패드(LDQ<0:3>)가 연결되는 것을 제어하기 위한 제1패드 선택부(500)는 활성화되어 동작하지만, 데이터 출력 대역폭에 따라 상위 제2글로벌 라인(GIOU<4:7>) 및 하위 제2글로벌 라인(GIOL<4:7>)과 하위 제2데이터 출력패드(LDQ<4:7>)가 연결되는 것을 제어하기 위한 제2패드 선택부(520)와 데이터 출력 대역폭에 따라 상위 글로벌 라인(GIOU<0:7>)과 상위 데이터 출력패드(UDQ<0:7>)가 연결되는 것을 제어하기 위한 제3패드 선택부(540)는 비활성화되어 아무런 동작도 하지 않는다.

이렇게, 모든 글로벌 라인(GIOU<0:7>, GIOL<0:7>)은 상위 제1글로벌 라인(GIOU<0:3>)과 상위 제2글로벌 라인(GIOU<4:7>과 하위 제1글로벌 라인(GIOL<0:3>) 및 하위 제2글로벌 라인(GIOL<4:7>)으로 나뉘어져 상위 제1데이터 출력패드(UDQ<0:3>)와 중복으로 연결되지만, 정보 출력 모드(MPR MODE) 동작에서 사용되는 멀티 저장부(340)의 정보는 제0 상위 글로벌 라인(GIOU<0>) 및 제0 하위 글로벌 라인(GIOL<0>)에만 실려 있으므로 제0 상위 데이터 출력패드(UDQ<0>)를 통해서만 멀티 저장부(340)의 정보가 출력된다.

또한, 멀티 저장부(340)의 정보가 실려있는 예정된 글로벌 라인(GIOU<0>, GIOL<0>)을 제외한 나머지 글로벌 라인(GIOU<1:7>, GIOL<1:7>)에 실린 데이터는 데이터 출력패드(UDQ<1:3>)로 출력되지 않는데, 이는, 패드선택부(500, 520, 540)에 의해 선택된 패드(UDQ<0:3>)로 출력될 데이터의 값을 동작모드(NORMAL MODE or MPR MODE)에 따라 선택하기 위한 출력데이터 선택부(560)가 존재하기 때문이다.

즉, 출력데이터 선택부(560)는, 노말 모드(NORMAL MODE) 동작에서는 패드선택부(500, 520, 540)에 의해 선택된 패드(UDQ<0:3>)로 모든 글로벌 라인(GIOU<0:7>, GIOL<0:7>)에 실린 데이터를 전달할 수 있도록 해주지만, 정보 출력 모드(MPR MODE) 동작에서는 멀티 저장부(340)의 정보가 실려있는 예정된 글로벌 라인(GIOU<0>, GIOL<0>)에 실린 데이터만 선택된 패드(UDQ<0:3>) 중 예정된 데이터 출력패드(UDQ<0>)로 전달해 주고, 나머지 데이터 출력패드(UDQ<1:3>)에는 강제로 접지전압(VSS)을 공급해준다.

이상에서 살펴본 바와 같이 본 발명의 실시예를 적용하면, 멀티 저장부(MPR)의 정보를 출력할 때, 테스트 모드(TEST MPR MODE) 동작에서 출력되는 정보의 비트 레이트(bit rate)를 줄여주고, 정보 출력 모드(MPR MODE) 동작에서는 출력되는 정보의 비트 레이트(bit rate)를 그대로 유지함으로써, 반도체 메모리 장치를 테스트 할 때 반도체 메모리 장치의 동작속도와 테스트 장비의 동작속도가 다른 경우에도 정확하게 테스트를 수행할 수 있도록 하고, 반도체 메모리 장치를 테스트 하지 않는 경우에도 정상적인 동작이 가능하도록 하였다.

이로 인해, 반도체 메모리 장치를 양산하는 과정에서 테스트 오류로 인해 발생하는 추가적인 비용이나 시간을 줄여줄 수 있다.

또한, 반도체 메모리 장치에 구비된 멀티 저장부(MPR)의 정보를 출력할 때, 멀티 저장부(MPR)의 정보가 출력되는 예정된 데이터 출력패드를 제외한 나머지 데이터 출력패드로는 설정된 논리레벨을 갖는 신호가 출력되도록 함으로써 불필요한 전류가 소모되는 것을 방지할 수 있다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.

예컨대, 전술한 실시예에서 비트 레이트(bit rate)가 DDR(Double Data Rate)에서 SDR(Single Data Rate)로 줄어드는 것을 설명하였는데, 이는, 설명의 편의를 위한 것일 뿐, 본 발명에는 더 큰 비트 레이트(bit rate)를 갖는 상태에서 비트 레이트(bit rate)를 줄이는 경우도 포함된다.

또한, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.

도 1은 일반적인 반도체 메모리 장치에서 멀티 저장부(140)의 동작을 도시한 블록 다이어그램.

도 2는 일반적인 반도체 메모리 장치에서 데이터 출력 대역폭에 변동에 대응하여 글로벌 라인과 데이터 출력패드와의 연결 관계가 변화할 때, 종래기술에 따른 멀티 저장부(140)의 정보가 출력되는 경로를 설명하기 위해 도시한 블록다이어그램.

도 3은 본 발명의 실시예에 따른 반도체 메모리 장치에서 멀티 저장부(MPR)의 동작을 도시한 블록 다이어그램.

도 4는 도 3에 도시된 본 발명의 실시예에 따른 멀티 저장부(MPR)의 구성요소 중 비트 레이트 조절부를 상세히 도시한 회로도.

도 5는 일반적인 반도체 메모리 장치에서 데이터 출력 대역폭에 변동에 대응하여 글로벌 라인과 데이터 출력패드와의 연결 관계가 변화할 때, 본 발명의 실시예에 따른 멀티 저장부의 정보가 출력되는 경로를 설명하기 위해 도시한 블록다이어그램.

*도면의 주요부분에 대한 부호의 설명

100 : 코어 영역 120 : 데이터 출력패스

140, 340 : 멀티 저장부 142, 342 : 다수의 저장부

144, 344 : 정보 선택부 346 : 비트 레이트 조절부

330 : 접속 선택부 200, 500 : 제1패드 선택부

220, 520 : 제2패드 선택부 240, 540 : 제3패드 선택부

560 : 출력데이터 선택부

Claims

다수의 뱅크;

내부에서 사용되는 다수의 정보 - 각각 다수의 비트로 이루어짐 - 를 각각 입력받아 독립적으로 저장하고, 테스트 모드에서 저장된 정보의 비트 레이트(bit rate)를 줄여서 출력하기 위한 멀티 저장수단; 및

동작모드에 대응하여 상기 멀티 저장수단의 출력단 및 각 뱅크의 출력단을 선택적으로 다수의 글로벌 라인과 접속시키기 위한 접속선택수단

을 구비하는 반도체 메모리 장치.
제1항에 있어서,

다수의 데이터 출력패드;

다수의 데이터 출력패드 중 데이터 출력 대역폭에 대응하여 선택되는 패드를 통해서만 데이터를 출력시키기 위한 패드선택수단; 및

상기 패드선택수단에 의해 선택된 패드로 출력될 데이터의 값을 상기 동작모드에 따라 선택하기 위한 출력데이터 선택수단을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제2항에 있어서,

상기 접속선택수단은,

노말 모드(NORMAL MODE) 동작에서 다수의 글로벌 라인과 각 뱅크의 출력단을 접속시키는 것을 특징으로 하는 반도체 메모리 장치.
제3항에 있어서,

상기 출력데이터 선택수단은,

노말 모드(NORMAL MODE) 동작에서 상기 패드선택수단에 의해 선택된 패드를 통해 다수의 글로벌 라인에 실린 데이터를 예정된 패턴으로 외부로 출력하는 것을 특징으로 하는 반도체 메모리 장치.
제2항에 있어서,

상기 접속선택수단은,

정보 출력 모드(MPR MODE) 동작에서 다수의 글로벌 라인 중 예정된 글로벌 라인과 상기 멀티 저장수단의 출력단을 접속시키는 것을 특징으로 하는 반도체 메모리 장치.
제5항에 있어서,

상기 출력데이터 선택수단은,

정보 출력 모드(MPR MODE) 동작에서 상기 패드선택수단에 의해 선택된 패드 중 예정된 패드를 통해 상기 예정된 글로벌 라인에 실린 데이터를 외부로 출력하는 것을 특징으로 하는 반도체 메모리 장치.
제6항에 있어서,

상기 출력데이터 선택수단은,

정보 출력 모드(MPR MODE) 동작에서 상기 패드선택수단에 의해 선택된 패드 중 상기 예정된 패드를 제외한 나머지 패드로는 설정된 논리레벨로 고정된 신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치.
제1항에 있어서,

상기 멀티 저장수단은,

상기 다수의 정보를 각각 저장하기 위한 다수의 저장부;

다수의 저장부 중 어느 하나의 저장부에 저장된 정보를 출력하기 위한 정보선택부; 및

테스트 모드 동작일 때 상기 정보선택부에서 출력되는 정보의 비트 레이트를 줄여서 출력하고, 정보 출력 모드(MPR MODE) 동작일 때 상기 정보선택부에서 출력되는 정보의 비트 레이트를 줄이지 않고 그대로 출력하기 위한 비트 레이트 조절부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제8항에 있어서,

상기 비트 레이트 조절부는,

테스트 모드 동작에서 상기 정보 선택부에서 출력되는 정보의 각 비트를 예정된 횟수씩 연속으로 반복하여 출력하고, 정보 출력 모드(MPR MODE) 동작에서 상기 정보 선택부에서 출력되는 정보의 각 비트를 그대로 출력하기 위한 비트출력조절부; 및

테스트 모드 동작에서 상기 비트출력조절부의 동작을 제어하기 위한 동작제어부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제9항에 있어서,

상기 비트출력조절부는,

상기 정보 선택부에서 출력되는 정보의 비트 수에 대응하는 개수의 멀티플랙서를 구비하며,

각각의 멀티플랙서는,

정보 출력 모드(MPR MODE) 동작에서 제1입력단으로 인가되는 데이터를 출력하고, 테스트 모드 동작에서 상기 동작제어부의 출력신호에 응답하여 제2입력단으로 인가되는 데이터와 제3입력단으로 인가되는 데이터를 선택적으로 출력하는 것을 특징으로 하는 반도체 메모리 장치.
제8항에 있어서,

상기 정보 선택부는,

메모리 레지스터 셋(MRS)에 정의된 선택정보에 응답하여 동작하는 것을 특징으로 하는 반도체 메모리 장치.
제1항에 있어서,

상기 다수의 정보는,

온도 정보 출력장치(ODTS)로부터 입력받은 내부 온도에 대한 정보를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
제1항에 있어서,

상기 다수의 정보는,

각 비트가 예정된 값으로 설정된 정보(pre-defined)를 포함하는 것을 특징으로 하는 반도체 메모리 장치.