JP2001176268A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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Abstract
(57)【要約】
【課題】 アドレス信号を時分割して入力する半導体記
憶装置において、メモリのアクセス速度を高速化する。 【解決手段】 行方向のメモリセルのアクセスを実行し
ている期間、即ち、行アドレスセレクタ１０４で先に入
力される行アドレス信号ＲＡ０〜ＲＡｊを選択し、行プ
リデコーダ１０６でプリデコードし、行デコーダ１１０
でデコードして、行方向のメモリセルを選択している過
程において、これと並行して、ラッチ回路１０３は後に
入力される列アドレス信号ＣＡ０をラッチし、この列ア
ドレス信号ＣＡ０を列アドレスカウンタ１０５がロード
し、列プリデコーダ１０７がプリデコードする。従っ
て、最初の行アドレスを入力した時点からデータが出力
されるまでの期間が短縮されて、メモリのアクセス速度
が高速化する。
憶装置において、メモリのアクセス速度を高速化する。 【解決手段】 行方向のメモリセルのアクセスを実行し
ている期間、即ち、行アドレスセレクタ１０４で先に入
力される行アドレス信号ＲＡ０〜ＲＡｊを選択し、行プ
リデコーダ１０６でプリデコードし、行デコーダ１１０
でデコードして、行方向のメモリセルを選択している過
程において、これと並行して、ラッチ回路１０３は後に
入力される列アドレス信号ＣＡ０をラッチし、この列ア
ドレス信号ＣＡ０を列アドレスカウンタ１０５がロード
し、列プリデコーダ１０７がプリデコードする。従っ
て、最初の行アドレスを入力した時点からデータが出力
されるまでの期間が短縮されて、メモリのアクセス速度
が高速化する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、特に、クロック信号同期型ダイナミックＲＡＭを用
いた記憶装置等において、アドレス信号を時分割して入
力するものに関する。
し、特に、クロック信号同期型ダイナミックＲＡＭを用
いた記憶装置等において、アドレス信号を時分割して入
力するものに関する。
【０００２】
【従来の技術】図６は、従来の半導体記憶装置の構成の
一例として、シンクロナスＤＲＡＭを用いた半導体記憶
装置を示す。また、図７は、図６に示す従来の半導体記
憶装置におけるアドレスデコード処理のタイミングチャ
ートの一例を示す。
一例として、シンクロナスＤＲＡＭを用いた半導体記憶
装置を示す。また、図７は、図６に示す従来の半導体記
憶装置におけるアドレスデコード処理のタイミングチャ
ートの一例を示す。
【０００３】図６において、Ａ０〜Ａｉはアドレス信
号、ＣＬＫはクロック信号、ＣＭＤは制御信号である。
３０１は、時分割されたアドレス信号Ａ０〜Ａｉ、クロ
ック信号ＣＬＫ及び制御信号ＣＭＤを入力して、データ
信号Ｄ０〜Ｄｎを入出力する半導体記憶装置である。
号、ＣＬＫはクロック信号、ＣＭＤは制御信号である。
３０１は、時分割されたアドレス信号Ａ０〜Ａｉ、クロ
ック信号ＣＬＫ及び制御信号ＣＭＤを入力して、データ
信号Ｄ０〜Ｄｎを入出力する半導体記憶装置である。
【０００４】前記半導体記憶装置３０１において、３０
２は制御回路であって、クロック信号ＣＬＫ及び制御信
号ＣＭＤを入力して、内部クロック信号ＣＬＫａ、ＣＬ
Ｋｂと、行アドレスロード信号ＡＣＴ及び列アドレスロ
ード信号ＬＯＡＤを出力する。内部クロック信号ＣＬＫ
ａは、クロック信号ＣＬＫに同期して出力され、内部ク
ロック信号ＣＬＫｂは、メモリセルへアクセスする回数
だけクロック信号ＣＬＫに同期して出力される。３０３
はラッチ回路であって、アドレス信号Ａ０〜Ａｉ及び内
部クロック信号ＣＬＫａを入力し、アドレスラッチ信号
ＩＡ０〜ＩＡｉを出力する。３０４は行アドレスセレク
タであって、アドレスラッチ信号ＩＡ０〜ＩＡｉ及びア
ドレスロード信号ＡＣＴを入力し、行アドレス信号ＲＡ
０〜ＲＡｊを出力する。３０５は列アドレスカウンタで
あって、アドレスラッチ信号ＩＡ０〜ＩＡｉ及びアドレ
スロード信号ＬＯＡＤを入力し、列アドレス信号ＣＡ０
〜ＣＡｋを出力する。３０６は行プリデコーダであっ
て、行アドレス信号ＲＡ０〜ＲＡｊを入力して、行アド
レスのプリデコード信号ＰＸ０〜ＰＸｌを出力する。３
０７は列プリデコーダであって、列アドレス信号ＣＡ０
〜ＣＡｋを入力して、列アドレスのプリデコード信号Ｐ
Ｙ０〜ＰＹｍを出力する。
２は制御回路であって、クロック信号ＣＬＫ及び制御信
号ＣＭＤを入力して、内部クロック信号ＣＬＫａ、ＣＬ
Ｋｂと、行アドレスロード信号ＡＣＴ及び列アドレスロ
ード信号ＬＯＡＤを出力する。内部クロック信号ＣＬＫ
ａは、クロック信号ＣＬＫに同期して出力され、内部ク
ロック信号ＣＬＫｂは、メモリセルへアクセスする回数
だけクロック信号ＣＬＫに同期して出力される。３０３
はラッチ回路であって、アドレス信号Ａ０〜Ａｉ及び内
部クロック信号ＣＬＫａを入力し、アドレスラッチ信号
ＩＡ０〜ＩＡｉを出力する。３０４は行アドレスセレク
タであって、アドレスラッチ信号ＩＡ０〜ＩＡｉ及びア
ドレスロード信号ＡＣＴを入力し、行アドレス信号ＲＡ
０〜ＲＡｊを出力する。３０５は列アドレスカウンタで
あって、アドレスラッチ信号ＩＡ０〜ＩＡｉ及びアドレ
スロード信号ＬＯＡＤを入力し、列アドレス信号ＣＡ０
〜ＣＡｋを出力する。３０６は行プリデコーダであっ
て、行アドレス信号ＲＡ０〜ＲＡｊを入力して、行アド
レスのプリデコード信号ＰＸ０〜ＰＸｌを出力する。３
０７は列プリデコーダであって、列アドレス信号ＣＡ０
〜ＣＡｋを入力して、列アドレスのプリデコード信号Ｐ
Ｙ０〜ＰＹｍを出力する。
【０００５】また、半導体記憶装置３０１において、３
０８はメモリセルアレイ、３０９は行デコーダであっ
て、行アドレスのプリデコード信号ＰＸ０〜ＰＸｌを入
力して、メモリセルアレイ３０８の行方向のメモリセル
選択を行う。３１０は列デコーダであって、列アドレス
のプリデコード信号ＰＹ０〜ＰＹｍを入力して、メモリ
セルアレイの列方向のメモリセル選択を行う。３１１は
入出力データバッファであって、前記行デコーダ３０９
と列デコーダ３１０とにより選択されたメモリセルにデ
ータを入出力し、外部クロック信号と同期してデータ信
号Ｄ０〜Ｄｎを入出力する。
０８はメモリセルアレイ、３０９は行デコーダであっ
て、行アドレスのプリデコード信号ＰＸ０〜ＰＸｌを入
力して、メモリセルアレイ３０８の行方向のメモリセル
選択を行う。３１０は列デコーダであって、列アドレス
のプリデコード信号ＰＹ０〜ＰＹｍを入力して、メモリ
セルアレイの列方向のメモリセル選択を行う。３１１は
入出力データバッファであって、前記行デコーダ３０９
と列デコーダ３１０とにより選択されたメモリセルにデ
ータを入出力し、外部クロック信号と同期してデータ信
号Ｄ０〜Ｄｎを入出力する。
【０００６】以上のように構成された従来の半導体記憶
装置において、以下、その動作の一例を図７を参照しな
がら説明する。
装置において、以下、その動作の一例を図７を参照しな
がら説明する。
【０００７】図７（ａ）に示すように、クロック信号Ｃ
ＬＫは同一周期で連続して供給され、内部クロック信号
ＣＬＫａは図７（ｄ）に示すように、クロック信号ＣＬ
Ｋに同期して供給される。
ＬＫは同一周期で連続して供給され、内部クロック信号
ＣＬＫａは図７（ｄ）に示すように、クロック信号ＣＬ
Ｋに同期して供給される。
【０００８】図７（ｂ）及び（ｃ）に示すように、半導
体記憶装置３０１には、メモリセルアレイ３０８の中の
メモリセルを指定するアドレスのうち、先ず、上位アド
レスに基く行アドレスＲＡｘと、行方向のメモリセル選
択実行命令であるＡＣＴＩＶＥとが入力される。続い
て、メモリセルアレイ３０８の中のメモリセルを指定す
るアドレスのうち、下位アドレスに基く列アドレスＣＡ
ｘと、列方向のメモリセル選択及びデータ出力を行う命
令ＲＥＡＤとが入力される。行アドレスと列アドレスと
が時分割して入力されるのは、入力端子を同一にして、
端子数を少なくするためである。
体記憶装置３０１には、メモリセルアレイ３０８の中の
メモリセルを指定するアドレスのうち、先ず、上位アド
レスに基く行アドレスＲＡｘと、行方向のメモリセル選
択実行命令であるＡＣＴＩＶＥとが入力される。続い
て、メモリセルアレイ３０８の中のメモリセルを指定す
るアドレスのうち、下位アドレスに基く列アドレスＣＡ
ｘと、列方向のメモリセル選択及びデータ出力を行う命
令ＲＥＡＤとが入力される。行アドレスと列アドレスと
が時分割して入力されるのは、入力端子を同一にして、
端子数を少なくするためである。
【０００９】先ず、図７（ｅ）に示すように、ラッチ回
路３０３は、内部クロック信号ＣＬＫａに同期して行ア
ドレスＲＡｘをラッチする。更に、図７（ｆ）に示すよ
うに、制御回路３０２は、行方向のメモリセル選択実行
命令であるＡＣＴＩＶＥに基いて行アドレスロード信号
ＡＣＴを発生し、行アドレスセレクタ２０４が行アドレ
スＲＡｘをロードする。この行アドレスＲＡｘに基い
て、行プリデコーダ３０６と行デコーダ３０９が、図７
（ｈ）及び（ｉ）に示すように、メモリセルアレイ３０
８の行方向のメモリセル選択を行う。
路３０３は、内部クロック信号ＣＬＫａに同期して行ア
ドレスＲＡｘをラッチする。更に、図７（ｆ）に示すよ
うに、制御回路３０２は、行方向のメモリセル選択実行
命令であるＡＣＴＩＶＥに基いて行アドレスロード信号
ＡＣＴを発生し、行アドレスセレクタ２０４が行アドレ
スＲＡｘをロードする。この行アドレスＲＡｘに基い
て、行プリデコーダ３０６と行デコーダ３０９が、図７
（ｈ）及び（ｉ）に示すように、メモリセルアレイ３０
８の行方向のメモリセル選択を行う。
【００１０】図７（ｅ）に示すように、行アドレスＲＡ
ｘのラッチ及び行アドレスＲＡｘのロードから、行方向
のメモリセル選択まで、クロック信号ＣＬＫの２クロッ
ク信号の期間が必要であり、この期間にシンクロナスＤ
ＲＡＭに、次の列アドレスＣＡｘを入力することはでき
ない。
ｘのラッチ及び行アドレスＲＡｘのロードから、行方向
のメモリセル選択まで、クロック信号ＣＬＫの２クロッ
ク信号の期間が必要であり、この期間にシンクロナスＤ
ＲＡＭに、次の列アドレスＣＡｘを入力することはでき
ない。
【００１１】行方向のメモリセル選択後、続いて、ラッ
チ回路３０３は、図７（ｅ）に示すように、内部クロッ
ク信号ＣＬＫａに同期して列アドレスＣＡｘをラッチす
る。更に、図７（ｊ）に示すように、制御回路３０３
は、列方向のメモリセル選択及びデータ出力を行う命令
ＲＥＡＤに基いて列アドレスロード信号ＬＯＡＤを発生
し、列アドレスカウンタ３０５が列アドレスＣＡｘをロ
ードする。図７（ｌ）に示すように、列アドレス信号Ｃ
Ａ０〜ＣＡｋは、列アドレスＣＡｘを示す値で確定す
る。
チ回路３０３は、図７（ｅ）に示すように、内部クロッ
ク信号ＣＬＫａに同期して列アドレスＣＡｘをラッチす
る。更に、図７（ｊ）に示すように、制御回路３０３
は、列方向のメモリセル選択及びデータ出力を行う命令
ＲＥＡＤに基いて列アドレスロード信号ＬＯＡＤを発生
し、列アドレスカウンタ３０５が列アドレスＣＡｘをロ
ードする。図７（ｌ）に示すように、列アドレス信号Ｃ
Ａ０〜ＣＡｋは、列アドレスＣＡｘを示す値で確定す
る。
【００１２】図７に示す動作の一例において、列アドレ
スカウンタ３０５に入力するクロック信号ＣＬＫｂは、
図７（ｋ）に示すように、内部クロック信号ＣＬＫａに
同期して、読み出すデータ長（４ビット）をアクセスす
るために４回のクロック信号ＣＬＫｂを供給する。図７
（ｌ）に示すように、列アドレスカウンタ３０５は、ク
ロック信号ＣＬＫｂに同期して列アドレスＣＡｘをカウ
ントアップし、列アドレス信号ＣＡ０〜ＣＡｋは、クロ
ック信号ＣＬＫｂの１クロック毎に各々、ＣＡｘ、ＣＡ
ｘ＋１、ＣＡｘ＋２、ＣＡｘ＋３のアドレスを示す信号
を出力する。
スカウンタ３０５に入力するクロック信号ＣＬＫｂは、
図７（ｋ）に示すように、内部クロック信号ＣＬＫａに
同期して、読み出すデータ長（４ビット）をアクセスす
るために４回のクロック信号ＣＬＫｂを供給する。図７
（ｌ）に示すように、列アドレスカウンタ３０５は、ク
ロック信号ＣＬＫｂに同期して列アドレスＣＡｘをカウ
ントアップし、列アドレス信号ＣＡ０〜ＣＡｋは、クロ
ック信号ＣＬＫｂの１クロック毎に各々、ＣＡｘ、ＣＡ
ｘ＋１、ＣＡｘ＋２、ＣＡｘ＋３のアドレスを示す信号
を出力する。
【００１３】次に、図７（ｍ）に示すように、列プリデ
コーダ３０７が、列アドレスＣＡｘ、ＣＡｘ＋１、ＣＡ
ｘ＋２、ＣＡｘ＋３を順次デコードして、プリデコード
信号ＰＹｘ、ＰＹｘ＋１、ＰＹｘ＋２、ＰＹｘ＋３を順
次出力して、列デコーダ３１０が列デコーダメモリセル
アレイ３０８の列方向のメモリセル選択を行う。続い
て、行方向及び列方向のメモリセル選択により特定され
たメモリセルからデータが読み出される。入出力データ
バッファ３１１は、図７（ｎ）に示すように、データ信
号Ｄｘ、Ｄｘ＋１、Ｄｘ＋２、Ｄｘ＋３を出力する。
コーダ３０７が、列アドレスＣＡｘ、ＣＡｘ＋１、ＣＡ
ｘ＋２、ＣＡｘ＋３を順次デコードして、プリデコード
信号ＰＹｘ、ＰＹｘ＋１、ＰＹｘ＋２、ＰＹｘ＋３を順
次出力して、列デコーダ３１０が列デコーダメモリセル
アレイ３０８の列方向のメモリセル選択を行う。続い
て、行方向及び列方向のメモリセル選択により特定され
たメモリセルからデータが読み出される。入出力データ
バッファ３１１は、図７（ｎ）に示すように、データ信
号Ｄｘ、Ｄｘ＋１、Ｄｘ＋２、Ｄｘ＋３を出力する。
【００１４】
【発明が解決しようとする課題】しかしながら、前記従
来の半導体記憶装置であるシンクロナスＤＲＡＭの構成
では、中央制御装置から半導体記憶装置３０１に入力さ
れるアドレスＡo 〜Ａiを、行アドレスと列アドレスと
に時分割して入力しており、最初に行アドレスを入力し
て行方向のメモリセルを選択し、その後に、次の列アド
レスを入力している。このため、図７に示すように、最
初の行アドレスを入力した時点からデータが出力するま
での期間ｔＲＡＣが大きくなり、その結果、メモリのア
クセス速度が低下という問題点がある。
来の半導体記憶装置であるシンクロナスＤＲＡＭの構成
では、中央制御装置から半導体記憶装置３０１に入力さ
れるアドレスＡo 〜Ａiを、行アドレスと列アドレスと
に時分割して入力しており、最初に行アドレスを入力し
て行方向のメモリセルを選択し、その後に、次の列アド
レスを入力している。このため、図７に示すように、最
初の行アドレスを入力した時点からデータが出力するま
での期間ｔＲＡＣが大きくなり、その結果、メモリのア
クセス速度が低下という問題点がある。
【００１５】本発明はかかる点に鑑み、その目的は、時
分割で後に入力されるアドレスのデコード信号の生成を
高速化し、メモリへのアクセスを高速化する半導体記憶
装置を提供することにある。
分割で後に入力されるアドレスのデコード信号の生成を
高速化し、メモリへのアクセスを高速化する半導体記憶
装置を提供することにある。
【００１６】
【課題を解決するための手段】前記問題点を解決するた
めに、本発明では、アドレス信号を時分割して入力する
半導体記憶装置において、後に入力されるアドレス信号
によるデコード処理を、先に入力されるアドレス信号に
よるデコード処理と並列して行うことにより、メモリへ
のアクセスを高速化する。
めに、本発明では、アドレス信号を時分割して入力する
半導体記憶装置において、後に入力されるアドレス信号
によるデコード処理を、先に入力されるアドレス信号に
よるデコード処理と並列して行うことにより、メモリへ
のアクセスを高速化する。
【００１７】具体的に、請求項１記載の発明の半導体記
憶装置は、複数のメモリセルを有するメモリセルアレイ
と、第１のアドレス信号と第２のアドレス信号とを時分
割して入力する入力手段と、前記入力手段から前記第１
のアドレス信号を受けて、前記メモリセルアレイの行方
向のメモリセルの選択を行う行方向選択手段と、前記行
方向選択手段によるメモリセルアレイの行方向のメモリ
セルの選択中に、前記入力手段から前記第２のアドレス
信号を受けて、前記メモリセルアレイの列方向のメモリ
セルの選択を開始する列方向選択手段とを備えたことを
特徴とする。
憶装置は、複数のメモリセルを有するメモリセルアレイ
と、第１のアドレス信号と第２のアドレス信号とを時分
割して入力する入力手段と、前記入力手段から前記第１
のアドレス信号を受けて、前記メモリセルアレイの行方
向のメモリセルの選択を行う行方向選択手段と、前記行
方向選択手段によるメモリセルアレイの行方向のメモリ
セルの選択中に、前記入力手段から前記第２のアドレス
信号を受けて、前記メモリセルアレイの列方向のメモリ
セルの選択を開始する列方向選択手段とを備えたことを
特徴とする。
【００１８】また、請求項２記載の発明は、前記請求項
１記載の半導体記憶装置において、前記列方向選択手段
は、前記第２のアドレス信号をプリデコードするプリデ
コード手段と、前記プリデコード手段の出力を入力し
て、前記第２のアドレス信号をデコードするデコード手
段とを有し、前記プリデコード手段は、前記行方向選択
手段によるメモリセルアレイの行方向のメモリセルの選
択中に、前記第２のアドレス信号をプリデコードするこ
とを特徴とする。
１記載の半導体記憶装置において、前記列方向選択手段
は、前記第２のアドレス信号をプリデコードするプリデ
コード手段と、前記プリデコード手段の出力を入力し
て、前記第２のアドレス信号をデコードするデコード手
段とを有し、前記プリデコード手段は、前記行方向選択
手段によるメモリセルアレイの行方向のメモリセルの選
択中に、前記第２のアドレス信号をプリデコードするこ
とを特徴とする。
【００１９】更に、請求項３記載の発明は、前記請求項
２記載の半導体記憶装置において、前記プリデコード手
段は、前記第２のアドレス信号を入力してプリデコード
するプリデコーダと、前記プリデコーダから出力される
プリデコード信号を入力して保持するフリップフロップ
回路とを備えたことを特徴とする。
２記載の半導体記憶装置において、前記プリデコード手
段は、前記第２のアドレス信号を入力してプリデコード
するプリデコーダと、前記プリデコーダから出力される
プリデコード信号を入力して保持するフリップフロップ
回路とを備えたことを特徴とする。
【００２０】請求項４記載の発明は、前記請求項２記載
の半導体記憶装置において、前記プリデコード手段は、
前記第２のアドレス信号のうち所定の下位ビットをプリ
デコードして下位プリデコード信号を出力する下位プリ
デコーダと、前記第２のアドレス信号のうち前記所定の
下位ビットを除くビットをプリデコードして上位プリデ
コード信号を出力する上位プリデコーダと、前記下位プ
リデコーダから出力される下位プリデコード信号を保持
するシフトレジスタと、前記上位プリデコーダから出力
される上位プリデコード信号を保持するフリップフロッ
プ回路とを備えたことを特徴とする。
の半導体記憶装置において、前記プリデコード手段は、
前記第２のアドレス信号のうち所定の下位ビットをプリ
デコードして下位プリデコード信号を出力する下位プリ
デコーダと、前記第２のアドレス信号のうち前記所定の
下位ビットを除くビットをプリデコードして上位プリデ
コード信号を出力する上位プリデコーダと、前記下位プ
リデコーダから出力される下位プリデコード信号を保持
するシフトレジスタと、前記上位プリデコーダから出力
される上位プリデコード信号を保持するフリップフロッ
プ回路とを備えたことを特徴とする。
【００２１】以上により、請求項１ないし請求項４記載
の発明の半導体記憶装置では、第１のアドレス（例えば
行アドレス）に基づくメモリセルのアクセスを実行して
いる期間に、並行して、第２のアドレス（例えば列アド
レス）を入力して、この第２のアドレスに基づくメモリ
セルのアクセスが開始される。従って、例えば、第１の
アドレスに基づくメモリセルのアクセスの完了時には、
第２のアドレスのプリデコードを終了させることができ
る。その結果、第１のアドレスの入力時点からデータが
出力するまでの期間が短縮されて、メモリアクセスが高
速化する。
の発明の半導体記憶装置では、第１のアドレス（例えば
行アドレス）に基づくメモリセルのアクセスを実行して
いる期間に、並行して、第２のアドレス（例えば列アド
レス）を入力して、この第２のアドレスに基づくメモリ
セルのアクセスが開始される。従って、例えば、第１の
アドレスに基づくメモリセルのアクセスの完了時には、
第２のアドレスのプリデコードを終了させることができ
る。その結果、第１のアドレスの入力時点からデータが
出力するまでの期間が短縮されて、メモリアクセスが高
速化する。
【００２２】特に、請求項４記載の発明の半導体記憶装
置では、アドレスカウンタに代えて、シフトレジスタに
よって第２のアドレスの下位ビットのプリデコード信号
が出力される。従って、回路規模が小さくなる。
置では、アドレスカウンタに代えて、シフトレジスタに
よって第２のアドレスの下位ビットのプリデコード信号
が出力される。従って、回路規模が小さくなる。
【００２３】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら説明する。
て、図面を参照しながら説明する。
【００２４】（第１の実施の形態）図１は、本発明の第
１の実施の形態における半導体記憶装置の回路構成の一
例を示す。図２は、図１に示した本実施の形態の半導体
記憶装置の動作タイミングチャートを示す。
１の実施の形態における半導体記憶装置の回路構成の一
例を示す。図２は、図１に示した本実施の形態の半導体
記憶装置の動作タイミングチャートを示す。
【００２５】図１において、Ａ０〜Ａｉはアドレス信
号、ＣＬＫはクロック信号、ＣＭＤは制御信号、１０１
は半導体記憶装置であって、時分割されたアドレス信号
Ａ０〜Ａｉ、クロック信号ＣＬＫ及び制御信号ＣＭＤを
入力して、データ信号Ｄ０〜Ｄｎを入出力する。
号、ＣＬＫはクロック信号、ＣＭＤは制御信号、１０１
は半導体記憶装置であって、時分割されたアドレス信号
Ａ０〜Ａｉ、クロック信号ＣＬＫ及び制御信号ＣＭＤを
入力して、データ信号Ｄ０〜Ｄｎを入出力する。
【００２６】前記半導体記憶装置１０１において、１０
２は制御回路であって、クロック信号ＣＬＫ及び制御信
号ＣＭＤを入力して、内部クロック信号ＣＬＫａ、ＣＬ
Ｋｂ、ＣＬＫｃ、行アドレスロード信号ＡＣＴ、及び列
アドレスロード信号ＬＯＡＤを出力する。前記内部クロ
ック信号ＣＬＫａはクロック信号ＣＬＫに同期して出力
され、内部クロック信号ＣＬＫｂ、ＣＬＫｃは、メモリ
セルへアクセスする回数だけクロック信号ＣＬＫに同期
して出力される。
２は制御回路であって、クロック信号ＣＬＫ及び制御信
号ＣＭＤを入力して、内部クロック信号ＣＬＫａ、ＣＬ
Ｋｂ、ＣＬＫｃ、行アドレスロード信号ＡＣＴ、及び列
アドレスロード信号ＬＯＡＤを出力する。前記内部クロ
ック信号ＣＬＫａはクロック信号ＣＬＫに同期して出力
され、内部クロック信号ＣＬＫｂ、ＣＬＫｃは、メモリ
セルへアクセスする回数だけクロック信号ＣＬＫに同期
して出力される。
【００２７】また、１０３はラッチ回路（入力手段）で
あって、アドレス信号Ａ０〜Ａｉ及び内部クロック信号
ＣＬＫａを入力して、アドレスラッチ信号ＩＡ０〜ＩＡ
ｉを出力する。１０４は行アドレスセレクタであって、
アドレスラッチ信号ＩＡ０〜ＩＡｉ及び行アドレスロー
ド信号ＡＣＴを入力して、行アドレス信号ＲＡ０〜ＲＡ
ｊを出力する。１０５は列アドレスカウンタであって、
この列アドレスカウンタ１０５は、行アドレスの入力に
基づくメモリセルアレイ１０９の行方向のメモリセルの
選択動作期間中に、前記ラッチ回路１０３から次のアド
レスラッチ信号（列アドレスラッチ信号）ＩＡ０〜ＩＡ
ｉ及び列アドレスロード信号ＬＯＡＤを入力して、列ア
ドレス信号ＣＡ０〜ＣＡｋを出力する。１０６は行プリ
デコーダであって、行アドレス信号ＲＡ０〜ＲＡｊを入
力して、行アドレスのプリデコード信号ＰＸ０〜ＰＸｌ
を出力する。１０７は列プリデコーダ（プリデコーダ）
であって、列アドレス信号ＣＡ０〜ＣＡｋを入力して、
列アドレスのプリデコードを行う。
あって、アドレス信号Ａ０〜Ａｉ及び内部クロック信号
ＣＬＫａを入力して、アドレスラッチ信号ＩＡ０〜ＩＡ
ｉを出力する。１０４は行アドレスセレクタであって、
アドレスラッチ信号ＩＡ０〜ＩＡｉ及び行アドレスロー
ド信号ＡＣＴを入力して、行アドレス信号ＲＡ０〜ＲＡ
ｊを出力する。１０５は列アドレスカウンタであって、
この列アドレスカウンタ１０５は、行アドレスの入力に
基づくメモリセルアレイ１０９の行方向のメモリセルの
選択動作期間中に、前記ラッチ回路１０３から次のアド
レスラッチ信号（列アドレスラッチ信号）ＩＡ０〜ＩＡ
ｉ及び列アドレスロード信号ＬＯＡＤを入力して、列ア
ドレス信号ＣＡ０〜ＣＡｋを出力する。１０６は行プリ
デコーダであって、行アドレス信号ＲＡ０〜ＲＡｊを入
力して、行アドレスのプリデコード信号ＰＸ０〜ＰＸｌ
を出力する。１０７は列プリデコーダ（プリデコーダ）
であって、列アドレス信号ＣＡ０〜ＣＡｋを入力して、
列アドレスのプリデコードを行う。
【００２８】更に、１０８はフリップフリップ回路であ
って、列アドレスのプリデコード信号及び内部クロック
信号ＣＬＫｃを入力して、内部クロック信号ＣＬＫｃに
同期した列アドレスのプリデコード信号ＰＹ０〜ＰＹｍ
を出力する。加えて、１０９は複数のメモリセルを有す
るメモリセルアレイ、１１０は行アドレスのプリデコー
ド信号ＰＸ０〜ＰＸｌを入力して、メモリセルアレイ１
０９の行方向のメモリセル選択を行う行デコーダ、１１
１は列アドレスのプリデコード信号ＰＹ０〜ＰＹｍを入
力して、メモリセルアレイの列方向のメモリセル選択を
行う列デコーダ（デコード手段）、１１２は行デコーダ
１１０及び列デコーダ１１１により選択されたメモリセ
ルに対してデータを入出力し、外部クロック信号と同期
してデータ信号Ｄ０〜Ｄｎを入出力する入出力データバ
ッファである。
って、列アドレスのプリデコード信号及び内部クロック
信号ＣＬＫｃを入力して、内部クロック信号ＣＬＫｃに
同期した列アドレスのプリデコード信号ＰＹ０〜ＰＹｍ
を出力する。加えて、１０９は複数のメモリセルを有す
るメモリセルアレイ、１１０は行アドレスのプリデコー
ド信号ＰＸ０〜ＰＸｌを入力して、メモリセルアレイ１
０９の行方向のメモリセル選択を行う行デコーダ、１１
１は列アドレスのプリデコード信号ＰＹ０〜ＰＹｍを入
力して、メモリセルアレイの列方向のメモリセル選択を
行う列デコーダ（デコード手段）、１１２は行デコーダ
１１０及び列デコーダ１１１により選択されたメモリセ
ルに対してデータを入出力し、外部クロック信号と同期
してデータ信号Ｄ０〜Ｄｎを入出力する入出力データバ
ッファである。
【００２９】前記行アドレスセレクタ１０４、行プリデ
コーダ１０６及び行デコーダ１１０により、ラッチ回路
１０３から行アドレス信号ＩＡ０〜ＩＡi を受けて、メ
モリセルアレイ１０９の行方向のメモリセルの選択を行
う行方向選択手段１２０を構成する。また、列アドレス
カウンタ１０５、列プリデコーダ１０７、フリップフロ
ップ回路１０８及び列デコーダ１１１により、ラッチ回
路１０３から列アドレス信号ＩＡ０〜ＩＡi を受けて、
メモリセルアレイ１０９の行方向のメモリセルの選択中
に、メモリセルアレイ１０９の列方向のメモリセルの選
択を行う列方向選択手段１２１を構成する。更に、列プ
リデコーダ１０７及びフリップフロップ回路１０８によ
りプリデコード手段１２２を構成する。
コーダ１０６及び行デコーダ１１０により、ラッチ回路
１０３から行アドレス信号ＩＡ０〜ＩＡi を受けて、メ
モリセルアレイ１０９の行方向のメモリセルの選択を行
う行方向選択手段１２０を構成する。また、列アドレス
カウンタ１０５、列プリデコーダ１０７、フリップフロ
ップ回路１０８及び列デコーダ１１１により、ラッチ回
路１０３から列アドレス信号ＩＡ０〜ＩＡi を受けて、
メモリセルアレイ１０９の行方向のメモリセルの選択中
に、メモリセルアレイ１０９の列方向のメモリセルの選
択を行う列方向選択手段１２１を構成する。更に、列プ
リデコーダ１０７及びフリップフロップ回路１０８によ
りプリデコード手段１２２を構成する。
【００３０】以上のように構成された本実施の形態の半
導体記憶装置について、以下、その動作の一例を図２を
参照して説明する。
導体記憶装置について、以下、その動作の一例を図２を
参照して説明する。
【００３１】図２（ａ）に示すように、クロック信号Ｃ
ＬＫは同一周期で連続して供給され、内部クロック信号
ＣＬＫａは、図２（ｄ）に示すように、クロック信号Ｃ
ＬＫに同期して供給される。
ＬＫは同一周期で連続して供給され、内部クロック信号
ＣＬＫａは、図２（ｄ）に示すように、クロック信号Ｃ
ＬＫに同期して供給される。
【００３２】図２（ｂ）及び（ｃ）に示すように、半導
体記憶装置１０１には、メモリセルアレイ１０９の中の
メモリセルを指定するアドレスのうち、先ず、上位アド
レスに基づく行アドレス（第１のアドレス）ＲＡｘと、
行方向のメモリセル選択実行命令であるＡＣＴＩＶＥと
が入力される。
体記憶装置１０１には、メモリセルアレイ１０９の中の
メモリセルを指定するアドレスのうち、先ず、上位アド
レスに基づく行アドレス（第１のアドレス）ＲＡｘと、
行方向のメモリセル選択実行命令であるＡＣＴＩＶＥと
が入力される。
【００３３】その後、続いて、メモリセルアレイ１０９
の中のメモリセルを指定するアドレスのうち、下位アド
レスに基く列アドレス（第２のアドレス）ＣＡｘと、列
方向のメモリセル選択及びデータ出力を行う命令ＲＥＡ
Ｄとが入力される。
の中のメモリセルを指定するアドレスのうち、下位アド
レスに基く列アドレス（第２のアドレス）ＣＡｘと、列
方向のメモリセル選択及びデータ出力を行う命令ＲＥＡ
Ｄとが入力される。
【００３４】ラッチ回路１０３は、図２（ｅ）に示すよ
うに、内部クロック信号ＣＬＫａに同期して行アドレス
ＲＡｘをラッチする。更に、制御回路１０２は、図２
（ｇ）に示すように、行方向のメモリセル選択実行命令
であるＡＣＴＩＶＥに基いて行アドレスロード信号ＡＣ
Ｔを発生し、行アドレスセレクタ１０４が行アドレスＲ
Ａｘをロードする。この行アドレスＲＡｘに基いて、行
プリデコーダ１０６と行デコーダ１１０が、図２（ｈ）
及び（ｉ）に示すように、メモリセルアレイ１０９の行
方向のメモリセル選択を行う。
うに、内部クロック信号ＣＬＫａに同期して行アドレス
ＲＡｘをラッチする。更に、制御回路１０２は、図２
（ｇ）に示すように、行方向のメモリセル選択実行命令
であるＡＣＴＩＶＥに基いて行アドレスロード信号ＡＣ
Ｔを発生し、行アドレスセレクタ１０４が行アドレスＲ
Ａｘをロードする。この行アドレスＲＡｘに基いて、行
プリデコーダ１０６と行デコーダ１１０が、図２（ｈ）
及び（ｉ）に示すように、メモリセルアレイ１０９の行
方向のメモリセル選択を行う。
【００３５】ここで、前記行方向のメモリセル選択が行
われている間に、図２（ｅ）に示すように、ラッチ回路
１０３は、内部クロック信号ＣＬＫａに同期して列アド
レスＣＡｘをラッチする。更に、制御回路１０２は、図
２（ｊ）に示すように、列方向のメモリセル選択及びデ
ータ出力を行う命令ＲＥＡＤに基いて列アドレスロード
信号ＬＯＡＤを発生し、列アドレスカウンタ１０５が列
アドレスＣＡｘをロードする。図２（ｌ）に示すよう
に、列アドレス信号ＣＡ０〜ＣＡｋは、列アドレスＣＡ
ｘを示す値で確定する。
われている間に、図２（ｅ）に示すように、ラッチ回路
１０３は、内部クロック信号ＣＬＫａに同期して列アド
レスＣＡｘをラッチする。更に、制御回路１０２は、図
２（ｊ）に示すように、列方向のメモリセル選択及びデ
ータ出力を行う命令ＲＥＡＤに基いて列アドレスロード
信号ＬＯＡＤを発生し、列アドレスカウンタ１０５が列
アドレスＣＡｘをロードする。図２（ｌ）に示すよう
に、列アドレス信号ＣＡ０〜ＣＡｋは、列アドレスＣＡ
ｘを示す値で確定する。
【００３６】図２に示した動作の一例において、列アド
レスカウンタ１０５に入力するクロック信号ＣＬＫｂ
は、図２（ｋ）に示すように、内部クロック信号ＣＬＫ
ａに同期して、読み出すデータ長（４ビット）をアクセ
スするために４回のクロック信号を供給する。列アドレ
スカウンタ１０５は、図２（ｌ）に示すように、クロッ
ク信号ＣＬＫｂに同期して列アドレスＣＡｘをカウント
アップし、列アドレス信号ＣＡ０〜ＣＡｋはクロック信
号ＣＬＫｂの１クロック毎に、各々、列アドレス信号Ｃ
Ａｘ、ＣＡｘ＋１、ＣＡｘ＋２、ＣＡｘ＋３を出力す
る。
レスカウンタ１０５に入力するクロック信号ＣＬＫｂ
は、図２（ｋ）に示すように、内部クロック信号ＣＬＫ
ａに同期して、読み出すデータ長（４ビット）をアクセ
スするために４回のクロック信号を供給する。列アドレ
スカウンタ１０５は、図２（ｌ）に示すように、クロッ
ク信号ＣＬＫｂに同期して列アドレスＣＡｘをカウント
アップし、列アドレス信号ＣＡ０〜ＣＡｋはクロック信
号ＣＬＫｂの１クロック毎に、各々、列アドレス信号Ｃ
Ａｘ、ＣＡｘ＋１、ＣＡｘ＋２、ＣＡｘ＋３を出力す
る。
【００３７】続いて、図２（ｍ）に示すように、列プリ
デコーダ１０７は、列アドレス信号ＣＡｘ、ＣＡｘ＋
１、ＣＡｘ＋２、ＣＡｘ＋３を順次デコードして、列ア
ドレスのプリデコード信号ＰＹ０〜ＰＹｍをフリップフ
ロップ回路１０８に出力する。前記フリップフロップ回
路１０８は、図２（ｍ）及び（ｎ）に示すように、クロ
ック信号ＣＬＫｃに同期した列アドレスのプリデコード
信号ＰＹ０〜ＰＹｍを出力する。その結果、行方向及び
列方向のメモリセル選択により特定されたメモリセルか
らデータが読み出される。入出力データバッファ１１２
は、図２（ｏ）に示すように、データ信号Ｄｘ、Ｄｘ＋
１、Ｄｘ＋２、Ｄｘ＋３を出力する。
デコーダ１０７は、列アドレス信号ＣＡｘ、ＣＡｘ＋
１、ＣＡｘ＋２、ＣＡｘ＋３を順次デコードして、列ア
ドレスのプリデコード信号ＰＹ０〜ＰＹｍをフリップフ
ロップ回路１０８に出力する。前記フリップフロップ回
路１０８は、図２（ｍ）及び（ｎ）に示すように、クロ
ック信号ＣＬＫｃに同期した列アドレスのプリデコード
信号ＰＹ０〜ＰＹｍを出力する。その結果、行方向及び
列方向のメモリセル選択により特定されたメモリセルか
らデータが読み出される。入出力データバッファ１１２
は、図２（ｏ）に示すように、データ信号Ｄｘ、Ｄｘ＋
１、Ｄｘ＋２、Ｄｘ＋３を出力する。
【００３８】従って、本実施の形態では、図２に示すよ
うに、クロック信号ＣＬＫの２クロックの期間が必要で
ある行アドレスによるアクセスが行われている間に、列
アドレスを予め入力して、列プリデコードまでの処理が
並行して行われるので、行アドレスを入力した時点から
データ信号が出力されるまでの期間ｔＲＡＣが短縮さ
れ、メモリアクセス速度が高速化される。
うに、クロック信号ＣＬＫの２クロックの期間が必要で
ある行アドレスによるアクセスが行われている間に、列
アドレスを予め入力して、列プリデコードまでの処理が
並行して行われるので、行アドレスを入力した時点から
データ信号が出力されるまでの期間ｔＲＡＣが短縮さ
れ、メモリアクセス速度が高速化される。
【００３９】（第２の実施の形態）次に、本発明の第２
の実施の形態における半導体記憶装置を説明する。
の実施の形態における半導体記憶装置を説明する。
【００４０】図３及び図４は、本実施の形態の半導体集
積回路の構成の一例を示し、図５はこの半導体記憶装置
の動作タイミングチャートを示す。
積回路の構成の一例を示し、図５はこの半導体記憶装置
の動作タイミングチャートを示す。
【００４１】図３において、Ａ０〜Ａｉはアドレス信
号、ＣＬＫはクロック信号、ＣＭＤは制御信号、２０１
は半導体集積回路であって、時分割されたアドレス信号
Ａ０〜Ａｉ、クロック信号ＣＬＫ、及び制御信号ＣＭＤ
を入力して、データ信号Ｄ０〜Ｄｎを入出力する。
号、ＣＬＫはクロック信号、ＣＭＤは制御信号、２０１
は半導体集積回路であって、時分割されたアドレス信号
Ａ０〜Ａｉ、クロック信号ＣＬＫ、及び制御信号ＣＭＤ
を入力して、データ信号Ｄ０〜Ｄｎを入出力する。
【００４２】前記半導体記憶装置２０１において、２０
２は制御回路であって、クロック信号ＣＬＫ及び制御信
号ＣＭＤを入力して、内部クロック信号ＣＬＫａ、ＣＬ
Ｋｂ、行アドレスロード信号ＡＣＴ、及び列アドレスロ
ード信号ＬＯＡＤを出力する。前記内部クロック信号Ｃ
ＬＫａはクロック信号ＣＬＫに同期して出力され、内部
クロック信号ＣＬＫｂは、メモリセルへアクセスする回
数だけクロック信号ＣＬＫに同期して出力される。
２は制御回路であって、クロック信号ＣＬＫ及び制御信
号ＣＭＤを入力して、内部クロック信号ＣＬＫａ、ＣＬ
Ｋｂ、行アドレスロード信号ＡＣＴ、及び列アドレスロ
ード信号ＬＯＡＤを出力する。前記内部クロック信号Ｃ
ＬＫａはクロック信号ＣＬＫに同期して出力され、内部
クロック信号ＣＬＫｂは、メモリセルへアクセスする回
数だけクロック信号ＣＬＫに同期して出力される。
【００４３】また、２０３はラッチ回路であって、アド
レス信号Ａ０〜Ａｉ及び内部クロック信号ＣＬＫａを入
力して、アドレスラッチ信号ＩＡ０〜ＩＡｉを出力す
る。２０４は行アドレスセレクタであって、アドレスラ
ッチ信号ＩＡ０〜ＩＡｉ及びアドレスロード信号ＡＣＴ
を入力して、行アドレス信号ＲＡ０〜ＲＡｊを出力す
る。２０５は行プリデコーダであって、行アドレス信号
ＲＡ０〜ＲＡｊを入力して、行アドレスのプリデコード
信号ＰＸ０〜ＰＸｌを出力する。２０６はラッチ回路で
あって、アドレスロード信号ＬＯＡＤによりアドレスラ
ッチ信号ＩＡ０〜ＩＡｉの下位アドレスＩＡ０、ＩＡ１
をラッチする。２０７もラッチ回路であって、前記アド
レスロード信号ＬＯＡＤによりアドレスラッチ信号ＩＡ
０〜ＩＡｉの上位アドレスＩＡ２〜ＩＡi をラッチす
る。
レス信号Ａ０〜Ａｉ及び内部クロック信号ＣＬＫａを入
力して、アドレスラッチ信号ＩＡ０〜ＩＡｉを出力す
る。２０４は行アドレスセレクタであって、アドレスラ
ッチ信号ＩＡ０〜ＩＡｉ及びアドレスロード信号ＡＣＴ
を入力して、行アドレス信号ＲＡ０〜ＲＡｊを出力す
る。２０５は行プリデコーダであって、行アドレス信号
ＲＡ０〜ＲＡｊを入力して、行アドレスのプリデコード
信号ＰＸ０〜ＰＸｌを出力する。２０６はラッチ回路で
あって、アドレスロード信号ＬＯＡＤによりアドレスラ
ッチ信号ＩＡ０〜ＩＡｉの下位アドレスＩＡ０、ＩＡ１
をラッチする。２０７もラッチ回路であって、前記アド
レスロード信号ＬＯＡＤによりアドレスラッチ信号ＩＡ
０〜ＩＡｉの上位アドレスＩＡ２〜ＩＡi をラッチす
る。
【００４４】更に、２０８は列アドレス上位プリデコー
ダ（上位プリデコーダ）であって、前記ラッチ回路２０
６の出力を入力し、列アドレス信号の上位アドレス信号
ＣＡ２〜ＣＡｋのプリデコードを行う。２０９は列プリ
デコーダ（下位プリデコーダ）であって、列アドレス信
号を入力して、列アドレスの下位アドレス信号ＣＡ０、
ＣＡ１のプリデコードを行う。２１０はシフトレジスタ
であって、クロック信号ＣＬＫｂ及び列プリデコーダ２
０９の出力信号を入力して、列アドレスの下位のプリデ
コード信号ＰＹ０〜ＰＹ３を出力する。２１１はフリッ
プフロップ回路であって、クロック信号ＣＬＫｂ及び列
アドレス上位プリデコーダ２０８の出力信号を入力し
て、列アドレスの上位のプリデコード信号ＰＹ４〜ＰＹ
ｍを出力する。これ等の列アドレス上位プリデコーダ１
０８、列プリデコーダ２０９、シフトレジスタ２１０及
びフリップフロップ回路１１１により、プリデコード手
段２２２を構成する。
ダ（上位プリデコーダ）であって、前記ラッチ回路２０
６の出力を入力し、列アドレス信号の上位アドレス信号
ＣＡ２〜ＣＡｋのプリデコードを行う。２０９は列プリ
デコーダ（下位プリデコーダ）であって、列アドレス信
号を入力して、列アドレスの下位アドレス信号ＣＡ０、
ＣＡ１のプリデコードを行う。２１０はシフトレジスタ
であって、クロック信号ＣＬＫｂ及び列プリデコーダ２
０９の出力信号を入力して、列アドレスの下位のプリデ
コード信号ＰＹ０〜ＰＹ３を出力する。２１１はフリッ
プフロップ回路であって、クロック信号ＣＬＫｂ及び列
アドレス上位プリデコーダ２０８の出力信号を入力し
て、列アドレスの上位のプリデコード信号ＰＹ４〜ＰＹ
ｍを出力する。これ等の列アドレス上位プリデコーダ１
０８、列プリデコーダ２０９、シフトレジスタ２１０及
びフリップフロップ回路１１１により、プリデコード手
段２２２を構成する。
【００４５】更に、２１２はメモリセルアレイ、２１３
は行デコーダであって、行アドレスのプリデコード信号
ＰＸ０〜ＰＸｌを入力して、メモリセルアレイ２１２の
行方向のメモリセル選択を行う。２１４は列デコーダで
あって、前記フリップフロップ回路２１１からの列アド
レスのプリデコード信号ＰＹ０〜ＰＹｍを入力して、メ
モリセルアレイ２１２の列方向のメモリセル選択を行
う。２１５は入出力データバッファであって、前記行デ
コーダ２１３及び列デコーダ２１４により選択されたメ
モリセルにデータを入出力し、外部クロック信号と同期
してデータ信号Ｄ０〜Ｄｎを入出力する。
は行デコーダであって、行アドレスのプリデコード信号
ＰＸ０〜ＰＸｌを入力して、メモリセルアレイ２１２の
行方向のメモリセル選択を行う。２１４は列デコーダで
あって、前記フリップフロップ回路２１１からの列アド
レスのプリデコード信号ＰＹ０〜ＰＹｍを入力して、メ
モリセルアレイ２１２の列方向のメモリセル選択を行
う。２１５は入出力データバッファであって、前記行デ
コーダ２１３及び列デコーダ２１４により選択されたメ
モリセルにデータを入出力し、外部クロック信号と同期
してデータ信号Ｄ０〜Ｄｎを入出力する。
【００４６】前記列プリデコーダ２０９及びシフトレジ
スタ２１０の内部構成を図４に示す。同図において、列
プリデコーダ２０９は、図３に示す列アドレス信号ＣＡ
０、ＣＡ１を入力して、そのプリデコードを行う４個の
ＡＮＤ回路２２０〜２２３を備える。また、シフトレジ
スタ２１０は、前記ＡＮＤ回路２２０〜２２３の出力と
クロック信号ＣＬＫｂとを各々入力して、列アドレスの
下位のプリデコード信号ＰＹ０〜ＰＹ３を出力するシフ
トレジスタ２３０〜２３３を備える。
スタ２１０の内部構成を図４に示す。同図において、列
プリデコーダ２０９は、図３に示す列アドレス信号ＣＡ
０、ＣＡ１を入力して、そのプリデコードを行う４個の
ＡＮＤ回路２２０〜２２３を備える。また、シフトレジ
スタ２１０は、前記ＡＮＤ回路２２０〜２２３の出力と
クロック信号ＣＬＫｂとを各々入力して、列アドレスの
下位のプリデコード信号ＰＹ０〜ＰＹ３を出力するシフ
トレジスタ２３０〜２３３を備える。
【００４７】以上のように構成された本実施の形態の半
導体記憶装置について、以下、その動作の一例を図５を
参照して説明する。
導体記憶装置について、以下、その動作の一例を図５を
参照して説明する。
【００４８】図５（ａ）に示すように、クロック信号Ｃ
ＬＫは同一周期で連続して供給され、内部クロック信号
ＣＬＫａは、図５（ｄ）に示すように、クロック信号Ｃ
ＬＫに同期して供給される。
ＬＫは同一周期で連続して供給され、内部クロック信号
ＣＬＫａは、図５（ｄ）に示すように、クロック信号Ｃ
ＬＫに同期して供給される。
【００４９】メモリセルアレイ２１２の行方向のメモリ
セル選択を行う手順は、前記第１の実施の形態の半導体
記憶装置と同じである。
セル選択を行う手順は、前記第１の実施の形態の半導体
記憶装置と同じである。
【００５０】行方向のメモリセル選択が行われている間
に、図５（ｅ）に示すように、ラッチ回路２０３は、内
部クロック信号ＣＬＫａに同期して列アドレスＣＡｘを
ラッチする。更に、図５（ｊ）に示すように、制御回路
２０２は、列方向のメモリセル選択及びデータ出力を行
う命令ＲＥＡＤに基いて列アドレスロード信号ＬＯＡＤ
を発生し、２個のラッチ回路２０６、２０７が列アドレ
スＣＡｘをラッチする。列プリデコーダ２０９は、列ア
ドレスＣＡｘのうち下位２ビットＣＡ０、ＣＡ１をデコ
ードして、シフトレジスタ２１０に出力する。同時に、
列アドレス上位プリデコーダ２０８は、アドレスＣＡｘ
の上位ビットＣＡ３〜ＣＡｋをデコードして、フリップ
フロップ回路２１１に出力する。図５に示す動作の一例
において、シフトレジスタ２１０及びフリップフロップ
回路２１１に入力するクロック信号ＣＬＫｂは、図５
（ｌ）に示すように、内部クロック信号ＣＬＫａに同期
して、読み出すデータ長（４ビット）をアクセスするた
めに４回供給される。
に、図５（ｅ）に示すように、ラッチ回路２０３は、内
部クロック信号ＣＬＫａに同期して列アドレスＣＡｘを
ラッチする。更に、図５（ｊ）に示すように、制御回路
２０２は、列方向のメモリセル選択及びデータ出力を行
う命令ＲＥＡＤに基いて列アドレスロード信号ＬＯＡＤ
を発生し、２個のラッチ回路２０６、２０７が列アドレ
スＣＡｘをラッチする。列プリデコーダ２０９は、列ア
ドレスＣＡｘのうち下位２ビットＣＡ０、ＣＡ１をデコ
ードして、シフトレジスタ２１０に出力する。同時に、
列アドレス上位プリデコーダ２０８は、アドレスＣＡｘ
の上位ビットＣＡ３〜ＣＡｋをデコードして、フリップ
フロップ回路２１１に出力する。図５に示す動作の一例
において、シフトレジスタ２１０及びフリップフロップ
回路２１１に入力するクロック信号ＣＬＫｂは、図５
（ｌ）に示すように、内部クロック信号ＣＬＫａに同期
して、読み出すデータ長（４ビット）をアクセスするた
めに４回供給される。
【００５１】続いて、図５（ｍ）に示すように、シフト
レジスタ２１０は、クロック信号ＣＬＫｂに同期して列
アドレスのプリデコード信号ＰＹｘ〜ＰＹｘ＋３を順次
選択する。この列アドレスのプリデコード信号ＰＹｘ〜
ＰＹｘ＋３は、列プリデコーダ２０９が列アドレスＣＡ
ｘの下位２ビットＣＡ０、ＣＡ１をデコードした信号を
シフトレジスタ２１０が入力して、クロック信号ＣＬＫ
ｂに同期して出力する信号である。このシフトレジスタ
２１０は、クロック信号ＣＬＫｂの最初のサイクルで列
アドレスのプリデコード信号ＰＹｘを出力した後は、列
プリデコーダ２０９の出力を入力せず、図５（ｍ）に示
すように、最初のプリデコード信号ＰＹｘから順番にカ
ウントアップされたプリデコード信号ＰＹｘ＋１、ＰＹ
ｘ＋２、ＰＹｘ＋３を順次選択する。最後のプリデコー
ド信号ＰＹ３の次はプリデコード信号ＰＹ０が選択され
る。
レジスタ２１０は、クロック信号ＣＬＫｂに同期して列
アドレスのプリデコード信号ＰＹｘ〜ＰＹｘ＋３を順次
選択する。この列アドレスのプリデコード信号ＰＹｘ〜
ＰＹｘ＋３は、列プリデコーダ２０９が列アドレスＣＡ
ｘの下位２ビットＣＡ０、ＣＡ１をデコードした信号を
シフトレジスタ２１０が入力して、クロック信号ＣＬＫ
ｂに同期して出力する信号である。このシフトレジスタ
２１０は、クロック信号ＣＬＫｂの最初のサイクルで列
アドレスのプリデコード信号ＰＹｘを出力した後は、列
プリデコーダ２０９の出力を入力せず、図５（ｍ）に示
すように、最初のプリデコード信号ＰＹｘから順番にカ
ウントアップされたプリデコード信号ＰＹｘ＋１、ＰＹ
ｘ＋２、ＰＹｘ＋３を順次選択する。最後のプリデコー
ド信号ＰＹ３の次はプリデコード信号ＰＹ０が選択され
る。
【００５２】図５に示す動作では、列アドレスの下位２
ビットに相当するメモリセルが順次選択されるので、下
位２ビット以外の上位アドレスは変化せず、フリップフ
ロップ回路２１１は、図５（ｎ）に示すように、列アド
レスのプリデコード信号ＰＹｙを一定出力する。列デコ
ーダ２１４は、シフトレジスタ２１０及びフリップフロ
ップ回路２１１の出力であるプリデコード信号ＰＹ０〜
ＰＹ３、ＰＹ４〜ＰＹｍを入力し、メモリセルアレイ２
１２の列方向のメモリセルを選択する。その結果、行方
向及び列方向のメモリセル選択により特定されたメモリ
セルからデータが読み出される。入出力データバッファ
２１５は、図５（ｎ）に示すように、データ信号Ｄｘ、
Ｄｘ＋１、Ｄｘ＋２、Ｄｘ＋３を順次出力する。
ビットに相当するメモリセルが順次選択されるので、下
位２ビット以外の上位アドレスは変化せず、フリップフ
ロップ回路２１１は、図５（ｎ）に示すように、列アド
レスのプリデコード信号ＰＹｙを一定出力する。列デコ
ーダ２１４は、シフトレジスタ２１０及びフリップフロ
ップ回路２１１の出力であるプリデコード信号ＰＹ０〜
ＰＹ３、ＰＹ４〜ＰＹｍを入力し、メモリセルアレイ２
１２の列方向のメモリセルを選択する。その結果、行方
向及び列方向のメモリセル選択により特定されたメモリ
セルからデータが読み出される。入出力データバッファ
２１５は、図５（ｎ）に示すように、データ信号Ｄｘ、
Ｄｘ＋１、Ｄｘ＋２、Ｄｘ＋３を順次出力する。
【００５３】従って、本実施の形態では、図５に示すよ
うに、行アドレスによるアクセスが行われているクロッ
ク信号ＣＬＫの２クロックの期間内に、列アドレスＣＡ
０〜ＣＡｋを予め入力して、列プリデコーダ２０９及び
列アドレス上位プリデコーダ２０８による列アドレスの
プリデコードまでの処理が、行アドレスによるアクセス
と並行して行われる。従って、行アドレスを入力した時
点からデータ信号が出力されるまでの期間ｔＲＡＣが短
縮されて、メモリに対するアクセス速度が高速化され
る。更に、列アドレスの下位ビットＣＡ０、ＣＡ１のプ
リデコード信号ＰＹ〜ＰＹｘ＋３をシフトレジスタ２１
０で出力するので、前記第１の実施の形態の半導体記憶
装置に備えた列アドレスカウンタ１０５を省略すること
ができる。
うに、行アドレスによるアクセスが行われているクロッ
ク信号ＣＬＫの２クロックの期間内に、列アドレスＣＡ
０〜ＣＡｋを予め入力して、列プリデコーダ２０９及び
列アドレス上位プリデコーダ２０８による列アドレスの
プリデコードまでの処理が、行アドレスによるアクセス
と並行して行われる。従って、行アドレスを入力した時
点からデータ信号が出力されるまでの期間ｔＲＡＣが短
縮されて、メモリに対するアクセス速度が高速化され
る。更に、列アドレスの下位ビットＣＡ０、ＣＡ１のプ
リデコード信号ＰＹ〜ＰＹｘ＋３をシフトレジスタ２１
０で出力するので、前記第１の実施の形態の半導体記憶
装置に備えた列アドレスカウンタ１０５を省略すること
ができる。
【００５４】尚、前記第１及び第２の実施の形態では、
４ビットのバーストリード動作を説明したが、４ビット
以外のバースト長でも良いのは勿論である。また、最初
に行アドレスを入力し、その後に列アドレスを入力した
が、本発明はこれに限定されず、要はアドレス信号が時
分割して入力される半導体記憶装置に適用可能である。
４ビットのバーストリード動作を説明したが、４ビット
以外のバースト長でも良いのは勿論である。また、最初
に行アドレスを入力し、その後に列アドレスを入力した
が、本発明はこれに限定されず、要はアドレス信号が時
分割して入力される半導体記憶装置に適用可能である。
【００５５】
【発明の効果】以上説明したように、請求項１ないし請
求項４記載の発明の半導体記憶装置によれば、第１のア
ドレスに基づくメモリセルのアクセスを実行している期
間に、並行して、第２のアドレスを入力して、第２のア
ドレスに基づくメモリセルのアクセスを開始したので、
第１のアドレスの入力時点からデータが出力するまでの
期間を短縮できて、メモリアクセスの高速化を図ること
ができる。
求項４記載の発明の半導体記憶装置によれば、第１のア
ドレスに基づくメモリセルのアクセスを実行している期
間に、並行して、第２のアドレスを入力して、第２のア
ドレスに基づくメモリセルのアクセスを開始したので、
第１のアドレスの入力時点からデータが出力するまでの
期間を短縮できて、メモリアクセスの高速化を図ること
ができる。
【００５６】特に、請求項４記載の発明の半導体記憶装
置によれば、アドレスカウンタに代えて、シフトレジス
タによって第２のアドレスの下位ビットのプリデコード
信号を出力できるので、回路規模を小さくでき、その実
用的効果は大きい。
置によれば、アドレスカウンタに代えて、シフトレジス
タによって第２のアドレスの下位ビットのプリデコード
信号を出力できるので、回路規模を小さくでき、その実
用的効果は大きい。
【図１】本発明の第１の実施の形態における半導体記憶
装置の構成を示す図である。
装置の構成を示す図である。
【図２】同半導体記憶装置の動作タイミングチャート図
である。
である。
【図３】本発明の第２の実施の形態における半導体記憶
装置の構成を示す図である。
装置の構成を示す図である。
【図４】同半導体記憶装置の列プリデコーダ及びシフト
レジスタ部の内部構成を示す図である。
レジスタ部の内部構成を示す図である。
【図５】同半導体記憶装置の動作タイミングチャートを
示す図である。
示す図である。
【図６】従来の半導体記憶装置の構成を示す図である。
【図７】同従来の半導体記憶装置の動作タイミングチャ
ートを示す図である。
ートを示す図である。
１０１、２０１、３０１ 半導体記憶装置 １０２、２０２ 制御回路 １０３、２０３ ラッチ回路（入力
手段） ２０６、２０７ ラッチ回路 １０４、２０４ 行アドレスセレク
タ １０５ 列アドレスカウン
タ １０６、２０５ 行プリデコーダ １０７、２０８ 列プリデコーダ
（プリデコーダ） １０８、２１１ フリップフロップ
回路 １０９、２１２ メモリセルアレイ １１０、２０３ 行デコーダ １１１、２１４ 列デコーダ（デコ
ード手段） １２０ 行方向選択手段 １２１ 列方向選択手段 １２２、２２２ プリデコード手段 ２０８ 列アドレス上位プ
リデコーダ（上位プリデコーダ） ２０９ 列プリデコーダ
（下位プリデコーダ） ２１０ シフトレジスタ
手段） ２０６、２０７ ラッチ回路 １０４、２０４ 行アドレスセレク
タ １０５ 列アドレスカウン
タ １０６、２０５ 行プリデコーダ １０７、２０８ 列プリデコーダ
（プリデコーダ） １０８、２１１ フリップフロップ
回路 １０９、２１２ メモリセルアレイ １１０、２０３ 行デコーダ １１１、２１４ 列デコーダ（デコ
ード手段） １２０ 行方向選択手段 １２１ 列方向選択手段 １２２、２２２ プリデコード手段 ２０８ 列アドレス上位プ
リデコーダ（上位プリデコーダ） ２０９ 列プリデコーダ
（下位プリデコーダ） ２１０ シフトレジスタ
Claims (4)
- 【請求項１】 複数のメモリセルを有するメモリセルア
レイと、 第１のアドレス信号と第２のアドレス信号とを時分割し
て入力する入力手段と、 前記入力手段から前記第１のアドレス信号を受けて、前
記メモリセルアレイの行方向のメモリセルの選択を行う
行方向選択手段と、 前記行方向選択手段によるメモリセルアレイの行方向の
メモリセルの選択中に、前記入力手段から前記第２のア
ドレス信号を受けて、前記メモリセルアレイの列方向の
メモリセルの選択を開始する列方向選択手段とを備えた
ことを特徴とする半導体記憶装置。 - 【請求項２】 前記列方向選択手段は、 前記第２のアドレス信号をプリデコードするプリデコー
ド手段と、 前記プリデコード手段の出力を入力して、前記第２のア
ドレス信号をデコードするデコード手段とを有し、 前記プリデコード手段は、前記行方向選択手段によるメ
モリセルアレイの行方向のメモリセルの選択中に、前記
第２のアドレス信号をプリデコードすることを特徴とす
る請求項１記載の半導体記憶装置。 - 【請求項３】 前記プリデコード手段は、 前記第２のアドレス信号を入力してプリデコードするプ
リデコーダと、 前記プリデコーダから出力されるプリデコード信号を入
力して保持するフリップフロップ回路とを備えたことを
特徴とする請求項２記載の半導体記憶装置。 - 【請求項４】 前記プリデコード手段は、 前記第２のアドレス信号のうち所定の下位ビットをプリ
デコードして下位プリデコード信号を出力する下位プリ
デコーダと、 前記第２のアドレス信号のうち前記所定の下位ビットを
除くビットをプリデコードして上位プリデコード信号を
出力する上位プリデコーダと、 前記下位プリデコーダから出力される下位プリデコード
信号を保持するシフトレジスタと、 前記上位プリデコーダから出力される上位プリデコード
信号を保持するフリップフロップ回路とを備えたことを
特徴とする請求項２記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35497799A JP2001176268A (ja) | 1999-12-14 | 1999-12-14 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35497799A JP2001176268A (ja) | 1999-12-14 | 1999-12-14 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001176268A true JP2001176268A (ja) | 2001-06-29 |
Family
ID=18441153
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35497799A Withdrawn JP2001176268A (ja) | 1999-12-14 | 1999-12-14 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001176268A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005182973A (ja) * | 2003-12-17 | 2005-07-07 | Hynix Semiconductor Inc | アクセスタイムを短縮できる半導体メモリ装置 |
| JP2009064537A (ja) * | 2007-09-04 | 2009-03-26 | Hynix Semiconductor Inc | 半導体メモリ装置及びその動作方法 |
| CN113241106A (zh) * | 2021-07-13 | 2021-08-10 | 上海亿存芯半导体有限公司 | 行解码结构及存储器 |
-
1999
- 1999-12-14 JP JP35497799A patent/JP2001176268A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005182973A (ja) * | 2003-12-17 | 2005-07-07 | Hynix Semiconductor Inc | アクセスタイムを短縮できる半導体メモリ装置 |
| JP4707962B2 (ja) * | 2003-12-17 | 2011-06-22 | 株式会社ハイニックスセミコンダクター | アクセスタイムを短縮できる半導体メモリ装置 |
| JP2009064537A (ja) * | 2007-09-04 | 2009-03-26 | Hynix Semiconductor Inc | 半導体メモリ装置及びその動作方法 |
| CN113241106A (zh) * | 2021-07-13 | 2021-08-10 | 上海亿存芯半导体有限公司 | 行解码结构及存储器 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20061208 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20091019 |