KR20070070962A - 디엘엘용 클록 제어 회로 - Google Patents

디엘엘용 클록 제어 회로 Download PDF

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Abstract

본 발명은 프리차지 파워다운 모드 시 턴온되어 있는 버퍼에 제어신호를 인가하여 턴오프 시키는 디엘엘용 클록 제어 회로에 관하여 개시한다.
개시된 본 발명은 클록 인에이블바 신호, 라스 아이들 신호, 셀프 리프레시 신호 및 파워 업 신호를 입력받아 제1 제어신호, 제2 제어신호 및 파워다운 모드 신호를 생성하는 버퍼 제어부, 제1 제어신호에 의해 구동되는 폴링 클록 출력 버퍼 및 제2 제어신호에 의해 구동되며, 파워다운 모드 신호가 인에이블 되면 턴오프되는 라이징 클록 출력 버퍼를 포함한다.

Description

디엘엘용 클록 제어 회로{circuit for controlling clock for DLL}
도 1은 종래의 DLL용 클록 제어 회로의 블록 구성도,
도 2는 도 1의 DLL용 클록 제어 회로의 버퍼 제어부의 상세 회로도,
도 3은 도 1의 DLL용 클록 제어 회로의 버퍼부의 상세 회로도,
도 4는 도 1의 DLL용 클록 제어 회로의 시뮬레이션 결과를 도시한 그래프,
도 5는 본 발명의 일실시예에 따른 DLL용 클록 제어 회로의 블록 구성도,
도 6은 도 5의 DLL용 클록 제어 회로의 버퍼 제어부의 상세 회로도,
도 7은 도 5의 DLL용 클록 제어 회로의 버퍼부의 상세 회로도,
도 8은 도 5의 DLL용 클록 제어 회로의 시뮬레이션 결과를 도시한 그래프이다.
본 발명은 디엘엘용 클록 제어 회로에 관한 것으로, 보다 상세하게는 프리차지 파워다운 모드 시 턴온되어 있는 버퍼에 제어신호를 인가하여 턴오프 시키는, 디엘엘용 클록 제어 회로에 관한 것이다.
일반적으로 디엘엘(DLL: Delay Locked Loop)은 딜레이 라인(Delay Line)을 이용하여 클록 동기 응용에 사용하는 회로로서, 가변 딜레이 라인(Variable), 위상 비교기(Phase Detector), 딜레이 제어부를 포함하여 구성된다.
DDR SDRAM(Double Data Rate Synchronous DRAM)과 같은 반도체 소자는 외부 클록(CLK,/CLK)에 동기되어 데이터가 클록의 라이징 에지(rising edge)와 폴링 에지(falling edge)에서 입출력 동작이 일어난다. 그러므로 클록의 라이징 에지와 폴링 에지를 모두 이용하는 반도체 소자에서 입출력되는 데이터는 외부 클록의 라이징/폴링 에지에 정확하게 얼라인(align) 되어야 한다.
데이터를 외부 클록(CLK,/CLK)에 얼라인시키기 위해서 DDR SDRAM의 내부에서 외부 클록(CLK,/CLK)을 받아 일정한 타임 딜레이를 준 내부 클록(RCLK, FCLK)을 발생시켜 데이터의 출력을 제어하여야 하는데 DLL(Delay Locked Loop) 또는 PLL(Phase Lock Loop) 등의 회로가 이러한 기능을 수행한다. 여기서, 외부 클록 CLK에 얼라인된 내부 클록이 RCLK가 되고, 외부 클록 /CLK에 얼라인된 내부 클록이 FCLK가 된다.
도 1은 종래의 DLL용 클록 제어 회로의 블록 구성도이고, 도 2는 도 1의 DLL용 클록 제어 회로의 버퍼 제어부의 상세 회로도이며, 도 3은 도 1의 DLL용 클록 제어 회로의 버퍼부의 상세 회로도이다.
도 1 내지 도 3을 참조하면, 종래의 DLL용 클록 제어 회로는 두 가지 제어신호를 통하여 FCLK 버퍼(20)와 RCLK 버퍼(30)를 제어한다. 즉 파워다운 모드(Power Down Mode), 셀프 리프레시(Self Refresh), 파워 업(Power Up) 시 FCLK 버퍼(20)를 온/오프시키는 제어신호(CASE1)와 셀프 리프레시(Self Refresh), 파워 업(Power Up) 시 RCLK 버퍼(30)를 온/오프시키는 제어신호(CASE2)를 통하여 클록 버퍼의 동작을 제어한다.
파워다운 모드는 외부 전원만 인가된 상태를 말하는데, 리드(READ) 명령 수행 중 클록 인에이블 신호(CKE)가 '로우(LOW)'가 되어 파워다운 되는 액티브 파워다운과 프리차지 상태에서 클록 인에이블 신호(CKE)가 '로우(LOW)'가 되어 파워다운 되는 프리차지 파워다운이 있다.
액티브 파워다운 시. 수행 중이던 명령을 마무리하기 위하여 일정시간 동안 클록을 정상적으로 출력하고 수행 중이던 명령이 마무리되면 클록 버퍼를 턴오프시켜야하는 반면, 프리차지 파워다운 시, 수행 중이던 명령이 없으므로 모든 클록 버퍼를 턴오프시킬 수 있다.
그러나 종래의 DLL용 클록 제어 회로에서는 파워다운 모드 시에 액티브 파워다운과 프리차지 파워다운의 구분 없이 FCLK 버퍼가 턴오프되고, 항상 RCLK 버퍼가 턴온되어 있기 때문에 전류 소모가 발생하는 문제점이 있다.
도 4는 도 1의 DLL용 클록 제어 회로의 시뮬레이션 결과를 도시한 그래프이다. 도 4를 참조하면, 종래 DLL용 클록 제어 회로는 파워 업 신호(PWRUP)가 인에이블되어, RCLK 버퍼 제어신호(CASE1)와 FCLK 버퍼 제어신호(CASE2)가 '하이(HIGH)'가 되면서 RCLK 버퍼와 FCLK 버퍼가 클록을 정상적으로 출력하고 있는 중, 프리차지 파워다운이 발생하여 FCLK 버퍼 제어신호(CASE1)가 '로우(LOW)'로 떨어지면서 FCLK 버퍼를 오프시킨다. 그러나 RCLK 버퍼는 턴오프되지 않기 때문에 정상적으로 클록을 출력하고 있는데 이는 불필요한 전류 소모를 유발한다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 디엘엘용 클록 제어 회로에서 프리차지 파워다운 모드 시 턴온되어 있는 버퍼에 제어신호를 인가하여 턴오프 시켜 불필요한 전류 소모를 절감하도록 하는 것을 목적으로 한다.
상기 목적을 달성하기 위하여, 본 발명은 클록 인에이블바 신호, 라스 아이들 신호, 셀프 리프레시 신호 및 파워 업 신호를 입력받아 제1 제어신호, 제2 제어신호 및 파워다운 모드 신호를 생성하는 버퍼 제어부, 상기 제1 제어신호에 의해 구동되는 폴링 클록 출력 버퍼 및 상기 제2 제어신호에 의해 구동되며, 상기 파워다운 모드 신호가 인에이블 되면 턴오프되는 라이징 클록 출력 버퍼를 포함한다.
여기서, 상기 버퍼 제어부는 상기 라스 아이들 신호가 인에이블되면 상기 파워다운 모드 신호를 인에이블 시키는 것이 바람직하다.
또한 상기 버퍼 제어부는 상기 라스아이들 신호(RASIDLE)의 위상을 반전시켜 출력하는 제1 인버터(INV1), 상기 제2 인버터를 통해 반전된 라스아이들바 신호와 상기 클록 인에이블바 신호(CLKB_CLK)를 입력받아 낸드연산하여 출력하는 제1 낸드 게이트(ND1), 상기 제1 낸드 게이트의 출력 신호의 위상을 반전하여 액티브 파워다 운 신호(PWDNA)로 출력하는 제2 인버터(INV2), 상기 액티브 파워다운 신호(PWDNA)의 위상을 반전하여 상기 파워다운 모드 신호(COMTROL)로 출력하는 제3 인버터(INV3), 상기 라스아이들 신호(RASIDLE)와 상기 클록 인에이블바 신호(CLKB_CLK)를 입력받아 낸드연산하여 출력하는 제2 낸드 게이트(ND2), 상기 제2 낸드 게이트(ND2)의 출력 신호의 위상을 반전하여 프리차지 파워다운 신호(PWDNA)로 출력하는 제4 인버터(INV4), 상기 파워 업 신호(PWRUP)의 위상을 반전하여 출력하는 제5 인버터(INV5), 상기 제5 인버터를 통해 반전된 파워 업바 신호, 상기 프리차지 파워다운 신호(PWDNP) 및 상기 셀프 리프레시 신호(SREF)를 입력받아 노아연산하여 상기 제2 제어신호(CASE2)로 출력하는 노아 게이트(NR1), 상기 제3 인버터(INV3)의 출력과 상기 노아 게이트(NR1)의 출력을 입력받아 낸드 연산하는 제3 낸드 게이트(ND3) 및 상기 제3 낸드 게이트(ND3)의 출력 신호의 위상을 반전시켜 상기 제1 제어신호(CASE1)로 출력하는 제6 인버터(INV6)를 포함한다.
또한 상기 RCLK 출력 버퍼는 상기 제2 제어신호(CASE2)를 입력받는 버퍼, 상기 버퍼의 출력 신호를 입력받아 위상을 반전시켜 출력하는 제7 인버터(INV7), 상기 파워다운 모드 신호(CONTROL)를 입력받아 위상을 반전시켜 출력하는 제8 인버터(INV8), 상기 제7 인버터(INV7)의 출력 신호와 상기 제8 인버터(INV8)의 출력 신호를 입력받아 낸드 연산하여 출력하는 제4 낸드 게이트(ND4) 및 상기 제4 낸드 게이트(ND4)의 출력 신호의 위상을 반전시켜 출력하는 제9 버터(INV9)를 포함한다.
이하 도면을 참조하여 본 발명의 실시예에 대하여 보다 상세하게 설명한다.
도 5는 본 발명의 일실시예에 따른 DLL용 클록 제어 회로의 블록 구성도이다. 도 5에 도시된 바와 같이, 본 발명의 일실시예에 따른 DLL용 클록 제어 회로는 버퍼 제어부(100), FCLK 출력 버퍼(200) 및 RCLK 출력 버퍼(300)를 포함한다.
상기 버퍼 제어부(100)는 클록 인에이블바 신호(CLKB_CLK), 파워 업 신호(PWRUP), 셀프 리프레시 신호(SREF) 및 라스 아이들 신호(RASIDLE)를 입력 받아, FCLK 출력 버퍼(200)의 온오프를 제어하는 제어신호(CASE1), RCLK 출력 버퍼(300)의 온오프를 제어하는 제어신호(CASE2) 및 파워다운이 프리차지 파워다운인지를 표시하는 파워다운 모드 신호(CONTROL) 생성한다.
여기서 클록 인에이블바 신호(CLKB_CLK)는 클록 인에이블 신호(CKE)가 '로우(LOW)'로 떨어지면서 파워다운 모드로 진입할 때 '하이(HIGH)'로 인에이블되는 신호이다. 파워 업 신호(PWRUP)는 파워 온 후 파워가 안정되면 '하이(HIGH)'로 인에이블되는 신호이다.
셀프 리프레시 신호(SREF)는 데이터 유지만 필요할 때 외부에서 입력되는 명령에 의해 '하이(HIGH)'로 인에이블되는 신호이다. 라스 아이들 신호(RASIDLE)는 로우 액티브 명령에 따른 뱅크 아이들 상태를 표시하는 신호로서 아이들 상태일 때 '하이(HIGH)'로 인에이블 된다.
상기 FCLK 출력 버퍼(200)는 버퍼 제어부(100)의 제어신호(CASE1)가 '하이(HIGH)'로 인에이블되면, 턴온되어 폴링 클록(FCLK)을 출력하고, 버퍼 제어부(100)의 제어신호(CASE1)가 '로우(LOW)'로 디제이블되면, 턴오프되어 폴링 클록(FCLK)을 출력하지 않는다.
상기 RCLK 출력 버퍼(300)는 버퍼 제어부(100)의 제어신호(CASE2)가 '하이(HIGH)'로 인에이블되면, 턴온되어 라이징 클록(RCLK)을 출력하고, 버퍼 제어부(100)의 제어신호(CASE2)가 '로우(LOW)'로 디제이블되면, 턴오프되어 라이징 클록(RCLK)을 출력하지 않는다. 또한 버퍼 제어부(100)의 파워다운 모드 신호(CONTROL)가 '하이(HIGH)'로 인에이블되면, 턴오프되어 라이징 클록(RCLK)을 출력하지 않는다.
도 6은 도 5의 DLL용 클록 제어 회로의 버퍼 제어부의 상세 회로도이다. 도 6에 도시된 바와 같이, DLL용 클록 제어 회로의 버퍼 제어부는 라스아이들 신호(RASIDLE)가 인버터(INV1)를 통해 반전된 라스아이들바 신호와 클록 인에이블바 신호(CLKB_CLK)를 입력받아 낸드연산하여 출력하는 낸드 게이트(ND1), 낸드 게이트의 출력 신호의 위상을 반전하여 액티브 파워다운 신호(PWDNA)로 출력하는 인버터(INV2), 액티브 파워다운 신호(PWDNA)의 위상을 반전하여 파워다운 모드 신호(COMTROL)로 출력하는 인버터(INV3), 라스아이들 신호(RASIDLE)와 클록 인에이블바 신호(CLKB_CLK)를 입력받아 낸드연산하여 출력하는 낸드 게이트(ND2), 낸드 게이트(ND2)의 출력 신호의 위상을 반전하여 프리차지 파워다운 신호(PWDNA)로 출력하는 인버터(INV4), 파워 업 신호(PWRUP)가 인버터(INV5)를 통해 반전된 파워 업바 신호, 프리차지 파워다운 신호(PWDNP) 및 셀프 리프레시 신호(SREF)를 입력받아 노아연산하여 RCLK 출력 버퍼 제어신호(CASE2)로 출력하는 노아 게이트(NR1), 인버터(INV3)의 출력과 노아 게이트(NR1)의 출력을 입력받아 낸드 연산하는 낸드 게이트 (ND3) 및 낸드 게이트(ND3)의 출력 신호의 위상을 반전시켜 FCLK 출력 버퍼 제어신호(CASE1)로 출력하는 인버터(INV6)를 포함한다.
이하 본 발명의 일실시예에 따른 클록 제어 회로의 버퍼 제어부의 동작을 설명한다.
만약 파워다운이 액티브 파워다운이라면, 클록 인에이블바 신호(CKEB_CLK)는 '하이(HIGH)'가 되고 라스 아이들 신호(RASIDLE)는 '로우(LOW)'가 되어 낸드 게이트(ND1)는 '로우(LOW)'를 출력하여 액티브 파워다운 신호(PWDNA)는 '하이(HIGH)'가 된다. 이때 파워다운 모드 신호(CONTROL)는 '로우(LOW)'로 출력된다.
그리고 낸드 게이트(ND3)는 액티브 파워다운 신호(PWDNA)의 반전된 신호, 즉 '로우(LOW)'를 입력받기 때문에 '로우(LOW)' 상태의 FCLK 출력 버퍼 제어신호(CASE1)를 출력한다. 또한 낸드 게이트(ND2)는 '하이(HIGH)'를 출력하여 프리차지 파워다운 신호(PWDNP)는 '로우(LOW)'가 되며 노어 게이트(NR1)은 셀프 리프레시 신호(SREF) 및 파워 업 신호(PWRUP) 상태에 따라 RCLK 출력 버퍼 제어신호(CASE2)를 출력한다.
한편 만약 파워다운이 프리차지 파워다운이라면, 클록 인에이블바 신호(CKEB_CLK)는 '하이(HIGH)'가 되고 라스 아이들 신호(RASIDLE)는 '하이(HIGH)'가 되어 낸드 게이트(ND1)는 '하이(HIGH)'를 출력하여 액티브 파워다운 신호(PWDNA)는 '로우(LOW)'가 된다. 이때 파워다운 모드 신호(CONTROL)는 '하이(HIGH)'로 출력된다.
그리고 낸드 게이트(ND2)는 '로우(LOW)'를 출력하여 프리차지 파워다운 신호 (PWDNP)는 '하이(HIGH)'가 되며 노어 게이트(NR1)는 셀프 리프레시 신호(SREF) 및 파워 업 신호(PWRUP) 상태에 상관 없이 RCLK 출력 버퍼 제어신호(CASE2)를 '로우(LOW)'로 출력한다. 또한 낸드 게이트(ND3)은 노어 게이트(NR1)의 '로우(LOW)' 상태의 출력 신호를 입력받기 때문에 '하이(HIGH)' 상태의 신호를 출력하며, 인버터(INV6)는 '로우(LOW)' 상태의 FCLK 출력 버퍼 제어신호(CASE1)을 출력한다.
도 7은 도 5의 DLL용 클록 제어 회로의 RCLK 출력 버퍼의 상세 회로도이다. 도 7에 도시된 바와 같이, RCLK 출력 버퍼는 RCLK 출력 버퍼 제어신호(CASE2)를 입력받는 버퍼, 버퍼의 출력 신호를 입력받아 위상을 반전시켜 출력하는 인버터(INV7), 파워다운 모드 신호(CONTROL)를 입력받아 위상을 반전시켜 출력하는 인버터(INV8), 인버터(INV7)의 출력 신호와 인버터(INV8)의 출력 신호를 입력받아 낸드 연산하여 출력하는 낸드 게이트(ND4) 및 낸드 게이트(ND4)의 출력 신호의 위상을 반전시켜 출력하는 인버터(INV9)를 포함한다.
RCLK 출력 버퍼는 파워다운 모드 신호(CONTROL)가 '하이(HIGH)'로 인에이블되면 인버터(INV8)의 출력 신호가 '로우(LOW)' 상태로 낸드 게이트(ND4)에 입력되므로 라이징 클록(RCLK)이 출력되지 않는다. 즉, 프리차지 파워다운인 경우에 '하이(HIGH)'로 인에이블되는 파워다운 모드 신호(CONTROL)를 이용하여 프리차지 파워다운일 때 RCLK 출력 버퍼는 오프 상태가 될 수 있게 된다.
도 8은 도 5의 DLL용 클록 제어 회로의 시뮬레이션 결과를 도시한 그래프이 다. 도 8에 도시된 바와 같이, 본 발명의 일실시예에 따른 DLL용 클록 제어 회로는 FCLK 출력 버퍼와 RCLK 출력 버퍼가 정상적으로 폴링 클럭(FCLK)과 라이징 클록(RCLK)를 출력하고 있는 중 클록 인에이블바 신호(CKEB_CLK)가 '하이(HIGH)'가 되면서 액티브 파워다운 되는 경우 RCLK 출력 버퍼가 턴오프되지 않지만 프리차지 파워다운되는 경우 RCL K출력 버퍼가 턴온된다.
즉 클록 인에이블바 신호(CKEB_CLK)가 '하이(HIGH)'로 인에이블되면서 액티브 파워다운 되면, FCLK 출력 버퍼 제어신호(CASE1)이 '로우(LOW)'로 떨어지면서 폴링 클록(FCLK)의 출력이 중단되지만 RCLK 출력 버퍼 제어신호(CASE2)는 '하이(HIGH)' 상태를 유지하면서 라이징 클록(RCLK)을 정상적으로 출력한다.
그러나 라스 아이들 신호(RASIDLE)가 '하이(HIGH)'로 상승하면서 프리차지 파워다운되면, RCLK 출력 버퍼 제어신호(CASE2)가 '로우(LOW)'로 떨어지면서 RCLK 출력 버퍼를 턴오프시키므로 라이징 클록(RCLK)이 출력되지 않는다. 따라서 종래와는 달리 본 실예에서는 파워다운 모드를 액티브 파워다운과 프리차지 파워다운 모드로 구분하여 RCLK 버퍼를 제어하기 때문에 불필요한 전류 소모가 감소하게 된다.
이상에서 설명한 바와 같이, 본 발명의 디엘엘용 클록 제어 회로는 파워다운 모드를 액티브 파워다운과 프리차지 파워다운 모드로 구분하여 클록 버퍼를 제어하기때문에 프리차지 파워다운 모드 시 턴온되어 있는 버퍼를 턴오프 시켜 불필요한 전류 소모를 감소시킬 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (4)

  1. 클록 인에이블바 신호, 라스 아이들 신호, 셀프 리프레시 신호 및 파워 업 신호를 입력받아 제1 제어신호, 제2 제어신호 및 파워다운 모드 신호를 생성하는 버퍼 제어부;
    상기 제1 제어신호에 의해 구동되는 폴링 클록 출력 버퍼; 및
    상기 제2 제어신호에 의해 구동되며, 상기 파워다운 모드 신호가 인에이블 되면 턴오프되는 라이징 클록 출력 버퍼;
    를 포함하는 디엘엘용 클록 제어 회로.
  2. 제 1 항에 있어서, 상기 버퍼 제어부는
    상기 라스 아이들 신호가 인에이블되면 상기 파워다운 모드 신호를 인에이블 시키는
    디엘엘용 클록 제어 회로.
  3. 제 2항에 있어서, 상기 버퍼 제어부는
    상기 라스아이들 신호(RASIDLE)의 위상을 반전시켜 출력하는 제1 인버터(INV1),
    상기 제2 인버터를 통해 반전된 라스아이들바 신호와 상기 클록 인에이블바 신호(CLKB_CLK)를 입력받아 낸드연산하여 출력하는 제1 낸드 게이트(ND1),
    상기 제1 낸드 게이트의 출력 신호의 위상을 반전하여 액티브 파워다운 신호(PWDNA)로 출력하는 제2 인버터(INV2),
    상기 액티브 파워다운 신호(PWDNA)의 위상을 반전하여 상기 파워다운 모드 신호(COMTROL)로 출력하는 제3 인버터(INV3),
    상기 라스아이들 신호(RASIDLE)와 상기 클록 인에이블바 신호(CLKB_CLK)를 입력받아 낸드연산하여 출력하는 제2 낸드 게이트(ND2),
    상기 제2 낸드 게이트(ND2)의 출력 신호의 위상을 반전하여 프리차지 파워다운 신호(PWDNA)로 출력하는 제4 인버터(INV4),
    상기 파워 업 신호(PWRUP)의 위상을 반전하여 출력하는 제5 인버터(INV5),
    상기 제5 인버터를 통해 반전된 파워 업바 신호, 상기 프리차지 파워다운 신호(PWDNP) 및 상기 셀프 리프레시 신호(SREF)를 입력받아 노아연산하여 상기 제2 제어신호(CASE2)로 출력하는 노아 게이트(NR1),
    상기 제3 인버터(INV3)의 출력과 상기 노아 게이트(NR1)의 출력을 입력받아 낸드 연산하는 제3 낸드 게이트(ND3) 및
    상기 제3 낸드 게이트(ND3)의 출력 신호의 위상을 반전시켜 상기 제1 제어신호(CASE1)로 출력하는 제6 인버터(INV6)를 포함하는
    디엘엘용 클록 제어 회로.
  4. 제 3 항에 있어서, 상기 RCLK 출력 버퍼는
    상기 제2 제어신호(CASE2)를 입력받는 버퍼,
    상기 버퍼의 출력 신호를 입력받아 위상을 반전시켜 출력하는 제7 인버터(INV7),
    상기 파워다운 모드 신호(CONTROL)를 입력받아 위상을 반전시켜 출력하는 제8 인버터(INV8),
    상기 제7 인버터(INV7)의 출력 신호와 상기 제8 인버터(INV8)의 출력 신호를 입력받아 낸드 연산하여 출력하는 제4 낸드 게이트(ND4) 및
    상기 제4 낸드 게이트(ND4)의 출력 신호의 위상을 반전시켜 출력하는 제9 버터(INV9)를 포함하는
    디엘엘용 클록 제어 회로.
KR1020050134023A 2005-12-29 2005-12-29 디엘엘용 클록 제어 회로 KR20070070962A (ko)

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