TWI675291B - 電源控制電路以及具備電源控制電路的邏輯電路裝置 - Google Patents

電源控制電路以及具備電源控制電路的邏輯電路裝置 Download PDF

Info

Publication number
TWI675291B
TWI675291B TW107101352A TW107101352A TWI675291B TW I675291 B TWI675291 B TW I675291B TW 107101352 A TW107101352 A TW 107101352A TW 107101352 A TW107101352 A TW 107101352A TW I675291 B TWI675291 B TW I675291B
Authority
TW
Taiwan
Prior art keywords
power supply
logic circuit
circuit
control circuit
signal
Prior art date
Application number
TW107101352A
Other languages
English (en)
Other versions
TW201913289A (zh
Inventor
木原雄治
Yuji Kihara
Original Assignee
力晶積成電子製造股份有限公司
Powerchip Semiconductor Manufacturing Corporation
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 力晶積成電子製造股份有限公司, Powerchip Semiconductor Manufacturing Corporation filed Critical 力晶積成電子製造股份有限公司
Publication of TW201913289A publication Critical patent/TW201913289A/zh
Application granted granted Critical
Publication of TWI675291B publication Critical patent/TWI675291B/zh

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
    • H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F5/00—Systems for regulating electric variables by detecting deviations in the electric input to the system and thereby controlling a device within the system to obtain a regulated output
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/32—Circuit design at the digital level
    • G06F30/33—Design verification, e.g. functional simulation or model checking
    • G—PHYSICS
    • G08—SIGNALLING
    • G08C—TRANSMISSION SYSTEMS FOR MEASURED VALUES, CONTROL OR SIMILAR SIGNALS
    • G08C19/00—Electric signal transmission systems
    • G08C19/16—Electric signal transmission systems in which transmission is by pulses
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
    • H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Computing Systems (AREA)
  • Mathematical Physics (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Electromagnetism (AREA)
  • Automation & Control Theory (AREA)
  • Theoretical Computer Science (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)
  • Logic Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Pulse Circuits (AREA)
  • Power Sources (AREA)

Abstract

本發明的電源控制電路用於邏輯電路，該邏輯電路對來自記憶部件的多個輸入信號進行規定的邏輯運算，並輸出邏輯運算後的多個輸出信號。電源控制電路包括：開關部件，切換是否將電源電壓供給至邏輯電路；多個檢測器電路，分別檢測多個輸入信號的信號位準的變化，當檢測出信號位準的變化時，分別輸出檢測信號；以及控制電路，基於來自多個檢測器電路的至少一個檢測信號來控制開關部件對邏輯電路供給電源電壓，另一方面，在未從多個檢測器電路輸出檢測信號時，控制開關部件不對邏輯電路供給電源電壓。

Description

電源控制電路以及具備電源控制電路的邏輯電路裝置
本發明是有關於一種例如用於邏輯電路的電源控制電路以及具備電源控制電路的邏輯電路裝置。
圖1是表示習知例1的邏輯電路及其電源控制電路的結構的方塊圖。如圖1所示，邏輯電路10一般是設在輸入側的延遲型正反器（flip-flop）FFI1～FFIM與輸出側的延遲型正反器FFO1～FFON之間，且具備反相器（inverter）INV1、反或閘（NOR gate）NOR1、反及（NAND）閘NAND1等閘元件，進行規定的邏輯運算。並且，電源電壓Vdd被供給至邏輯電路10及各延遲型正反器FFI1～FFIM、FFO1～FFON。圖1中，在邏輯電路中，理想的是無漏電路徑（leak path），在邏輯電路未動作的狀態下，無電流流動。
然而，在邏輯電路的待命（standby）時，僅存在漏電流，但若使用當今的微細化技術來製造，則漏電流會增加。最近，在現狀下無法維持低電流，當邏輯電路中存在大的漏電（缺點之一）時，有大電流流動。
為了解決以上的問題，提出有電源電壓阻斷電路，該電源電壓阻斷電路有效降低漏電流。將其一例示於圖2至圖4。
圖2是表示習知例2的邏輯電路及其電源控制電路的結構的方塊圖。圖2的電路中，與圖1的電路相比，電源電壓Vdd經由金屬氧化物半導體（Metal Oxide Semiconductor，MOS）電晶體（transistor）Q1而供給至邏輯電路10及各延遲型正反器FFI1～FFIM、FFO1～FFON，該MOS電晶體Q1基於來自中央處理單元（Central Processing Unit，CPU）的電源阻斷信號Spsco而受到控制。在邏輯電路10等未進行動作時，基於H位準（level）的電源阻斷信號Spsco來使MOS電晶體Q1斷開，藉此可減輕待命電流。
圖3是表示習知例3的邏輯電路及其電源控制電路的結構的方塊圖。圖3的電路與圖2的電路相比，電源電壓Vdd經由MOS電晶體Q1而供給至1個應用（application）功能單元即邏輯電路10，該MOS電晶體Q1基於來自CPU的電源阻斷信號Spsco而受到控制，但電源電壓Vdd未經由MOS電晶體Q1而直接供給至各延遲型正反器FFI1～FFIM、FFO1～FFON。此時，相對於各應用功能單元，在邏輯電路10未進行動作時，亦使MOS電晶體Q1斷開，藉此可減輕待命電流。
圖4是表示習知例4的邏輯電路及其電源控制電路的結構的方塊圖。圖4的電路中，電源電壓Vdd經由作為電源電壓阻斷電路的MOS電晶體Q1，作為供給電壓Vddl而供給至邏輯電路塊10、11、12、輸入側的延遲型正反器FFI1～FFIM、輸出側的延遲型正反器FFO1～FFON。表示一個電源電壓Vdd經由作為電源電壓阻斷電路的MOS電晶體Q1而供給至多個邏輯電路塊的情況。
作為用於邏輯電路的電源電壓供給的控制方法，例如在專利文獻1及專利文獻2中有所揭示。 [現有技術文獻] [專利文獻]
[專利文獻1]日本專利特開2011-186934號公報 [專利文獻2]日本專利特開2014-038382號公報
[發明所欲解決之問題] 電源阻斷信號Spsco是由CPU所產生，藉由P通道（channel）MOS電晶體Q1來阻斷電源電壓的邏輯電路10覆蓋（cover）作為1個應用單元而構成的大型邏輯電路。因而，恢復供給電壓Vddl位準需要耗費相對較長的時間。
如以上所說明般，所述電源電壓阻斷電路是以系統級（system level）進行動作。因而存在下述問題：在將激活（active）信號與電源電壓設為導通後，直至達到激活狀態為止，要耗費巨大的時間。尤其，在對正反器的電源供給受到阻斷的類型中，重新開始的時間期間相對變長。作為該些時間期間的結果，存在無法實現無等待時間地進行操作的問題。
本發明的目的在於解決以上的問題，提供一種在用於邏輯電路的電源控制電路中，可較習知例縮短用於恢復電源電壓的等待時間，並可減輕消耗電力的電源控制電路以及具備該電源控制電路的邏輯電路裝置。 [解決問題之手段]
第1發明的電源控制電路用於邏輯電路，所述邏輯電路對來自第1記憶部件的多個輸入信號進行規定的邏輯運算，並輸出邏輯運算後的多個輸出信號，所述第1記憶部件暫時記憶多個輸入信號並予以輸出，所述電源控制電路的特徵在於， 對所述第1記憶部件供給規定的電源電壓， 所述電源控制電路包括： 開關部件，選擇性地切換是否將所述電源電壓供給至所述邏輯電路； 多個檢測器電路，分別檢測對所述第1記憶部件輸入的多個輸入信號的信號位準的變化，當檢測出所述信號位準的變化時，分別輸出檢測信號；以及 控制電路，基於來自所述多個檢測器電路的至少一個檢測信號來控制所述開關部件對所述邏輯電路供給電源電壓，另一方面，在未從所述多個檢測器電路輸出檢測信號時，控制所述開關部件不對所述邏輯電路供給電源電壓。
在所述電源控制電路中，所述控制電路基於來自所述多個檢測器電路的至少1個檢測信號來控制所述開關部件，以與用於所述邏輯電路的時脈同步地，在從所述檢測信號延遲規定的延遲時間的期間後，對所述邏輯電路供給電源電壓。
而且，特徵在於在所述電源控制電路中，所述延遲時間是將用於所述邏輯電路的時脈的1週期的時間加上規定時間所得的時間。
進而，特徵在於在所述電源控制電路中，所述電源控制電路更包括：比較部件，判斷所述電源電壓經由所述開關部件而供給至所述邏輯電路的電壓是否實質上等於所述電源電壓，當實質上相等時，輸出電壓感測信號， 所述控制電路除了來自所述多個檢測器電路的至少一個檢測信號以外，還基於所述電壓感測器信號來控制所述開關部件對所述邏輯電路供給電源電壓。
而且進而，在所述電源控制電路中，電源控制電路用於邏輯電路裝置，所述邏輯電路裝置具備多級（multi-stage）第1發明所述的邏輯電路，且由多級邏輯電路經由第1記憶部件而級聯（stage by stage）連接地構成，所述電源控制電路的特徵在於， 對所述第1記憶部件供給規定的電源電壓， 所述電源控制電路包括： 多個開關部件，包含第1級至第多級開關部件，選擇性地切換是否將所述電源電壓分別供給至所述多級邏輯電路； 多個檢測器電路，分別檢測對所述第1記憶部件輸入的多個輸入信號的信號位準的變化，當檢測出所述信號位準的變化時，分別輸出檢測信號； 控制電路，產生電源控制信號，基於來自所述多個檢測器電路的至少一個檢測信號，所述電源控制信號控制所述第1級開關部件對所述邏輯電路供給電源電壓，另一方面，在未從所述多個檢測器電路輸出檢測信號時，所述電源控制信號控制所述第1級開關部件不對所述邏輯電路供給電源電壓； 以及第2記憶部件，與用於所述邏輯電路的時脈同步地暫時記憶所述電源控制信號，且產生下一級的電源控制信號並輸出至所述第2級開關部件。
第2發明的邏輯電路裝置的特徵在於具備所述電源控制電路。 [發明的效果]
根據本發明的電源控制電路等，在用於邏輯電路的電源控制電路中，可較習知例縮短用於恢復電源電壓的等待時間，並可減輕消耗電力。
以下，對本發明的實施形態進行說明。在圖式中，對於相同或同樣的構成要素標註相同符號並省略其說明。
本發明的實施形態是有關於邏輯電路中的低消耗電力。目的在於，即使在邏輯電路中漏電流增加而漏電流大的情況下，亦將待命電流抑制為較低。本實施形態的條目（item）中最重要的項目如下。
從變化為電源供給信號的狀態直至成為動作狀態為止不耗費時間。並且，該條目不實現等待時間的操作。在該觀點中，雖亦包含電源阻斷電晶體，但該電晶體的尺寸相對較小。電源阻斷的延長微小。相對於1個應用單元，存在多個電源阻斷電晶體。該條目對於電路不常使用的、例如安全（security）電路等需要急速動作的應用有效。該條目的重點（point）如下。 （1）具備對延遲型正反器的輸入信號的變化進行檢測的檢測器電路DC1～DCM（圖5）。 （2）控制電路20基於來自檢測器電路DC1～DCM的檢測信號來控制電源電壓阻斷用MOS電晶體Q1，並經由在邏輯電路10為多級結構時所設的移位暫存器（shift register，SR）30來控制下一級的電源電壓阻斷用MOS電晶體Q31、Q32等（圖10）。 （3）不對延遲型正反器FFI1～FFIM、FFO1～FFON等進行電源阻斷的控制。
實施形態1. 圖5是表示實施形態1的邏輯電路及其電源控制電路（是指邏輯電路以外的電路，以下同樣，而且，具備邏輯電路及電源控制電路而稱作邏輯電路裝置）的結構例的方塊圖。圖5的電路與圖1的電路相比，存在以下的不同點。 （1）具備檢測器電路（DC）DC1～DCM，該檢測器電路（DC）DC1～DCM分別檢測對輸入側的延遲型正反器FFI1～FFIM輸入的各輸入信號的變化，並輸出作為1個脈波信號的檢測信號。 （2）具備控制電路（CC）20，該控制電路（CC）20響應檢測信號而產生L位準的電源控制信號Scc，並施加至開關部件或作為開關元件的電源控制用P通道MOS電晶體Q1的閘極及移位暫存器30。移位暫存器30使所輸入的電源控制信號Scc延遲例如1時脈（亦可取代之而為規定時脈期間）後，輸出至下一級電源控制用MOS電晶體及移位暫存器。 （3）分別對於作為暫時記憶部件的、輸入側的延遲型正反器FFI1～FFIM及輸出側的延遲型正反器FFO1～FFON，不經由電源控制用P通道MOS電晶體Q1而直接施加電源電壓Vdd。
圖5中，各檢測器電路DC1～DCM分別檢測出輸入信號Sin1～SinM的信號位準的變化時，將作為1個脈波信號的檢測信號輸出至控制電路20。控制電路20響應該檢測信號，與時脈CLK同步地產生L位準的電源控制信號Scc並輸出至P通道MOS電晶體Q1的閘極，並且輸出至移位暫存器30。移位暫存器30基於所輸入的電源控制信號Scc，與下個時脈CLK同步地將電源控制信號Scc輸出至下一級電路。當對P通道MOS電晶體Q1的閘極施加有L位準的電源控制信號Scc時，MOS電晶體Q1導通，電源電壓Vdd經由MOS電晶體Q1，作為供給電壓Vddl而供給至進行規定的邏輯運算的邏輯電路10，該邏輯電路10進行動作。
圖6是表示實施形態1的變形例1的邏輯電路及其電源控制電路的結構例的方塊圖。圖6的電路與圖5的電路相比，以下方面不同。 （1）具備比較器40，該比較器40在供給電壓Vddl實質上等於電源電壓Vdd時（Vddl≒Vdd），即，具體而言，Vdd1=Vdd±ΔVd（處於微小電壓範圍內）時，將H位準的電壓感測信號Svs輸出至各延遲型正反器FFI1～FFIM。 （2）各延遲型正反器FFI1～FFIM分別僅在輸入有H位準的電壓感測信號Svs時，輸出一輸出信號。
即，圖6的電路中，當檢測出輸入信號Sin1～SinM的信號位準的變化時，控制電路20將L位準的電壓感測信號Scc施加至MOS電晶體Q1的閘極。此時，當MOS電晶體Q1被設為導通後，比較器40檢測出Vddl≒Vdd而將電壓感測信號Svs輸出至各延遲型正反器FFI1～FFIM。響應於此，各延遲型正反器FFI1～FFIM分別將輸入信號Sin1～SinM輸出至邏輯電路10。即，在確認對邏輯電路10的電源供給後，邏輯電路10便可開始動作，因此可防止邏輯電路10發生誤動作。
圖6的使用比較器40的電路亦可適用於其他實施形態及其他變形例。
圖7A是表示實施形態1的變形例2的邏輯電路及其電源控制電路的結構例的方塊圖。而且，圖7B是表示圖7A的電路的動作例的時序圖。圖7A的電路與圖5的電路相比，以下方面不同。 （1）在控制電路20的電源控制信號Scc的輸出端子、與MOS電晶體Q1的閘極之間，插入有串聯連接的信號時間調整用的2個反相器INV11、INV12。
圖7A的電路中，檢測器電路DC1～DCM分別連接於延遲型正反器FFI1～FFIM的各輸入端子，當對各正反器FFI1～FFIM的輸入信號Sin1～SinM發生變化時，如圖7B所示，檢測器電路DC1～DCM產生作為1個脈波信號的檢測信號Sbb1～SbbM並輸出至控制電路20。當多個檢測器電路DC1～DCM中的1個將檢測信號輸出至控制電路20時，控制電路20產生L位準的電源控制信號Scc，並經由反相器INV11、INV12而施加至P通道MOS電晶體Q1的閘極。此時，電源電壓Vdd被供給至邏輯電路10。隨後，邏輯電路10進行動作。此處，作為檢測信號Sbb1～SbbM（總的來說，標註符號Sbb）的脈波信號的脈寬被設定為與1週期相同。控制電路20在從電源控制信號Scc的下降經過1週期後，若對延遲型正反器FFI1～FFIM的輸入信號Sin1～SinM無變化，則在從電源控制信號Scc的下降經過時間期間Tca後（Tca=1週期+α）使電源控制信號Scc變化為高位準，將MOS電晶體Q1設為斷開，使對邏輯電路10的電源供給自動阻斷。
圖8A是表示圖5的檢測器電路DC1～DCM（總的來說，標註符號DC）的結構例的電路圖。而且，圖8B是表示圖8A的檢測器電路DC的動作例的時序圖。
圖8A中，是具備包含2個反相器INV21、INV22及電容器C1的延遲電路50、反相器INV23、由反相器INV24及傳輸閘TG1、TG2連接成環（loop）形狀而成的鎖存電路、以及輸出反相器INV25而構成。圖8A的電路包含使輸入信號Sin延遲的延遲電路、及對輸入信號Sin檢測邏輯異或（exclusive disjunction）的信號變化的檢測電路。
如圖8B所示，當輸入信號Sin由高位準變化為低位準、或由低位準變化為高位準時，檢測電路的輸出信號是產生根據延遲電路50的延遲時間來決定脈寬WP的脈波信號即檢測信號Sbb。此處，圖8A的電路非常高速地動作。
圖9是表示圖5的控制電路20的結構例的電路圖。圖9中，控制電路20是具備（1）針對輸入信號Sbb1～SbbM的或閘電路71、及（2）使或閘電路的輸出信號延遲規定期間的延遲輸出電路72而構成。此處，或閘電路71是具備MOS電晶體Q21-1～Q21-M、Q20、Q22而構成。此處，S52例如為晶片致能（chip enable）信號，是在激活時成為高位準，在非激活時成為低位準的動作控制信號。而且，延遲輸出電路72是具備MOS電晶體Q23、反相器INV26、INV27、延遲電路50及反相器INV28、INV29而構成。延遲電路50是具備4個反相器INV31～INV34與3個電容器C11～C13而構成。
以上述方式構成的控制電路20響應多個即M個輸入信號Sbb1～SbbM中的至少一個脈波信號而產生1個脈波信號，且延遲規定的延遲時間而產生時間期間Tca的低位準的電源控制信號Scc並予以輸出。
根據具備以上述方式構成的實施形態1或其變形例的電源控制電路的邏輯電路，各檢測器電路DC1～DCM在分別檢測出輸入信號Sin1～SinM的信號位準的變化時，將作為1個脈波信號的檢測信號Sbb1～SbbM輸出至控制電路20。控制電路20則與時脈CLK同步地，響應輸入信號Sin1～SinM中的至少一個而產生L位準的電源控制信號Scc並輸出至P通道MOS電晶體Q1的閘極，藉此，MOS電晶體Q1導通，電源電壓Vdd經由MOS電晶體Q1，作為供給電壓Vddl而供給至邏輯電路10，從而該邏輯電路10進行動作。藉由以上的動作，在用於邏輯電路的電源控制電路中，可較習知例縮短用於恢復電源電壓的等待時間，並可減輕消耗電力。
實施形態2. 圖10是表示實施形態2的邏輯電路裝置（是指多級邏輯電路級聯連接而成的電路裝置）及其電源控制電路的結構例的方塊圖。圖10的電路的特徵在於，使用圖5的電路來作為第1級，隨後，級聯連接地將第2級以後的電路予以連結。但是，檢測電路DCC並非所述級聯連接，而是連接於延遲型正反器電路FFA。即，包括： （1）延遲型正反器電路FFA，包含分別接收輸入信號Sin1～SinM的多個即M個延遲型正反器FFI1～FFIM； （2）檢測電路DCC，包含檢測器電路DC1～DCM，該檢測器電路DC1～DCM連接於延遲型正反器FFI1～FFIM，分別檢測輸入信號Sin1～SinM； （3）邏輯電路10A，具有與邏輯電路10同樣的結構（邏輯結構相同），對來自延遲型正反器電路FFA的多個輸入信號進行邏輯處理； （4）延遲型正反器電路FFB，包含分別接收來自邏輯電路10A的多個輸出信號的多個延遲型正反器； （5）邏輯電路10B，具有與邏輯電路10同樣的結構（邏輯結構相同），對來自延遲型正反器電路FFB的多個輸出信號進行邏輯處理； （6）延遲型正反器電路FFC，包含分別接收來自邏輯電路10B的多個輸出信號的多個延遲型正反器； （7）邏輯電路10C，具有與邏輯電路10同樣的結構（邏輯結構相同），對來自延遲型正反器電路FFC的多個輸出信號進行邏輯處理；以及 （8）延遲型正反器電路FFD，包含分別接收來自邏輯電路10C的多個輸出信號的多個延遲型正反器。
控制電路20是與實施形態1同樣地進行動作，產生L位準的電源控制信號Scc（A），並輸出至對邏輯電路10A的電源供給進行控制的MOS電晶體Q1的閘極及移位暫存器30。移位暫存器30是與圖6的移位暫存器30同樣地，與時脈CLK同步地延遲例如1週期等規定的週期期間後，將經延遲的信號作為L位準的電源控制信號Scc（B）而輸出至對邏輯電路10B的電源供給進行控制的MOS電晶體Q31的閘極及移位暫存器31。而且，移位暫存器31是與移位暫存器30同樣地，與時脈CLK同步地延遲規定的週期期間後，將經延遲的信號作為L位準的電源控制信號Scc（C）而輸出至對邏輯電路10C的電源供給進行控制的MOS電晶體Q32的閘極及移位暫存器32。進而，移位暫存器32亦同樣地進行動作。
以上述方式構成的圖10的電路中，當輸入信號Sin1～SinM中無位準變化時，控制電路20產生H位準的電源控制信號Scc（A），藉此，將MOS電晶體Q1設為斷開，不對邏輯電路10A供給電源電壓Vdd而不進行動作。接下來，在下個週期，來自移位暫存器30的電源控制信號Scc（B）成為H位準，MOS電晶體Q31設為斷開而將邏輯電路10B的電源設為斷開。隨後，邏輯電路10C亦同樣地進行動作。
圖11A是表示實施形態2的電路的第1級電路的結構例的方塊圖。而且，圖11B是表示圖11A的電路的動作例的時序圖。圖11A的電路與圖10的電路相比，不同之處僅在於：在控制電路20與MOS電晶體Q1的閘極之間插入有反相器INV11、INV12。
實施形態2的電路中，僅第1級電路具備檢測電路DCC及控制電路20，該檢測電路DCC包含分別檢測輸入信號Sin1～SinM的檢測器電路DC1～DCM。圖11B的動作例中，在輸入信號Sin2的位準發生變化後，與時脈CLK同步地，輸入信號Sin2經由延遲型正反器FFI2而轉送至邏輯電路10A，並且藉由電源控制信號Scc（A），將MOS電晶體Q1設為導通，對邏輯電路10A供給電源電壓Vdd。信號a（A）是至延遲型正反器FFI2的輸入信號，信號d（A）是從延遲型正反器FFI2的輸出信號。
圖12A是表示實施形態2的電路的第2級以後的電路的結構例的方塊圖。而且，圖12B是表示圖12A的電路的動作例的時序圖。圖12A的電路與圖10的電路相比，不同之處僅在於：在移位暫存器31與MOS電晶體Q32的閘極之間插入有反相器INV13、INV14。信號SinC1～SinCM是至延遲型正反器FFC1～FFCM的輸入信號，信號d（C）是從延遲型正反器FFC2的輸出信號。
實施形態2的電路的第2級以後的電路中，為了接收來自前級的移位暫存器30的電源控制信號Scc（B）而設有移位暫存器31，移位暫存器31是與移位暫存器30同樣地，例如延遲1週期而產生L位準的電源控制信號Scc（C），並經由反相器INV13、INV14而施加至對邏輯電路10C的電源供給進行控制的MOS電晶體Q32的閘極。圖12B中，電源控制信號Scc（B）d是從電源控制信號Scc（B）延遲規定的延遲時間後的延遲電源控制信號，用作選擇器（selector）60的切換信號。選擇器60基於電源控制信號Scc（B）d，在邏輯電路10C非動作時，將未變化的H位準信號作為時脈CLK-C而輸出至多個即M個延遲型正反器FFC1～FFCM，另一方面，在邏輯電路10C進行動作時，選擇時脈CLK來作為時脈CLK-C而輸出至多個即M個延遲型正反器FFC1～FFCM。
已知的是，以上述方式構成的電路的動作如圖12B所示，基於電源控制信號Scc（B）來產生電源控制信號Scc（C），從而該圖12A的電路進行動作。
圖13是表示在圖10的電路中，使各邏輯電路10A、10B、10C的電源供給依次斷開時的動作例的時序圖。由圖13可知的是，基於電源控制信號Scc（A）、Scc（B）、Scc（C），對邏輯電路10A、10B、10C的電源供給依次斷開。另外，圖13～圖15中，FL1～FL3表示電源電壓的浮動位準（floating level）。電壓Vddl（A）、Vddl（B）及Vddl（C）是至邏輯電路10A、10B、10C的供給電壓。時脈CLK-B是邏輯電路10B的時脈。
圖14是表示在圖10的電路中，使各邏輯電路10A、10B、10C的電源供給依次導通時的動作例的時序圖。由圖13可知的是，基於電源控制信號Scc（A）、Scc（B）、Scc（C），對邏輯電路10A、10B、10C的電源供給依次導通。
圖15是表示在圖10的電路中，使各邏輯電路10A、10B、10C的電源供給導通或斷開時的動作例的時序圖。由圖15可知的是，根據基於輸入信號Sin而產生的電源控制信號Scc（A）、Scc（B）、Scc（C），對邏輯電路10A、10B、10C的電源供給導通或斷開。
具備以上述方式構成的實施形態2的電源控制電路的邏輯電路中，亦與實施形態1同樣地，基於輸入信號Sin的變化來使對各邏輯電路10A、10B、10C的電源供給導通，另一方面，當輸入信號Sin無變化時，斷開對各邏輯電路10A、10B、10C的電源供給。藉由以上的動作，在用於邏輯電路的電源控制電路中，可較習知例縮短用於恢復電源電壓的等待時間，並可減輕消耗電力。
與專利文獻1及專利文獻2的不同點. 專利文獻1中，為了實現有效削減半導體裝置的充電（charge）電力的充電回收（charge recycle），半導體裝置具有多個電路塊、分別對電路塊供給電源的局部（local）配線、對局部配線供給電源的全局（global）配線、配置於局部配線各自與全局配線之間的第1開關、配置於2個局部配線之間的第2開關。判定部輸出表示2個局部配線之間的電位差為基準值以下的判定信號。電源控制部101依照電源控制命令及判定信號，來分別控制第1開關及第2開關的開閉。然而，專利文獻1的半導體裝置中，電源阻斷期間內的電源阻斷帶來的剩餘充電作為對被激活的電路塊的回收充電而使用，因此與習知例同樣無法減輕消耗電力。
專利文獻2中，在細緻閘控電源邏輯（Fine Grain Power Gating）中，為了藉由對系統負擔（overhead）的小改良，來達成非常理想的能量削減效果，設有閒置（idle）週期計數器（counter）。閒置週期計數器在偵測出輸入時，對閒置週期暫存器進行重置（reset），在未偵測出輸入時，加上閒置週期計數器。比較器對保持於閒置週期暫存器中的閒置週期與保持於BEC暫存器中的資料BEC進行比較，並根據比較結果，將作為電源阻斷處理或電源非阻斷處理的觸發（trigger）的旗標（flag）即預測旗標寫入至預測旗標暫存器中。電源阻斷器連接於電源與邏輯電路塊之間，當閒置期間開始時，根據保持於預測旗標暫存器中的預測旗標來控制電源供給。然而，由於使用閒置週期計數器來進行電源阻斷，因此與習知例同樣，無法減輕消耗電力。 [產業上的可利用性]
如以上詳述般，根據本發明的電源控制電路等，在用於邏輯電路的電源控制電路中，可較習知例縮短用於恢復電源電壓的等待時間，並可減輕消耗電力。
10、10A、10B、10C‧‧‧邏輯電路（邏輯電路塊）
11‧‧‧輸入信號處理電路（邏輯電路塊）
12‧‧‧輸出信號處理電路（邏輯電路塊）
20‧‧‧控制電路
30～32‧‧‧移位暫存器
40‧‧‧比較器
50‧‧‧延遲電路
60‧‧‧選擇器
71‧‧‧或閘電路
72‧‧‧延遲輸出電路
a（A）、d（A）、d（C）、SinC1～SinCM‧‧‧信號
C1～C13‧‧‧電容器
CLK、CLK-B、CLK-C‧‧‧時脈
DC1～DCM‧‧‧檢測器電路
DCC‧‧‧檢測電路
FFI1～FFIM、FFO1～FFON、FFA1～FFAM、FFC1～FFCM‧‧‧延遲型正反器
FFA、FFB、FFC、FFD‧‧‧延遲型正反器電路
FL1、FL2、FL3‧‧‧電源電壓的浮動位準
INV1～INV29、INV31～INV34‧‧‧反相器
NAND1‧‧‧反及閘
NOR1‧‧‧反或閘
Q1～Q32、Q21-1～Q21-M‧‧‧MOS電晶體
S52‧‧‧晶片致能信號
Sbb、Sbb1～SbbM‧‧‧檢測信號
Scc、Scc（A）、Scc（B）、Scc（C）、Scc（B）d‧‧‧電源控制信號
Sin、Sin1～SinM‧‧‧輸入信號
Spsco‧‧‧電源阻斷信號
Tca‧‧‧時間期間
TG1、TG2‧‧‧傳輸閘
Vdd‧‧‧電源電壓
Vddl‧‧‧供給電壓
Vddl（A）、Vddl（B）、Vddl（C）‧‧‧電壓
WP‧‧‧脈寬
圖1是表示習知例1的邏輯電路及其電源控制電路的結構的方塊圖。 圖2是表示習知例2的邏輯電路及其電源控制電路的結構的方塊圖。 圖3是表示習知例3的邏輯電路及其電源控制電路的結構的方塊圖。 圖4是表示習知例4的邏輯電路及其電源控制電路的結構的方塊圖。 圖5是表示實施形態1的邏輯電路及其電源控制電路的結構例的方塊圖。 圖6是表示實施形態1的變形例1的邏輯電路及其電源控制電路的結構例的方塊圖。 圖7A是表示實施形態1的變形例2的邏輯電路及其電源控制電路的結構例的方塊圖。 圖7B是表示圖7A的電路的動作例的時序圖。 圖8A是表示圖5的檢測器電路DC的結構例的電路圖。 圖8B是表示圖8A的檢測器電路DC的動作例的時序圖。 圖9是表示圖5的控制電路20的結構例的電路圖。 圖10是表示實施形態2的邏輯電路裝置及其電源控制電路的結構例的方塊圖。 圖11A是表示實施形態2的電路的第1級電路的結構例的方塊圖。 圖11B是表示圖11A的電路的動作例的時序圖。 圖12A是表示實施形態2的電路的第2級以後的電路的結構例的方塊圖。 圖12B是表示圖12A的電路的動作例的時序圖。 圖13是表示在圖10的電路中，使各邏輯電路10A、10B、10C的電源供給依次斷開時的動作例的時序圖。 圖14是表示在圖10的電路中，使各邏輯電路10A、10B、10C的電源供給依次導通時的動作例的時序圖。 圖15是表示在圖10的電路中，使各邏輯電路10A、10B、10C的電源供給導通或斷開時的動作例的時序圖。

Claims (6)

  1. 一種電源控制電路，用於邏輯電路，所述邏輯電路對來自第1記憶部件的多個輸入信號進行規定的邏輯運算，並輸出邏輯運算後的多個輸出信號，所述第1記憶部件暫時記憶多個輸入信號並予以輸出，所述電源控制電路的特徵在於， 對所述第1記憶部件供給規定的電源電壓， 所述電源控制電路包括： 開關部件，選擇性地切換是否將所述電源電壓供給至所述邏輯電路； 多個檢測器電路，分別檢測對所述第1記憶部件輸入的多個輸入信號的信號位準的變化，當檢測出所述信號位準的變化時，分別輸出檢測信號；以及 控制電路，基於來自所述多個檢測器電路的至少一個檢測信號來控制所述開關部件對所述邏輯電路供給所述電源電壓，另一方面，在未從所述多個檢測器電路輸出所述檢測信號時，控制所述開關部件不對所述邏輯電路供給所述電源電壓。
  2. 如申請專利範圍第1項所述的電源控制電路，其中 所述控制電路基於來自所述多個檢測器電路的至少一個檢測信號來控制所述開關部件，以與用於所述邏輯電路的時脈同步地，在從所述檢測信號延遲規定的延遲時間的期間後，對所述邏輯電路供給所述電源電壓。
  3. 如申請專利範圍第2項所述的電源控制電路，其中 所述延遲時間是將用於所述邏輯電路的時脈的1週期的時間加上規定時間所得的時間。
  4. 如申請專利範圍第1項所述的電源控制電路，其中 所述電源控制電路更包括： 比較部件，判斷所述電源電壓經由所述開關部件而供給至所述邏輯電路的電壓是否實質上等於所述電源電壓，當實質上相等時，輸出電壓感測信號， 所述控制電路除了來自所述多個檢測器電路的至少1個檢測信號以外，還基於所述電壓感測信號來控制所述開關部件對所述邏輯電路供給所述電源電壓。
  5. 一種電源控制電路，用於邏輯電路裝置，所述邏輯電路裝置具備多級申請專利範圍第1項所述的邏輯電路，且由多級邏輯電路經由第1記憶部件而級聯連接地構成，所述電源控制電路的特徵在於， 對所述第1記憶部件供給規定的電源電壓， 所述電源控制電路包括： 多個開關部件，包含第1級至第多級開關部件，選擇性地切換是否將所述電源電壓分別供給至所述多級邏輯電路； 多個檢測器電路，分別檢測對所述第1記憶部件輸入的多個輸入信號的信號位準的變化，當檢測出所述信號位準的變化時，分別輸出檢測信號； 控制電路，產生電源控制信號，基於來自所述多個檢測器電路的至少一個檢測信號，所述電源控制信號控制所述第1級開關部件對所述邏輯電路供給所述電源電壓，另一方面，在未從所述多個檢測器電路輸出所述檢測信號時，所述電源控制信號控制所述第1級開關部件不對所述邏輯電路供給所述電源電壓；以及 第2記憶部件，與用於所述邏輯電路的時脈同步地暫時記憶所述電源控制信號，且產生下一級的電源控制信號並輸出至第2級開關部件。
  6. 一種邏輯電路裝置，其特徵在於，包括申請專利範圍第1項所述的電源控制電路。
TW107101352A 2017-08-29 2018-01-15 電源控制電路以及具備電源控制電路的邏輯電路裝置 TWI675291B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2017-164513 2017-08-29
JP2017164513A JP6389937B1 (ja) 2017-08-29 2017-08-29 電源制御回路及び電源制御回路を備えた論理回路装置

Publications (2)

Publication Number Publication Date
TW201913289A TW201913289A (zh) 2019-04-01
TWI675291B true TWI675291B (zh) 2019-10-21

Family

ID=63518854

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107101352A TWI675291B (zh) 2017-08-29 2018-01-15 電源控制電路以及具備電源控制電路的邏輯電路裝置

Country Status (4)

Country Link
US (1) US10082820B1 (zh)
JP (1) JP6389937B1 (zh)
CN (1) CN109428580B (zh)
TW (1) TWI675291B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6360610B1 (ja) * 2017-11-22 2018-07-18 力晶科技股▲ふん▼有限公司 Ｓｒａｍ装置のための冗長回路、ｓｒａｍ装置、及び半導体装置

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5434824A (en) * 1993-07-21 1995-07-18 Fujitsu Limited Semiconductor memory device with reduced power consumption and reliable read mode operation
TW488060B (en) * 2000-03-10 2002-05-21 Toshiba Corp Ferroelectric memory
CN101278459A (zh) * 2005-09-30 2008-10-01 莫塞德技术公司 低功率睡眠模式运行的启动电路
US7543163B2 (en) * 2005-01-05 2009-06-02 Exar Corporation Low power method of monitoring and of responsively initiating higher powered intelligent response to detected change of condition
CN102342181A (zh) * 2009-03-06 2012-02-01 卢特龙电子公司 具有低功率模式的负载控制装置的多级电源
TW201308895A (zh) * 2011-05-06 2013-02-16 Semiconductor Energy Lab 邏輯電路及半導體裝置
TW201625072A (zh) * 2014-12-25 2016-07-01 茂力科技股份有限公司 一種開關電源系統及其控制電路和控制方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3770836B2 (ja) * 2002-01-23 2006-04-26 株式会社ルネサステクノロジ 高速に電源スイッチのオンオフが可能な論理回路及び同論理回路における電流低減方法
DE10343565B3 (de) * 2003-09-19 2005-03-10 Infineon Technologies Ag Master-Latchschaltung mit Signalpegelverschiebung für ein dynamisches Flip-Flop
TW200525867A (en) * 2004-01-21 2005-08-01 Renesas Tech Corp Voltage clamp circuit, switching power supply apparatus, semiconductor IC device, and voltage level converting circuit
JP4868750B2 (ja) * 2004-03-16 2012-02-01 ローム株式会社 スイッチングレギュレータ
CN101262218B (zh) * 2008-03-11 2012-02-22 东南大学 数据多路及顺/反向输出控制电路
JP2011186934A (ja) 2010-03-10 2011-09-22 Shibaura Institute Of Technology 電源制御回路及び電源制御方法
JP2012039520A (ja) * 2010-08-10 2012-02-23 Powerchip Technology Corp 半導体デバイス回路
JP6027817B2 (ja) 2012-08-10 2016-11-16 キヤノン株式会社 半導体装置とその電源制御方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5434824A (en) * 1993-07-21 1995-07-18 Fujitsu Limited Semiconductor memory device with reduced power consumption and reliable read mode operation
TW488060B (en) * 2000-03-10 2002-05-21 Toshiba Corp Ferroelectric memory
US7543163B2 (en) * 2005-01-05 2009-06-02 Exar Corporation Low power method of monitoring and of responsively initiating higher powered intelligent response to detected change of condition
CN101278459A (zh) * 2005-09-30 2008-10-01 莫塞德技术公司 低功率睡眠模式运行的启动电路
CN102342181A (zh) * 2009-03-06 2012-02-01 卢特龙电子公司 具有低功率模式的负载控制装置的多级电源
TW201308895A (zh) * 2011-05-06 2013-02-16 Semiconductor Energy Lab 邏輯電路及半導體裝置
TW201625072A (zh) * 2014-12-25 2016-07-01 茂力科技股份有限公司 一種開關電源系統及其控制電路和控制方法

Also Published As

Publication number Publication date
JP2019045891A (ja) 2019-03-22
US10082820B1 (en) 2018-09-25
CN109428580A (zh) 2019-03-05
CN109428580B (zh) 2022-05-27
JP6389937B1 (ja) 2018-09-12
TW201913289A (zh) 2019-04-01

Similar Documents

Publication Publication Date Title
US7605623B2 (en) Semiconductor memory apparatus with a delay locked loop circuit
US7394712B2 (en) Semiconductor memory device performing self refresh operation
JP4937929B2 (ja) 駆動回路およびそれを備えた表示装置ならびに表示装置の駆動方法
US7098712B2 (en) Register controlled delay locked loop with reduced delay locking time
JP3900126B2 (ja) 論理処理回路、半導体デバイス及び論理処理装置
US20190190505A1 (en) Delay control circuits
US20200389156A1 (en) Method and arrangement for protecting a digital circuit against time errors
TW200537814A (en) Delay locked loop device
US9768776B1 (en) Data synchronizer for latching an asynchronous data signal relative to a clock signal
US20100235697A1 (en) Error detection in precharged logic
US7932750B2 (en) Dynamic domino circuit and integrated circuit including the same
TWI675291B (zh) 電源控制電路以及具備電源控制電路的邏輯電路裝置
US9590602B2 (en) System and method for a pulse generator
US11996159B2 (en) Semiconductor device including charge pump circuit to generate on device high voltages for memory operations
US6307412B1 (en) Clock monitor circuit and synchronous semiconductor memory device utilizing the circuit
US6147527A (en) Internal clock generator
US9793894B1 (en) Data synchronizer for registering a data signal into a clock domain
US7764099B2 (en) Semiconductor integrated circuit device
US6960941B2 (en) Latch circuit capable of ensuring race-free staging for signals in dynamic logic circuits
JP2002016482A (ja) データ一時記憶装置
US7848163B2 (en) Semiconductor memory device and method for driving the same
US6362657B1 (en) Small aperture latch for use with a differential clock
US11909407B2 (en) Method and system of dynamically controlling reset signal of IQ divider
US20100157701A1 (en) Delay line and memory control circuit utilizing the delay line
US20090201063A1 (en) Dynamic semiconductor device