JP2001256775A5 - - Google Patents

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  1. 複数のブロックに分けられて強誘電体キャパシタを持つメモリセルが配列されたメモリセルアレイと、
    このメモリセルアレイの各ブロック毎に設けられてメモリ動作に必要な昇圧電圧を発生する昇圧電源回路と、
    外部電源端子につながる電源線と前記各昇圧電源回路の電源供給端子との間にそれぞれ設けられて通常のメモリ動作時はオンを保つ昇圧電源スイッチと、
    前記電源線の電圧レベル低下を検知する電圧検出回路と、
    この電圧検出回路の出力により前記メモリセルアレイの選択されているブロックを除き他のブロックに対応する前記昇圧電源スイッチをオフにするスイッチ制御回路と
    を有することを特徴とする強誘電体メモリ。
  2. 前記電源線の電圧が供給されて内部電源電圧を出力する内部電源回路と、
    この内部電源回路に併設された電源用キャパシタと、
    前記内部電源回路と前記電源線との間に設けられて前記電圧検出回路の出力によりオフ制御される内部電源スイッチと
    を有することを特徴とする請求項１記載の強誘電体メモリ。
  3. 複数のブロックに分けられて強誘電体キャパシタを持つメモリセルが配列されたメモリセルアレイと、
    外部電源端子に接続された、第１の電源キャパシタが接続された電源線と、
    前記メモリセルアレイの各ブロック毎に設けられてメモリ動作に必要な昇圧電圧を発生するための、前記電源線に接続される昇圧電源回路と、
    前記各ブロック毎の昇圧電源回路と前記電源線との間に配置された、通常オンである昇圧電源スイッチと、
    前記電源線の電圧レベル低下を検知する電圧検出回路と、
    この電圧検出回路の出力により前記メモリセルアレイの選択されているブロックを除き他のブロックに対応する前記昇圧電源スイッチをオフにするスイッチ制御回路と
    を有することを特徴とする強誘電体メモリ。
  4. 前記電源線の電圧が供給されて内部電源電圧を出力する内部電源回路と、
    前記内部電源回路と前記電源線との間を接続する、通常オンであって前記電圧検出回路の出力によりオフ制御される内部電源スイッチと、
    前記内部電源回路と内部電源スイッチとの接続ノードに接続された第２の電源キャパシタと
    を有することを特徴とする請求項３記載の強誘電体メモリ。
  5. 前記スイッチ制御回路は、
    アドレス信号をデコードして前記メモリセルアレイのブロックを選択するブロックデコーダと、
    このブロックデコーダの出力と前記電圧検出回路の検出出力の論理により前記昇圧電源スイッチを制御する論理ゲートと
    を有することを特徴とする請求項１又は３記載の強誘電体メモリ。
  6. 前記スイッチ制御回路は、アドレスバッファを介して供給されるブロックアドレスに従ってブロック選択を行う
    ことを特徴とする請求項１又は３記載の強誘電体メモリ。
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