DE10302527B4 - Teilspeisespannungserzeugungsschaltung und Halbleiterspeicherbauelement - Google Patents

Teilspeisespannungserzeugungsschaltung und Halbleiterspeicherbauelement Download PDF

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Abstract

Teilspeisespannungserzeugungsschaltung mit
– einem ersten aktiven Widerstandsmittel (P1), das zwischen einen Speisespannungsanschluss (Vcc) und einen ersten Knoten (C) eingeschleift ist und in Reaktion auf einen Ausgangsspannungsanschluss (VOUT) arbeitet,
– einem ersten Spannungsregulierungsmittel (N1), das zwischen den ersten Knoten (C) und einen zweiten Knoten (A) eingeschleift ist und zur Regulierung der Spannung am ersten Knoten in Reaktion auf eine Spannung am zweiten Knoten eingerichtet ist,
– einem zweiten Spannungsregulierungsmittel (P2), das zwischen den zweiten Knoten und einen dritten Knoten (D) eingeschleift ist und zur Regulierung der Spannung am zweiten Knoten in Reaktion auf eine Spannung am dritten Knoten eingerichtet ist,
– einem zweiten aktiven Widerstandsmittel (N2), das zwischen den dritten Knoten und einen Massespannungsan schluss eingeschleift ist und in Reaktion auf den Ausgangsspannungsanschluss arbeitet,
– einem Pull-up-Transistor (N3), der zwischen den Speisespannungsanschluss und den Ausgangsspannungsanschluss eingeschleift ist, um die Ausgangsspannung in Reaktion auf die Spannung am ersten...

Description

  • Die Erfindung bezieht sich auf eine Teilspeisespannungserzeugungsschaltung nach den Merkmalen des Anspruchs 1 und auf ein diese enthaltendes Halbleiterspeicherbauelement.
  • Typische Schaltungen dieser Art erzeugen z.B. eine hälftige Speisespannung als Ausgangsspannung, die zu PMOS- und NMOS-Transistoren rückgekoppelt wird. Eine solche Halbspeisespannungserzeugungsschaltung ist in der Lage, eine stabilisierte hälftige Speisespannung abzugeben, indem der Widerstand in den PMOS- und NMOS-Transistoren in Abhängigkeit von der rückgekoppelten Ausgangsspannung variiert.
  • 1 zeigt ein Schaltbild einer herkömmlichen Halbspeisespannungserzeugungsschaltung, die aus PMOS-Transistoren P1, P2 und P3 und NMOS-Transistoren N1, N2 und N3 aufgebaut ist. Der PMOS-Transistor P1, der NMOS-Transistor N1, der PMOS-Transistor P2 und der NMOS-Transistor N2 sind seriell zwischen einen Speisespannungsanschluss Vcc und einen Massespannungsanschluss eingeschleift. Der NMOS-Transistor N3 und der PMOS-Transistor P3 sind ebenfalls seriell zwischen den Speisespannungsanschluss Vcc und den Massespannungsanschluss eingeschleift.
  • Der PMOS-Transistor P1 ist an einer Source-Elektrode mit der Speisespannung Vcc beaufschlagt, mit einer Gate-Elektrode an einen Knoten B angeschlossen und mit einer Drain-Elektrode an einen Knoten C angeschlossen und bildet erste aktive Widerstandsmittel. Der NMOS-Transistor N1 weist eine Drain- und eine Gate-Elektrode auf, die gemeinsam mit dem Knoten C verbunden sind, während er mit einer Source-Elektrode an einen Knoten A angeschlossen ist. Der PMOS-Transistor P2 ist mit einer Source-Elektrode an den Knoten A angeschlossen, während eine Gate- und eine Drain-Elektrode desselben gemeinsam mit einem Knoten D verbunden sind. Der NMOS-Transistor N2, der zweite aktive Widerstandsmittel bildet, ist mit einer Drain-Elektrode an den Knoten D und mit einer Gate-Elektrode an den Knoten B angeschlossen, während er an einer Source-Elektrode von der Massespannung beaufschlagt ist. Der NMOS-Transistor N3 ist an einer Drain-Elektrode von der Speisespannung Vcc beaufschlagt, während er mit einer Gate-Elektrode an den Knoten C und mit einer Source-Elektrode an den Knoten B angeschlossen ist. Der PMOS-Transistor P3 ist mit einer Source-Elektrode an den Knoten B und mit einer Gate-Elektrode an den Knoten D angeschlossen, während er an einer Drain-Elektrode von der Massespannung beaufschlagt ist.
  • Die PMOS-Transistoren P1 und P3 sind auf einem Substrat ausgebildet, das mit einer Volumenspeisespannung verbunden ist. Der PMOS-Transistor P2 ist auf einem Substrat ausgebildet, das mit dem Substrat der PMOS-Transistoren P1 und P3 verbunden ist. Die NMOS-Transistoren N1, N2 und N3 sind auf einem Substrat ausgebildet, das mit der Volumenspeisespannung verbunden ist.
  • Die Schaltung von 1 arbeitet wie folgt. Sie gibt über den Knoten B eine Ausgangsspannung VOUT ab, die halb so groß wie die Speisespannung Vcc ist. Der Knoten A ist so ausgelegt, dass er auf dem Spannungswert Vcc/2 liegt. Die Spannung am Knoten C beträgt Vcc/2 + VTN, wobei VTN eine Schwellenspannung des NMOS-Transistors N1 ist. Die Spannung am Knoten D beträgt Vcc/2 – VTP, wobei VTP eine Schwellenspannung des PMOS-Transistors P2 bezeichnet. Dementsprechend sind der NMOS-Transistor N3 und der PMOS-Transistor P3 beide etwas leitend geschaltet, so dass eine stabile Ausgangsspannung VOUT mit dem halben Wert der Speisespannung Vcc erzeugt wird.
  • Wenn die Ausgangsspannung VOUT abnimmt, verringert sich der Widerstand des PMOS-Transistors P1, während sich der Widerstand des NMOS-Transistors N2 erhöht, wodurch die Spannung am Knoten A ansteigt. Dadurch steigt die Spannung am Knoten C, während die Spannung am Knoten D abnimmt, so dass der NMOS-Transistor N3 stärker leitend und der PMOS-Transistor P3 sperrend geschaltet werden, was die Spannung am Knoten B wieder anhebt.
  • Wenn die Ausgangsspannung VOUT zunimmt, nimmt der Widerstand des NMOS-Transistors N2 ab, und der Widerstand des PMOS-Transistors P1 steigt an, wodurch die Spannung am Knoten A abnimmt. Dadurch verringert sich die Spannung am Knoten C, und die Spannung am Knoten D erhöht sich, so dass der PMOS-Transistor P3 stärker leitend und der NMOS-Transistor N3 sperrend geschaltet werden, so dass die Spannung am Knoten B wieder abnimmt.
  • Wenn die Ausgangsspannung VOUT auf einen Pegel unterhalb der Schwellenspannung des PMOS-Transistors P1 und/oder des NMOS-Transistors N2 abnimmt, werden der PMOS-Transistor P1 und/oder der NMOS-Transistor N2 sperrend geschaltet, was diese Halbspeisespan nungserzeugungsschaltung in ihrer Funktion stört und sogar funktionsuntüchtig macht. Diese Schwierigkeit ist besonders dann relevant, wenn an die Schaltung von 1 eine relativ niedrige Speisespannung Vcc angelegt wird, da sich die Schwellenspannungen der Transistoren nicht proportional zur Speisespannung Vcc verringern.
  • Im allgemeinen ist die Schwellenspannung des PMOS-Transistors P1 größer als die Schwellenspannung des NMOS-Transistors N2, so dass der Betrieb der Halbspeisespannungserzeugungsschaltung primär von der Schwellenspannung des PMOS-Transistors P1 abhängt. Dementsprechend wird der Betrieb dieser herkömmlichen Halbspeisespannungserzeugungsschaltung gestört, wenn die Speisespannung Vcc unterhalb des Spannungswertes VTP + VTN liegt.
  • Wenn die Speisespannung Vcc beispielsweise 1,5 V beträgt, liegt die Ausgangsspannung VOUT bei 0,75 V. Bei einer angenommenen Schwellenspannung des PMOS-Transistors P1 von 0,8 V und des NMOS-Transistors N2 von 0,75 V beträgt die Spannung zwischen der Source- und der Gate-Elektrode des PMOS-Transistors P1 0,85 V und die Spannung zwischen der Source- und der Gate-Elektrode des NMOS-Transistors N2 0,65 V, wenn die Ausgangsspannung VOUT von 0,65 V auf 0,75 V wechselt. Dies sperrt den NMOS-Transistor N2, wodurch die Schaltung funktionsunfähig wird. Wenn die Ausgangsspannung VOUT von 0,85 V auf 0,75 V übergeht, beträgt die Spannungsdifferenz zwischen der Source- und der Gate-Elektrode des PMOS-Transistors P1 0,65 V und zwischen der Source- und der Gate-Elektrode des NMOS-Transistors N2 0,85 V. Dies sperrt den PMOS-Transistor P1, so dass die Schaltung wiederum funktionsunfähig wird.
  • Wenn somit bei der Halbspeisespannungserzeugungsschaltung von 1 die Speisespannung Vcc unterhalb von 1,55 V, d.h. VTP + VTN, liegt, liegt die Ausgangsspannung VOUT unterhalb von 0,8 V und damit unter halb der Schwellenspannung des PMOS-Transistors P1 und/oder der Schwellenspannung des NMOS-Transistors N2. Dadurch werden der PMOS-Transistor P1 und/oder der NMOS-Transistor N2 sperrend geschaltet, wodurch die Schaltung außer Funktion gerät.
  • Ein Problempunkt der Halbspeisespannungserzeugungsschaltung von 1 liegt folglich darin, dass sie funktionsunfähig wird, wenn ihre Ausgangsspannung niedriger als eine Schwellenspannung der PMOS- oder NMOS-Transistoren wird. Diese Schwierigkeit zeigt sich am häufigsten in fortschrittlichen Halbleiterspeicherbauelementen, bei denen niedrige Speisespannungen üblich sind. In früheren Halbleiterspeicherbauelementen, die relativ hohe Speisespannungen benutzen, werden Halb speisespannungserzeugungsschaltungen zum Vorladen von Bitleitungspaaren und Datenleitungspaaren verwendet, ohne dass dies problematisch ist. In fortgeschrittenen Halbleiterspeicherbauelementen kann diese herkömmliche Halbspeisespannungserzeugungsschaltung jedoch nicht ohne weiteres zum Vorladen von Bitleitungspaaren und Datenleitungspaaren verwendet werden, da die Vorladespannung eventuell auf einen Pegel abnimmt, der unter der Schwellenspannung eines oder mehrerer der in dieser Schaltung enthaltenen Transistoren liegt.
  • Weitere herkömmliche Spannungserzeugungsschaltungen für Halbleiterbauelemente sind in den Patentschriften US 5.528.548 A und US 5.847.597 A offenbart.
    •
  • Der Erfindung liegt als technisches Problem die Bereitstellung einer Teilspeisespannungserzeugungsschaltung der eingangs genannten Art, die auch dann funktionsfähig bleibt, wenn die Teilspeisespannung niedriger als eine Schwellenspannung eines in der Schaltung enthaltenen Transistors ist, und eines mit einer derartigen Schaltung ausgerüsteten Halbleiterspeicherbauelements zugrunde.
  • Die Erfindung löst dieses Problem durch die Bereitstellung einer Teilspeisespannungserzeugungsschaltung mit den Merkmalen des Anspruchs 1 und eines Halbleiterspeicherbauelements mit den Merkmalen des Anspruchs 13. Erfindungsgemäß ist ein erstes passives Widerstandsmittel einem ersten aktiven Widerstandsmittel und/oder ein zweites passives Widerstandsmittel einem zweiten aktiven Widerstandsmitteln parallel geschaltet. Dadurch bleibt die Schaltung zuverlässig auch bei relativ niedriger Speisespannung funktionsfähig, selbst wenn letztere unter der Schwellenspannung eines Transistors liegt, der das erste oder zweite aktive Widerstandsmittel bildet.
  • Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
  • Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie das zu deren besserem Verständnis oben erläuterte, herkömmliche Ausführungsbeispiel sind in den Zeichnungen dargestellt, in denen zeigen:
  • 1 ein Schaltbild einer herkömmlichen Teilspeisespannungserzeugungsschaltung,
  • 2 ein Schaltbild einer erfindungsgemäßen Teilspeisespannungserzeugungsschaltung,
  • 3 ein Schaltbild einer weiteren erfindungsgemäßen Teilspeisespannungserzeugungsschaltung,
  • 4 ein Schaltbild einer weiteren erfindungsgemäßen Teilspeisespannungserzeugungsschaltung,
  • 5 ein Schaltbild einer weiteren erfindungsgemäßen Teilspeisespannungserzeugungsschaltung und
  • 6 ein Blockschaltbild eines erfindungsgemäßen Halbleiterspeicherbauelements mit Teilspeisespannungserzeugungsschaltung.
    •
  • 2 zeigt im Schaltbild eine erste erfindungsgemäße Teilspeisespannungserzeugungsschaltung in Form einer entsprechenden Halbspeisespannungserzeugungsschaltung. Soweit der Aufbau der Schaltung von 2 demjenigen der herkömmlichen Schaltung von 1 entspricht, kann auf die obige Erläuterung zur Schaltung von 1 verwiesen werden, wobei der Übersichtlichkeit halber in 2 und den weiteren 3 bis 6 für funktionell gleichartige Elemente wie in der Schaltung von 1 gleiche Bezugszeichen verwendet sind. Als Modifikation der Schaltung von 1 sind bei der Schaltung von 2 ein erster Widerstand R1 zwischen die Source- und die Drain-Elektrode des PMOS-Transistors P1 und ein zweiter Widerstand R2 zwischen die Source- und die Drain-Elektrode des NMOS-Transistors N2 eingeschleift.
  • Die Halbspeisespannungserzeugungsschaltung von 2 arbeitet wie folgt. Die Spannung am Knoten A ist gleich der halben Speisespannung Vcc. Die Ausgangsspannung VOUT ist daher ebenfalls gleich der halben Speisespannung, d.h. gleich Vcc/2. Dementsprechend sind der NMOS-Transistor N3 und der PMOS-Transistor P3 etwas leitend geschaltet, so dass eine stabilisierte halbe Speisespannung erzeugt wird.
  • Wenn die Ausgangsspannung VOUT abnimmt, verringert sich der Widerstand des PMOS-Transistors P1, während der Widerstand des NMOS-Transistors N2 ansteigt, was in einem Anwachsen der Spannung am Knoten A resultiert. Wenn die Spannung am Knoten B auf einen Pegel abfällt, der unter der Schwellenspannung des NMOS-Transistors N2 liegt, bleibt die Schaltung von 2 wegen des Widerstands R2 trotzdem funktionsfähig. Die Spannung am Knoten C steigt an, und die Spannung am Knoten D fällt ab, so dass der NMOS-Transistor N3 leitend und der PMOS-Transistor P3 sperrend geschaltet wird. Die Spannung am Knoten B wird somit wieder auf den Sollwert gebracht. Wenn die Ausgangsspannung VOUT auf einen Pegel ansteigt, der über der halben Speisespannung Vcc/2 liegt, nimmt der Widerstand des NMOS- Transistors N2 ab, und der Widerstand des PMOS-Transistors P1 steigt an. Dadurch nimmt die Spannung am Knoten A ab. Die Spannung am Knoten B erhöht sich, was den PMOS-Transistor P1 sperrend schaltet. Dennoch bleibt die Schaltung von 2 wegen des Widerstands R1 weiterhin funktionsfähig. Die Spannung am Knoten C nimmt ab, und die Spannung am Knoten D steigt an, so dass der NMOS-Transistor N3 sperrend und der PMOS-Transistor P3 leitend geschaltet werden. Folglich nimmt die Spannung am Knoten B wieder ab.
  • Wie oben erläutert, arbeitet die Halbspeisespannungserzeugungsschaltung gemäß der Erfindung zuverlässig und erzeugt kontinuierlich eine stabile Ausgangsspannung VOUT selbst dann, wenn die Ausgangsspannung VOUT niedriger als eine Schwellenspannung des PMOS-Transistors P1 oder eine Schwellenspannung des NMOS-Transistors N2 ist.
  • Der PMOS-Transistor P3 hat im allgemeinen wegen seines hohen Widerstands eine größere Abmessung als der NMOS-Transistor N3. Indem der PMOS-Transistor P3 mit größerer Abmessung als der NMOS-Transistor N3 gebildet wird, ist der Widerstand des PMOS-Transistors P3 geringer, so dass die Schaltung auch bei verringerter Speisespannung eine stabile Ausgangsspannung gleich der halben Speisespannung erzeugt. Anders gesagt, nimmt die Spannung am Knoten B ab, wenn die Speisespannung verringert wird, und die Spannungsdifferenz zwischen der Gate- und der Source-Elektrode des PMOS-Transistors P3 verringert sich. Andererseits kann der PMOS-Transistor P3 leitend geschaltet werden, um die halbe Speisespannung stabil als Ausgangsspannung VOUT zu erzeugen. Der Widerstand des PMOS-Transistors P3 sollte niedrig sein, da seine Schwellenspannung so gewählt ist, dass der PMOS-Transistor P3 leitend geschaltet wird.
  • 3 zeigt im Schaltbild eine Variante der Schaltung von 2 als weitere erfindungsgemäße Halbspeisespannungserzeugungsschaltung. Die Schaltung von 3 unterscheidet sich von derjenigen in 2 nur darin, dass der PMOS-Transistor P3 mit dem Substrat verbunden ist, auf dem er gebildet ist. Speziell ist der PMOS-Transistor P3 mit seiner Source-Elektrode an das Substrat angeschlossen, wodurch der Widerstand des PMOS-Transistors P3 verringert wird und folglich die Abmessung des PMOS-Transistors P3 verringert werden kann. Die Betriebsweise der Schaltung von 3 entspricht derjenigen von 2.
  • 4 zeigt eine weitere Variante der Schaltung von 2. Die erfindungsgemäße Halbspeisespannungserzeugungsschaltung von 4 entspricht derjenigen von 2 mit der Ausnahme, dass der zweite Widerstand R2 der Schaltung von 2 fehlt. Um das Fehlen des Widerstands R2 zu kompensieren, wird bei der Schaltung von 4 im Herstellungsprozess die Schwellenspannung des NMOS-Transistors N2 auf einen vergleichsweise sehr niedrigen Wert herabgesetzt. Im allgemeinen ist es ziemlich schwierig, die Schwellenspannung eines PMOS-Transistors zu reduzieren, jedoch ist es relativ einfach, die Schwellenspannung eines NMOS-Transistors während seiner Herstellung zu verringern.
  • Die Betriebsweise der Schaltung von 4 entspricht weitestgehend derjenigen der Schaltung von 2. Bei niedrigerem Speisespannungspegel verringert sich der Spannungspegel des Knotens B. Die Schaltung von 4 bleibt funktionsfähig, da die Schwellenspannung des NMOS-Transistors N2 klein genug ist, so dass der Spannungspegel am Knoten B größer bleibt als die Schwellenspannung des NMOS-Transistors N2.
  • 5 zeigt eine weitere erfindungsgemäße Halbspeisespannungserzeugungsschaltung, die derjenigen von 4 mit der Ausnahme entspricht, dass bei der Schaltung von 5 die Source-Elektrode des PMOS-Transistors P3 mit dem Substrat verbunden ist, auf dem er gebildet ist, wie dies bei der Schaltung von 3 der Fall ist. Speziell ist die Source-Elektrode des PMOS-Transistors P3 mit dem Substrat verbunden, so dass der Widerstand des PMOS-Transistors P3 abnimmt und daher die Abmessung des PMOS-Transistors P3 kleiner gewählt werden kann. Die Schaltung von 5 arbeitet in gleicher Weise wie die Schaltung von 4.
  • Es versteht sich, dass jeder der einzelnen Widerstände R1 und R2 in den Schaltungen der 2 bis 5 durch mehrere parallel geschaltete Widerstände ersetzt sein kann. Dabei kann vorgesehen sein, dass die Widerstände mit einem vorgegebenen Steuersignal verbunden sind, über das ihr Widerstand verändert werden kann.
  • 6 zeigt ein Halbleiterspeicherbauelement mit erfindungsgemäßer Halbspeisespannungserzeugungsschaltung. Das Halbleiterspeicherbauelement von 6 umfasst mehrere Speicherzellenfeldblöcke BLK1,..., BLKn, mit n als einer ganzen Zahl, und mehrere Bitleitungspaare BL1-BL1B, BL2-BL2B,..., die über jeden der Speicherzellenfeldblöcke hinweg verlaufen. An Kreuzungsbereichen mit Wortleitungen WL1 sind Speicherzellen MC angeordnet. Entlang der linken Seite jedes der Speicherzellenfeldblöcke sind eine Vorladeschaltung 14-1 und eine Bitleitungsisolationsschaltung 12-1 vorgesehen. Entlang der rechten Seite jedes Speicherzellenfeldblocks sind eine Vorladeschaltung 14-2 und eine Bitleitungsisolationsschaltung 12-2 angeordnet. Abtastverstärker 10-1, 10-2, 10-12 sind mit jedem Bitleitungspaar verbunden. Des weiteren beinhaltet das Halbleiterspeicherbauelement eine Vorladespannungserzeugungsschaltung 20, die durch eine erfindungsgemäße Teilspeisespannungserzeugungsschaltung realisiert ist. Die Bitleitungsisolationsschaltung 12-2 umfasst zwei NMOS-Transistoren N1 und N2. Die Bitleitungsisolationsschaltung 12-2 umfasst zwei NMOS-Transistoren N3 und N4. Blockauswahlsignale ISO1 bis ISOn dienen zum Auswählen eines jeweiligen Speicherzellenfeldblocks.
  • Das Halbleiterspeicherbauelement von 6 arbeitet wie folgt. Die Vorladespannungserzeugungsschaltung 20 erzeugt aus einer zugeführten Speisespannung eine Bruchteilspannung hiervon als Vorladespannung VPRE, z.B. die halbe Speisespannung. Die Vorladeschaltungen 14-1, 14-2 beginnen daraufhin, die Bitleitungspaare BL1-BL1B, BL2-BL2B,... mit der halben Speisespannung vorzuladen. Die von der Vorladespannungserzeugungsschaltung 20 abgegebene Vorladespannung ist stets stabilisiert, da die Vorladespannungserzeugungsschaltung 20 von einer erfindungsgemäßen Teilspeisespannungserzeugungsschaltung gebildet wird, z.B. von einer der Halbspeisespannungserzeugungsschaltungen der 2 bis 5. Selbst wenn folglich die Speisespannung Vcc abnimmt, erzeugt die Vorladespannungserzeugungsschaltung 20 zuverlässig eine stabile Teilspeisespannung, z.B. die halbe Speisespannung Vcc/2, und überträgt diese kontinuierlich zu den Vorladeschaltungen 14-1, 14-2.

Claims (13)

  1. Teilspeisespannungserzeugungsschaltung mit – einem ersten aktiven Widerstandsmittel (P1), das zwischen einen Speisespannungsanschluss (Vcc) und einen ersten Knoten (C) eingeschleift ist und in Reaktion auf einen Ausgangsspannungsanschluss (VOUT) arbeitet, – einem ersten Spannungsregulierungsmittel (N1), das zwischen den ersten Knoten (C) und einen zweiten Knoten (A) eingeschleift ist und zur Regulierung der Spannung am ersten Knoten in Reaktion auf eine Spannung am zweiten Knoten eingerichtet ist, – einem zweiten Spannungsregulierungsmittel (P2), das zwischen den zweiten Knoten und einen dritten Knoten (D) eingeschleift ist und zur Regulierung der Spannung am zweiten Knoten in Reaktion auf eine Spannung am dritten Knoten eingerichtet ist, – einem zweiten aktiven Widerstandsmittel (N2), das zwischen den dritten Knoten und einen Massespannungsan schluss eingeschleift ist und in Reaktion auf den Ausgangsspannungsanschluss arbeitet, – einem Pull-up-Transistor (N3), der zwischen den Speisespannungsanschluss und den Ausgangsspannungsanschluss eingeschleift ist, um die Ausgangsspannung in Reaktion auf die Spannung am ersten Knoten hochzuziehen, und – einem Pull-down-Transistor (P3), der zwischen den Massespannungsanschluss und den Ausgangsspannungsanschluss eingeschleift ist, um die Ausgangsspannung in Reaktion auf die Spannung am dritten Knoten herunterzuziehen, und – einem ersten passiven Widerstandsmittel (R1), das parallel zu dem ersten aktiven Widerstandsmittel (P1) zwischen den Speisespannungsanschluss (Vcc) und den ersten Knoten (C) einschleift ist, und/oder einem zweiten passiven Widerstandsmittel (R2), das parallel zu dem zweiten aktiven Widerstandsmittel (N2) zwischen den dritten Knoten (D) und den Massespannungsanschluss eingeschleift ist.
  2. Teilspeisespannungserzeugungsschaltung nach Anspruch 1, weiter dadurch gekennzeichnet, dass das erste aktive Widerstandsmittel und/oder das zweite aktive Widerstandsmittel einen Widerstandswert aufweisen, der in Abhängigkeit von der Ausgangsspannung (VOUT) variiert.
  3. Teilspeisespannungserzeugungsschaltung nach Anspruch 1 oder 2, weiter dadurch gekennzeichnet, dass das erste aktive Widerstandsmittel durch einen PMOS-Transistor (P1) gebildet ist, der an einer Source-Elektrode die Speisespannung empfängt, an einer Gate-Elektrode die Ausgangsspannung emp fängt und mit einer Drain-Elektrode an den ersten Knoten angeschlossen ist.
  4. Teilspeisespannungserzeugungsschaltung nach Anspruch 3, weiter dadurch gekennzeichnet, dass die Source-Elektrode des das erste aktive Widerstandsmittel bildenden PMOS-Transistors (P1) mit einem Substrat verbunden ist, auf dem der PMOS-Transistor ausgebildet ist.
  5. Teilspeisespannungserzeugungsschaltung nach einem der Ansprüche 1 bis 4, weiter dadurch gekennzeichnet, dass das erste und/oder das zweite passive Widerstandsmittel jeweils aus einem oder mehreren Widerstandselementen (R1, R2) bestehen.
  6. Teilspeisespannungserzeugungsschaltung nach einem der Ansprüche 1 bis 5, weiter dadurch gekennzeichnet, dass das zweite aktive Widerstandsmittel durch einen NMOS-Transistor (N2) gebildet ist, der mit einer Source-Elektrode an die Massespannung, mit einer Gate-Elektrode an den Ausgangsspannungsanschluss und mit einer Drain-Elektrode an den dritten Knoten angeschlossen ist.
  7. Teilspeisespannungserzeugungsschaltung nach einem der Ansprüche 1 bis 6, weiter dadurch gekennzeichnet, dass das erste Spannungsregulierungsmittel von einem NMOS-Transistor (N1) gebildet ist, der mit einer Source-Elektrode an den zweiten Knoten, mit einer Gate-Elektrode an den ersten Knoten und mit einer Drain-Elektrode an den ersten Knoten angeschlossen ist.
  8. Teilspeisespannungserzeugungsschaltung nach einem der Ansprüche 1 bis 7, weiter dadurch gekennzeichnet, dass das zweite Spannungsregulierungsmittel von einem PMOS-Transistor (P2) gebildet ist, der mit einer Source-Elektrode an den zweiten Knoten sowie mit einer Gate-Elektrode und einer Drain-Elektrode an den dritten Knoten angeschlossen ist.
  9. Teilspeisespannungserzeugungsschaltung nach einem der Ansprüche 1 bis 8, weiter dadurch gekennzeichnet, dass der Pull-up-Transistor ein NMOS-Transistor (N3) ist, der mit einer Source-Elektrode an den Ausgangsspannungsanschluss, mit einer Gate-Elektrode an den ersten Knoten und mit einer Drain-Elektrode an die Speisespannung angeschlossen ist.
  10. Teilspeisespannungserzeugungsschaltung nach einem der Ansprüche 1 bis 9, weiter dadurch gekennzeichnet, dass der Pull-down-Transistor ein PMOS-Transistor (P3) ist, der mit einer Source-Elektrode an den Ausgangsspannungsanschluss, mit einer Gate-Elektrode an den dritten Knoten und mit einer Drain-Elektrode an den Massespannungsanschluss angeschlossen ist.
  11. Teilspeisespannungserzeugungsschaltung nach Anspruch 10, weiter dadurch gekennzeichnet, dass die Source-Elektrode des Pull-down-Transistors mit einem Substrat verbunden ist, auf dem dieser Transistor ausgebildet ist.
  12. Teilspeisespannungserzeugungsschaltung nach einem der Ansprüche 9 bis 11, weiter dadurch gekennzeichnet, dass die Source-Elektrode des Pull-up-Transistors mit einem Substrat verbunden ist, auf dem dieser Transistor ausgebildet ist.
  13. Halbleiterspeicherbauelement mit – einem Speicherzellenfeld (BLK1,..., BLKn) mit mehreren Speicherzellen (MC), die an Kreuzungspunkten einer Mehrzahl von Wortleitungen (WL1) und einer Mehrzahl von Bitleitungen (BL1, BL1B,...) gebildet sind, – einem Vorlademittel (14-1, 14-2) zum Vorladen der mehreren Bitleitungen mit einem Bruchteil der Speisespannung und – einem Teilspeisespannungserzeugungsmittel (20) einer Teilspeisespannungserzeugungsschaltung nach einem der Ansprüche 1 bis 12 zur Erzeugung der Teilspeisespannung (VPRE).
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