JPS6085496A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPS6085496A JPS6085496A JP58193747A JP19374783A JPS6085496A JP S6085496 A JPS6085496 A JP S6085496A JP 58193747 A JP58193747 A JP 58193747A JP 19374783 A JP19374783 A JP 19374783A JP S6085496 A JPS6085496 A JP S6085496A
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- Japan
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- flip
- flop
- ram
- semiconductor memory
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はスタティック型メモリを構成する半導体メモリ
に関する。
に関する。
従来マイクロコンビエータ等に使用される半導体メモリ
は、固定した情報を記憶するＲＯＭ（ＥＦＲＯＭつまシ
イレイサッル・グロダラマッルＲＯＭ ＃ Ｙスジ１０
Ｍ ）と、可変する情報を記憶するＲＡＭ （スタティ
ックＲＡＭ 、ダイナミックＲＡＭ）の二本立てで使用
されている。一方、従来の不揮発性ＲＡＭ （ＭＮＯＳ
つまシメタル・ナイトライド・オキサイド・七宝コンダ
クタＲＡＭ ）は、電源オフ時のＲＡＭの状態を電源オ
ン時に再現するものであるが、一定のマスクパターン（
データノ４？ｐ−ン）を再現するものではない。ところ
で従来のスタテイ、りＲＡＭは、電源投入時に内部の記
憶状態は不定になっておシ、外部からの書き込みによシ
一定の情報を保持するにいたる。また従来のＲＯＭは読
み出し専用であシ、一部分であっても書き替えることが
できないものである。
は、固定した情報を記憶するＲＯＭ（ＥＦＲＯＭつまシ
イレイサッル・グロダラマッルＲＯＭ ＃ Ｙスジ１０
Ｍ ）と、可変する情報を記憶するＲＡＭ （スタティ
ックＲＡＭ 、ダイナミックＲＡＭ）の二本立てで使用
されている。一方、従来の不揮発性ＲＡＭ （ＭＮＯＳ
つまシメタル・ナイトライド・オキサイド・七宝コンダ
クタＲＡＭ ）は、電源オフ時のＲＡＭの状態を電源オ
ン時に再現するものであるが、一定のマスクパターン（
データノ４？ｐ−ン）を再現するものではない。ところ
で従来のスタテイ、りＲＡＭは、電源投入時に内部の記
憶状態は不定になっておシ、外部からの書き込みによシ
一定の情報を保持するにいたる。また従来のＲＯＭは読
み出し専用であシ、一部分であっても書き替えることが
できないものである。
このような状況にあって、ＲＡＭであっても、必要な時
に成る一定のメモリ・リーン（情報の有意セット）を持
たせられないか（現在は不可）。
に成る一定のメモリ・リーン（情報の有意セット）を持
たせられないか（現在は不可）。
またはＲＯＭであっても、データｉ＋ターンの一部分を
プログラム実行中に変更できないか（現在は不可）とい
う要求がある。しかしながら従来の不揮発性ＲＡＭ （
ＭＮＯ８型ＲＡＭ ）では、ＲＡＭの内容が電源断に際
して変化しないことに重点が置かれ、ＲＡＭを使用中の
任意の時点で、ＲＡＭの内容を成る一定のパターンに変
化させることについては考慮されていないものである。
プログラム実行中に変更できないか（現在は不可）とい
う要求がある。しかしながら従来の不揮発性ＲＡＭ （
ＭＮＯ８型ＲＡＭ ）では、ＲＡＭの内容が電源断に際
して変化しないことに重点が置かれ、ＲＡＭを使用中の
任意の時点で、ＲＡＭの内容を成る一定のパターンに変
化させることについては考慮されていないものである。
本発明の目的は、スタテイ、りＲＡＭの各メモリセルを
構成する各７リツプフロツグ回路ヲ任意の時点でそれぞ
れ一定のノ４ターンに従った方向にセットできるように
することでアわ、またスタティックＲＡＭがセットされ
るノ母ターンは１組以上あって、任意の組を選択しセッ
トできるようにすることである◎ 〔発明の概要〕 本発明は上記目的を達成するため、スタティックＲＡＭ
の各メモリセルを構成する各７リツプフロツグを強制的
にセットまたはリセットさせるためのスイッチ回路を、
各７リツプフロツゾ毎に増設し、そのスイッチ回路をオ
ン、オフさせるための制御線との接続を、１組以上のパ
ターンで設定しておくようにしたものである。
構成する各７リツプフロツグ回路ヲ任意の時点でそれぞ
れ一定のノ４ターンに従った方向にセットできるように
することでアわ、またスタティックＲＡＭがセットされ
るノ母ターンは１組以上あって、任意の組を選択しセッ
トできるようにすることである◎ 〔発明の概要〕 本発明は上記目的を達成するため、スタティックＲＡＭ
の各メモリセルを構成する各７リツプフロツグを強制的
にセットまたはリセットさせるためのスイッチ回路を、
各７リツプフロツゾ毎に増設し、そのスイッチ回路をオ
ン、オフさせるための制御線との接続を、１組以上のパ
ターンで設定しておくようにしたものである。
以下図面を参照して本発明の一実施例を説明する。第１
図においてＴ、〜Ｔｆはメモリセルとしての７リツプフ
ロツグ回路１を構成するＦＥＴ（以下ＭＯＢ）ランジス
タという）である。ＴＩ＋Ｔ Ｂ −−−Ｔｚ 、 Ｔ
ｚ＋１は用意されたｒ−夕をＲＡＭに呼び出すためのｙ
ｊＤ８）ランジスタである。Ｈｌ・・・Ｈｎは用意され
たデータの入力制御線である。
図においてＴ、〜Ｔｆはメモリセルとしての７リツプフ
ロツグ回路１を構成するＦＥＴ（以下ＭＯＢ）ランジス
タという）である。ＴＩ＋Ｔ Ｂ −−−Ｔｚ 、 Ｔ
ｚ＋１は用意されたｒ−夕をＲＡＭに呼び出すためのｙ
ｊＤ８）ランジスタである。Ｈｌ・・・Ｈｎは用意され
たデータの入力制御線である。
Ｍ、、 Ｍ、、 ・・・Ｍｆｌｌ、 Ｍｍ＋１はＭＯＳ
）ランジスタのｒ−）と制御線の配線ポイントである
。ここで配線ポイントＭ１とＭｌはいずれが一方がコン
タクトされておシ、他方はコンタクトが実施されておら
ず、以下同様にしてＭｍとＭｍ＋ １はいずれか一方が
コンタクトされておシ、他方はコンタクトが実施されて
いない。また制御線Ｈ。
）ランジスタのｒ−）と制御線の配線ポイントである
。ここで配線ポイントＭ１とＭｌはいずれが一方がコン
タクトされておシ、他方はコンタクトが実施されておら
ず、以下同様にしてＭｍとＭｍ＋ １はいずれか一方が
コンタクトされておシ、他方はコンタクトが実施されて
いない。また制御線Ｈ。
はメモリセル１に１番目のｒ−夕を用意し、以下同様に
して九はメモリセル１に真番目のデータを用意する。Ｄ
、Ｄはデータ人出力線である０８ＥＬはデータ入出力選
択線である。
して九はメモリセル１に真番目のデータを用意する。Ｄ
、Ｄはデータ人出力線である０８ＥＬはデータ入出力選
択線である。
第１図のものにあっては、制御線Ｈ１〜Ｈｎが１０１（
低レベル）の時トランジスタＴｔｓＴｍ〜’ｒｚ ｌ
Ｔｔ＋１がオフであるから、通常のＲＡＭとして使用で
きる。ところが、例えば制御線Ｈ１が“１”（高レベル
）として、配線−インドＭ１でのコンタクＦが実施され
ている場合は、トランジスタＴ１がオンしてフリッｆ７
０．ノ１を、出力端Ｏ１が″０＃になるようにセットす
る。−５一 方、配線ポイントＭ１でのコンタクトが実施されている
場合は、トランジスタＴ、がオンして７す、プフロッｆ
ｘを、出力端Ｏｓが１０”になるようにセットするもの
でわる〇 第２図はＮチャネル型ＭＯ８タイプのＲＡＭの構成例で
、トランジスタ素子を全部Ｎチャネル型とし、抵抗Ｒ１
ｓ Ｒ２、容量ＣＩ＋０２を用いた点が第１図の実施例
と異なっておシ、他の事項は第１図のものと同様である
＠ 第３図は０ＭＯ８構成のＲＡＭとし、かつトランジスタ
Ｔ１ｍＴ１のダート線と制御線Ｈ１−”Ｔｎの配線ポイ
ントＭ１〜Ｍｍ＋１をダイオードマトリクスとした場合
の例である。ここで配線−インドＭ１が、拡大図で示さ
れる如くダイオードＤ１あシの時、配線？インドＭ、に
はダイオードは省略され、その逆にＭｌがダイオードな
しの啄Ｍ意にはＭｌの拡大図で示される如きダイオード
が設けられる。配線−イントＭ喜とＭ４の関係も上記Ｍ
ｌ とＭｌの関係と同様であシ、以下同じくＭｍとＭｒ
ｎ＋ １の関係も上記Ｍ１とＭｍの関６一 係と同様である。
低レベル）の時トランジスタＴｔｓＴｍ〜’ｒｚ ｌ
Ｔｔ＋１がオフであるから、通常のＲＡＭとして使用で
きる。ところが、例えば制御線Ｈ１が“１”（高レベル
）として、配線−インドＭ１でのコンタクＦが実施され
ている場合は、トランジスタＴ１がオンしてフリッｆ７
０．ノ１を、出力端Ｏ１が″０＃になるようにセットす
る。−５一 方、配線ポイントＭ１でのコンタクトが実施されている
場合は、トランジスタＴ、がオンして７す、プフロッｆ
ｘを、出力端Ｏｓが１０”になるようにセットするもの
でわる〇 第２図はＮチャネル型ＭＯ８タイプのＲＡＭの構成例で
、トランジスタ素子を全部Ｎチャネル型とし、抵抗Ｒ１
ｓ Ｒ２、容量ＣＩ＋０２を用いた点が第１図の実施例
と異なっておシ、他の事項は第１図のものと同様である
＠ 第３図は０ＭＯ８構成のＲＡＭとし、かつトランジスタ
Ｔ１ｍＴ１のダート線と制御線Ｈ１−”Ｔｎの配線ポイ
ントＭ１〜Ｍｍ＋１をダイオードマトリクスとした場合
の例である。ここで配線−インドＭ１が、拡大図で示さ
れる如くダイオードＤ１あシの時、配線？インドＭ、に
はダイオードは省略され、その逆にＭｌがダイオードな
しの啄Ｍ意にはＭｌの拡大図で示される如きダイオード
が設けられる。配線−イントＭ喜とＭ４の関係も上記Ｍ
ｌ とＭｌの関係と同様であシ、以下同じくＭｍとＭｒ
ｎ＋ １の関係も上記Ｍ１とＭｍの関６一 係と同様である。
第３図のものにあっては、制御線Ｈ１〜Ｈｎが１０”レ
ベルの時トランジスタＴＩ＋Ｔｆｆｉがオフであるから
、通常のＲＡＭとして使用できる。ところが、例えば制
御線Ｈ１が“１”として配線ポイントＭ１にダイオード
ＤＩがあれば、トランジスタＴＩがオンして７リツゾフ
ロ、プ１を、出力端０１が″０＃になるようにセットす
る。一方、配線ポイン）Ｍｍ側にダイオードＤＩがあれ
ば、トランジスタＴＩがオンしてフリッｆ７０、グ１を
、出力端Ｏ１が“０”になるようにセットするものであ
る。
ベルの時トランジスタＴＩ＋Ｔｆｆｉがオフであるから
、通常のＲＡＭとして使用できる。ところが、例えば制
御線Ｈ１が“１”として配線ポイントＭ１にダイオード
ＤＩがあれば、トランジスタＴＩがオンして７リツゾフ
ロ、プ１を、出力端０１が″０＃になるようにセットす
る。一方、配線ポイン）Ｍｍ側にダイオードＤＩがあれ
ば、トランジスタＴＩがオンしてフリッｆ７０、グ１を
、出力端Ｏ１が“０”になるようにセットするものであ
る。
第４図はＮチャネルＷＭＯ８タイプのＲＡＭの構成例で
、トランジスタを全部Ｎチャネル型とし、抵抗Ｒ１＋Ｒ
ｍ、容量ｃ１．ｃ、を用いた点が１ｇ１図と異なシ、他
は第１図の場合と同様である。
、トランジスタを全部Ｎチャネル型とし、抵抗Ｒ１＋Ｒ
ｍ、容量ｃ１．ｃ、を用いた点が１ｇ１図と異なシ、他
は第１図の場合と同様である。
館５図はＣＭＯＳ構成のＲＡＭとし、かつトランジスｌ
’ Ｔ’ｌ ｅ Ｔ’ｚ 〜Ｔ′ｔｒ ＴＩｔｒ１をス
ｐ、りＰｆ−ト構造（ＰＲＯＭ構造）とした場合の例で
ある。この場合スタックド構造のトランジスタのゲート
部の絶縁膜に電子を注入するかしないかで、トランジス
タのオン、オフ状態を選択できるから、ＰＲＯＭ構造と
して制御線Ｈ１〜Ｈｎの数だけデータを用意する仁とが
できるものである。
’ Ｔ’ｌ ｅ Ｔ’ｚ 〜Ｔ′ｔｒ ＴＩｔｒ１をス
ｐ、りＰｆ−ト構造（ＰＲＯＭ構造）とした場合の例で
ある。この場合スタックド構造のトランジスタのゲート
部の絶縁膜に電子を注入するかしないかで、トランジス
タのオン、オフ状態を選択できるから、ＰＲＯＭ構造と
して制御線Ｈ１〜Ｈｎの数だけデータを用意する仁とが
できるものである。
第６図は第５図をＮチャネル型ＭＯＳタイプのＲＡＭと
して構成したものである。
して構成したものである。
以上説明した如く本発明によれば次のような利点が具備
される。即ち電源投入直後に一定のパターンにスタティ
ックＲＡＭの内容をセットすることが可能であシ、スタ
ティックＲＡＭでありながらマスクＲＯＭとしての利用
が可能である。
される。即ち電源投入直後に一定のパターンにスタティ
ックＲＡＭの内容をセットすることが可能であシ、スタ
ティックＲＡＭでありながらマスクＲＯＭとしての利用
が可能である。
また動作中の任意の時点で、予めセットされたデータノ
リーンのうちの任意のノ母ターンに、スタティックＲＡ
Ｍの内容をセットできる。また１組以上（制御線の数）
のシステムプログラムを必要に応じて呼び出すことなど
に応用できる。
リーンのうちの任意のノ母ターンに、スタティックＲＡ
Ｍの内容をセットできる。また１組以上（制御線の数）
のシステムプログラムを必要に応じて呼び出すことなど
に応用できる。
また本発明はＲＡＭとＲＯＭを兼ねたものであるから、
ＲＡＭとＲＯＭをそれぞれ独自に構成するものに比べ１
チップ数１回路数共に削減できる。
ＲＡＭとＲＯＭをそれぞれ独自に構成するものに比べ１
チップ数１回路数共に削減できる。
【図面の簡単な説明】
第１図ないし第６図はそれぞれ本発明の実施例を示す回
路図である。 １・・・フリ、ｆフロ、プ、Ｔｌ ｒ ’ｒ１ｊ Ｔｌ
＋Ｔｚ＋ １・・・ＭＯＳ ）ランジスタ、Ｈ１〜九
・・・制御線、Ｍ１〜Ｍｍ＋１・・・配線ポイント、Ｄ
Ｉ・・・ダイオード、ｏｌ、ｏ、・・・フリツノフロッ
プの出力端、’ｒ’ｌｌＴ’２ ＊ ＴＩｔｒ ＴＩｔ
ｒ１・・・スタックドｆ−）構造トランジスタ。 出願人代理人 弁理士 鈴 江 武 彦９−
路図である。 １・・・フリ、ｆフロ、プ、Ｔｌ ｒ ’ｒ１ｊ Ｔｌ
＋Ｔｚ＋ １・・・ＭＯＳ ）ランジスタ、Ｈ１〜九
・・・制御線、Ｍ１〜Ｍｍ＋１・・・配線ポイント、Ｄ
Ｉ・・・ダイオード、ｏｌ、ｏ、・・・フリツノフロッ
プの出力端、’ｒ’ｌｌＴ’２ ＊ ＴＩｔｒ ＴＩｔ
ｒ１・・・スタックドｆ−）構造トランジスタ。 出願人代理人 弁理士 鈴 江 武 彦９−
Claims (4)
- （１） データ記憶セルとしての７リツプフロツプと、
このフリップフロツノのデータ保持状態を、外部からの
指令で、予め設定された１組以上のデータに従って任意
の時点で変更可能ならしめる手段とを具備したことを特
徴とする半導体メモリ〇 - （２）前記手段は、第１のＭＯＢ ）ランジスタを前記
フリップフロツノの一方の出力端と電源の一方端との間
に設け、第２のＭＯＢ）ランジスタを前記フリ、プ７０
．プの他方の出力端と電源の一方端との間に設け、前記
ｔｇｌ或いは第２のＭＯＢ ）ランジスタのダートを前
記データの入力制御線に接続したととを特徴とする特許
請求の範囲第１項に記載の半導体メモリ。 - （３）前記ＭＯ８）ランジスタのｒ−トと制御線との接
続点をダイオードマトリクスで構成した１− ことを特徴とする特許請求の範囲第２項に記載の半導体
メモリ。 - （４）前記ＭＯ８） ９ンジスタをスタックドゲート構
造にしたことを特徴とする特許請求の範囲第２項に記載
の半導体メモリ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58193747A JPS6085496A (ja) | 1983-10-17 | 1983-10-17 | 半導体メモリ |
| DE8484112160T DE3479461D1 (en) | 1983-10-17 | 1984-10-10 | Semiconductor memory device |
| EP19840112160 EP0140235B1 (en) | 1983-10-17 | 1984-10-10 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58193747A JPS6085496A (ja) | 1983-10-17 | 1983-10-17 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6085496A true JPS6085496A (ja) | 1985-05-14 |
Family
ID=16313135
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58193747A Pending JPS6085496A (ja) | 1983-10-17 | 1983-10-17 | 半導体メモリ |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0140235B1 (ja) |
| JP (1) | JPS6085496A (ja) |
| DE (1) | DE3479461D1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61230698A (ja) * | 1985-04-05 | 1986-10-14 | Nec Corp | ランダムアクセス半導体メモリセル |
| JP2011518402A (ja) * | 2008-04-17 | 2011-06-23 | イントリンシツク・イー・デー・ベー・ベー | 負バイアス温度不安定性によるバーンインの発生を低減する方法 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5179538A (en) * | 1989-06-30 | 1993-01-12 | The Boeing Company | Memory system including CMOS memory cells and bipolar sensing circuit |
| DE69024921T2 (de) * | 1989-11-24 | 1996-09-05 | Nec Corp | Halbleiterspeicheranordnung mit rückstellbaren Speicherzellen |
| DE19960247B4 (de) | 1999-12-14 | 2005-09-08 | Infineon Technologies Ag | Datenspeicher und Verfahren |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2165729C3 (de) * | 1971-12-30 | 1975-02-13 | Ibm Deutschland Gmbh, 7000 Stuttgart | Monolithische, als Lese/Schreiboder als Festwertspeicher betreibbare Speicheranordnung |
| JPS52110531A (en) * | 1976-03-15 | 1977-09-16 | Toshiba Corp | Memory unit |
| US4104719A (en) * | 1976-05-20 | 1978-08-01 | The United States Of America As Represented By The Secretary Of The Navy | Multi-access memory module for data processing systems |
| US4193128A (en) * | 1978-05-31 | 1980-03-11 | Westinghouse Electric Corp. | High-density memory with non-volatile storage array |
| US4347585A (en) * | 1980-06-09 | 1982-08-31 | International Business Machines Corporation | Reproduce only storage matrix |
-
1983
- 1983-10-17 JP JP58193747A patent/JPS6085496A/ja active Pending
-
1984
- 1984-10-10 EP EP19840112160 patent/EP0140235B1/en not_active Expired
- 1984-10-10 DE DE8484112160T patent/DE3479461D1/de not_active Expired
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61230698A (ja) * | 1985-04-05 | 1986-10-14 | Nec Corp | ランダムアクセス半導体メモリセル |
| JP2011518402A (ja) * | 2008-04-17 | 2011-06-23 | イントリンシツク・イー・デー・ベー・ベー | 負バイアス温度不安定性によるバーンインの発生を低減する方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0140235A2 (en) | 1985-05-08 |
| DE3479461D1 (en) | 1989-09-21 |
| EP0140235B1 (en) | 1989-08-16 |
| EP0140235A3 (en) | 1986-10-29 |
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