JPH01166156A - モノリシック電子素子 - Google Patents

モノリシック電子素子

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JPH01166156A
JPH01166156A JP63294481A JP29448188A JPH01166156A JP H01166156 A JPH01166156 A JP H01166156A JP 63294481 A JP63294481 A JP 63294481A JP 29448188 A JP29448188 A JP 29448188A JP H01166156 A JPH01166156 A JP H01166156A
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memory
transistor
decoder
rom
cells
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JP63294481A
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English (en)
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Laurent Sourgen
ローラン　スルジャン
Gilles Lisimaque
ジル　リジマック
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STMicroelectronics SA
Original Assignee
SGS Thomson Microelectronics SA
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Publication date
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    • G11C16/02—Erasable programmable read-only memories electrically programmable
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    • G—PHYSICS
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、同一の単一半導体基板上に、主構成要素とし
て、データ処理用プロセッサといわゆる計算用メモリを
備えるほか、複数のＲＯＭセル、すなわちプログラムさ
れたメモリセルと、ＲＡＭセル、すなわちプログラム可
能なメモリセルとを含む２つのメモリ平面を備えるモノ
リシック電子素子に関するものである。本発明の目的は
、同一の単一半導体基板上の電子機能の集積度を向上さ
せると同時に、このモノリシック電子素子内で実行され
る演算の速度を高めることである。
従来の技術 一般に、完全な１つのモノリシック電子素子は、データ
処理用プロセッサと、計算用メモリと、２つ以上のメモ
リ平面とを備えている。第１のメモリ平面は複数のＲＯ
Ｍセルを備えている。すなわち、これらメモリセルには
、この素子を用いて実行する基本的な命令を表すデータ
の内容が記憶されている。これら基本的な命令は、主と
して、プログラム可能なメモリセルを備えるメモリ平面
への書き込み操作に関係する。実際、このような完全な
１つのモノリシック電子素子にできるだけ普遍性をもた
せる・には、ユーザーがこの素子に対して構築した機能
を表す特殊な命令のほか、必要に応じていくらかのデー
タがこのメモリ平面のプログラム可能なメモリセルに書
き込むことができるようになっている必要がある。従っ
て、ユーザーによってその意図に従って構成されたモノ
リシック電子素子は、プロトコルに従ってデータを処理
用メモリを介して外部と交換する操作を実行する準備が
完了している。なお、プロトコルは、プログラム可能な
メモリ内に書き込まれた命令によって決まり、データ処
理用プロセッサによって実行される。
発明が解決しようとする課題 このシステムは、処理用メモリと、プログラム可能なメ
モリと、ＲＯＭの３つのメモリのそれぞれのメモリセル
にアクセスするためのデコーダを用いる場合にしか動作
しない。ところで、アクセセス用デコーダは、半導体基
板上でスペースを占領する。特に、３つあればそれだけ
余計にスペースを占領する。１つのデコーダをこれらメ
モリ平面のうちの２つに共通にしたシステムを考えるこ
とによってデコーダの数を減らすことが試みられている
。しかし、この理論的な解決法は、問題となっているモ
ノリシック素子の使用条件の問題にぶつかる。
実際、プログラム可能なメモリセルを有するメモリ平面
にプログラムするためには、（プログラム可能なメモリ
セルを有するこのメモリ平面に書き込むための書き込み
命令の性質を知る目的で）ＲＯＭセルを有するメモリ平
面にアクセスするのと同時に、これらプログラム可能な
メモリセルのおのおのにもアクセスできる必要がある。
従って、ＲＯＭセルを有するメモリ平面にアクセスする
のとプログラム可能なメモリセルを有するメモリ平面に
アクセスするのを同時に同じデコーダを用いて行うこと
は不可能である。同様に、プログラム中は、プログラム
可能なメモリ用のデコーダと処理用メモリに対するデコ
ーダの代わりに単一のデコーダを用いることはできない
。というのは、これら２つのメモリ平面は同時に動作し
ている必要があるからである。
課題を解決するための手段 しかし、本発明においては、ＲＯＭからなるメモリ平面
とプログラム可能なメモリからなるメモリ平面とに共通
する１つのデコーダを実現することによってデコーダの
占めるスペースの問題を解決した。共通デコーダを用い
ることによりスペースが節約されることを後に示す。す
なわち、メモリ容量が問題の２つのメモリ平面の和に等
しい場合を考えると、共通デコーダはこれら２つのメモ
リ平面に専用の２つのデコーダよりも小さなスペースを
占める。そこで、はっきりと異なる２つのメモリ平面に
アクセスするために同時に１つの同じデコーダを使用す
ることにより生じる問題を解決するため、所定の時期、
例えばモノリシック電子素子に電圧を印加する際に、Ｒ
ＯＭ内に記憶されているデータの内容をマイクロプロセ
ッサの処理用メモリ内にすみやかに移すようにする。し
かし、この所定の時期は別の時期でもよい。この目的を
達成するための命令を利用することにより、データの内
容を移動させる。最も一般的な場合には、移動すべき命
令が書き込み命令だけであるとき、ＲＯＭに記憶されて
いる書き込み命令の全体がマイクロプロセッサの処理用
メモリ内に移される。
プログラム可能なメモリからなるメモリ平面にプログラ
ムするためには、マイクロプロセッサが、従来のように
ＲＯＭ内にではなく自身の処理用メモリ内の命令（マイ
クロプロセッサは、この処理用メモリのデコーダを介し
て命令にアクセスする）を読み込んでこれら命令を実行
する。プログラム操作が終了したときに、あるいは、プ
ログラム可能なメモリ内にプログラムがもはやまったく
なされない場合にはモノリシック集積回路を新たに使用
するたびごとに、外部から、あるいはより確実には内部
のソフトウェアの制御下で、処理用メモリの内容の消去
命令を送り、処理メモリの内容を消去することができる
。その結果、この処理用メモリは、専用のデコーダを介
して、モノリシック電子素子のプログラム可能なメモリ
セルからなるメモリ平面内にプログラムされたばかりの
プログラムに従って処理されるはずであるこの電子素子
の外部から送られてきたデータの処理のためのインター
フェイスとして機能するようになる。
本発明によれば、 −データ処理用プロセッサと、 −複数の処理用メモリセルと、これら処理用メモリセル
にアクセスするためのデコード回路とを備えるいわゆる
処理用メモリと、 −複数のＲＯＭセルとプログラム可能な複数のメモリセ
ルとを備えるメモリ平面と を有するモノリシック電子素子であって、この電子素子
が、 −プログラム可能な上記メモリセルと上記８０Ｍセルと
にアクセスするための共通なデコード回路と、 −上記ＲＯＭセルのデータ内容の一部を上記処理用メモ
リセルに移す手段と を備えることを特徴とする素子が提供される。
別の実施態様では、このデータ移動は、モノリシック集
積回路の電源をオンにする際に実行されるか、あるいは
ＲＯＭ自身に記憶されているソフトウェアプログラムの
要請に従って実行される。
本発明を改良した実施態様によれば、ＲＯＭセルとプロ
グラム可能なメモリセルを含むメモリ平面は、メモリセ
ルが、その性質に無関係に同じ技術を利用して製造され
ている。特に、これらメモリセルはフローティングゲー
トトランジスタで実現されている。これらトランジスタ
は、プログラム可能なメモリセルを有するメモリ平面に
対しては電気的にプログラム可能であり、ＲＯＭを有す
るメモリ平面に対してはマスクを用いてプログラムする
ことが可能である。マスクによるプログラム操作は、Ｒ
ＯＭのフローティングゲートトランジスタの導電チャネ
ルに、メモリセルに対してどの論理状態を表すデータを
記憶させるかに応じて不純物を異なる濃度に注入するこ
とからなる。この方法は、メモリ平面を外部から観察す
ることによってはプログラムされたメモリセルの位置と
内容をたとえ顕微鏡を用いても知ることができないとい
う利点を有する。しかし、マスクを用いたプログラムは
別の方法で実現することもできる。すなわち、一般には
問題のＲＯＭセルのドレイン−ソース領域を除去するだ
けでよい。この場合、メモリセル内ノフローティングゲ
ートトランジスタの代わりに、フローティングゲート装
置が存在することになる。
本発明は、添付の図面を参照した以下の説明によりさら
によく理解できよう。なお、図面は単に例を示している
だけで、本発明の範囲を限定することはない。
実施例 第１図は、本発明のモノリシック集積回路の概略図であ
る。この集積回路は、データ処理用プロセッサ１と、処
理用メモリ２と、メモリ平面３とを備えている。メモリ
平面３は混合メモリ平面であり、（理論的にはユーザー
がプログラムすることのできない）ＲＯＭセルを有する
メモリ平面４を備えている。このメモリ平面３はさらに
、プログラム可能なメモリセルを有するメモリ平面５を
備えている。処理用メモリ２は、バス６、ビット線用デ
コーダ７、ワード線用デコーダ８を介してデータ処理用
プロセッサ１に接続されている。メモリ平面３はまた、
この同じバス６と、２つのメモリ平面４．５に共通する
単一のデコーダとを介してデータ処理、用プロセッサ１
に接続されている。
この単一のデコーダは、ビット線用デコーダ９と、ワー
ド線用デコーダ１０とを備えている。別の特徴として、
本発明のモノリシック集積回路は、あらかじめプログラ
ムされた簡単な命令１１を記憶している。あらかじめプ
ログラムされたこの命令は、データ処理用プロセッサ１
内にあらかじめプログラムされていることが好ましい。
このあらかじめプログラムされた命令１１の目的は、Ｒ
ＯＭからなるメモリ平面４の所定のアドレスに例えばプ
ログラム可能なメモリ平面５のメモリセルへの書き込み
命令、すなわちプログラム命令を探しに行って、この命
令を処理用メモリ２の対応するアドレスに書き込むこと
である。この命令１１は、図示の実施例では、モノリシ
ック集積回路に電圧が印加されるごとに実行される。し
かし、この命令の使用がもはや正当化されない場合（例
えばメモリ平面５に最初にプログラムされてしまってい
るために、このモノリシック集積回路のユーザーはもは
やこのメモリ平面にプログラムすることができないよう
にしたい場合）には、この命令の実行が不可能になるよ
うにすることができる。
これは、あらかじめプログラムされた命令１１の実行の
有効化人力１３と電源の間に直列に接続されていて論理
命令ＯＬによって制御されるスイッチ１２を開放するこ
とにより象徴的な形で実現されている。しかし、メモリ
平面５は、もはやプログラムされない第１の空間と、要
求に応じてプログラムされる第２の空間の２つの異なる
空間を備えることもできる。
第１図には、このアプローチによるスペースの利得が明
瞭に示されている。ＲＯＭからなるメモリ平面４とプロ
グラム可能なメモリからなるメモリ平面５のメモリ容量
が従来と等しい場合にこれら２つのメモリ平面に共通す
るビット線用デコーダ９のサイズが先に説明した従来技
術のメモリ平面のおのおののビット線用デコーダ１４．
１５のサイズの和と違わないとはいえ、本発明ではワー
ド線用デコーダ１０がメモリ平面４と５に共通している
ことがはっきりとわかる。従って、点線で示された特別
なワード線用デコーダ１６はメモリ平面４０メモリセル
にアクセスするのにもはや必要とされない。
ある実施態様では、本発明のモノリシック集積回路の動
作は以下のようになる。電圧を印加すると命令１１が実
行されて、メモリ平面４内に記憶されていたプログラム
命令が処理用メモリ２に移される。やはりバス６に接続
されている入出力回路１７を通じてプロセッサ１が今や
処理用メモリ２に記憶されているプログラム命令を実行
することが可能となり、所望の用途に応じてプログラム
可能なメモリセルからなるメモリ平面５にプログラムが
なされる。このプログラム操作が終了すると必要に応じ
て論理命令ＯＬを入出力回路１７を利用して送ることに
よりスイッチ１２を開放させ、プログラム可能なメモリ
セルからなるメモリ平面５にさらにプログラムされるの
を停止させることができる。このようにしてあらかじめ
プログラムされた機能が記憶されたこの電子集積回路を
使用する際には、これら機能は一般にデコーダ９．１０
を用いてアクセスすることが可能であり、処理用メモリ
２にはアクセス用デコーダ７．８を用いてアクセ　　　
　　スすることができる。
未使用の、すなわちプログラムされていないフローティ
ングゲートトランジスタは導通の閾値電圧が例えば約１
ボルトであり、ドレインとソースを読み出し電圧ＶＬで
ある例えば約２．５ボルトに等しい電位差にするとこの
トランジスタ内を太きな電流ＩＭが流れる。このトラン
ジスタがプログラムされている、すなわち電子がフロー
ティングゲートに量ΔＱ１注入されている場合には、こ
のトランジスタは導通閾値がずれて、例えばこのトラン
ジスタのソースとドレインの間に約４ボルトの電圧を印
加しないともはや導通状態にならなくなる。この電圧は
読み出し電圧ＶＬよりも大きいため、このトランジスタ
は大きな電流を流すことができず、小さな電流■。のみ
を通過させる。
フローティングゲートトランジスタの導通特性曲線は、
これらトランジスタの導電チャネルがドーピングされて
いる場合には、プログラムされた状態にあろうとプログ
ラムされていない状態にあろうとずれる。未使用のトラ
ンジスタの闇値はわずかにずれ、例えば１．５ボルトに
なる。このトランジスタに先程と同じ読み出し電圧ＶＬ
が印加されたときに流れる電流は今度は小さくなり、例
えばＩＭよりはるかに小さなＩｍとなる。一方、このト
ランジスタがプログラムされているときには、電荷の注
入がより効果的になされる。フローティングゲートに注
入される電荷量ΔＱ２は、導電チャネルがドープされて
いないときに注入することができた電荷量よりも多い。
この結果、ドープされ、かつプログラムされたフローテ
ィングゲートトランジスタの導通閾値はさらに大きくず
れる。
その値は例えば６ボルトである。この結果として、この
フローティングゲートトランジスタにデータを保持する
能力が大きくなる。つまり、このようなフローティング
ゲートトランジスタの電荷リーク時間が長（なり、デー
タ記憶の不揮発性が向上する。
第２図と第３図は、本発明の混合メモリ平面のＲＡＭセ
ルとＲＯＭセルにプログラムするためにどのようにドー
ピングがなされるかを示す図である。ＲＯＭセルのプロ
グラムは、所望の電子集積回路を製造する際にメモリ平
面をマスクすることによりなされる。この電子集積回路
においては、例えば、未使用の（プログラムされていな
い）ＲＯＭセルと、（フローティングゲートに電荷が注
入されていない）いわゆるプログラムされたＲｏＭとの
間を区別する。未使用のＲＯＭのフローティングゲート
トランジスタの導電チャネルは、ドープされておらずプ
ログラムもされていないフローティングゲートトランジ
スタの導通特性曲線を有するのに対し、プログラムされ
たＲＯＭの導電チャネルの導通特性曲線は、ドープされ
てはいるがプログラムはされていない曲線、さらには大
量にドーピングしてずらした曲線である。プログラムさ
れたメモリセルに対応するかプログラムされていないメ
モリセルに対応するかに応じて導通特性曲線がずれるこ
とはフローティングゲートへの電荷ΔＱの注入には対応
しておらず、導電チャネル内に注入される不純物の変化
ΔＩに対応している。
メモリセル内を流れる電流の差を測定すると、これらメ
モリセルのプログラム状態を区別することができる。不
純物の注入を過剰にすると、［プログラムされたＪＲＯ
Ｍ内を流れる電流は例えばＩｏ　に近くなる。この場合
、ＲＡＭセルとＲＯＭセルのプログラム状態の測定は、
トリガ閾値が例えば２Ｉｏまたは１ｍ／２にある同一の
電流センサを用いて実行することができる。
第２図と第３図は、プログラム可能なメモリセルで使用
することのできるフローティングゲートトランジスタと
、ＲＯＭで使用することのできるフローティングゲート
トランジスタをそれぞれ示す概略断面図である。これら
図面には、ドレイン領域１８、ソース領域１９、制御ゲ
ート２０を有するトランジスタが示されている。これら
トランジスタはＮチャネルトランジスタであり、正電位
がゲート２０に印加されると導通する。Ｐ型不純物がト
ランジスタの導電チャネル２１０表面に注入された様子
が第２図ａＳｂと第３図すに示されている。このように
すると、トランジスタの導通閾値を大きくすることがで
きる。実際には、ホウ素原子を１０１７原子／ｃｍ３の
濃度に注入すると、この導通閾値は約２ボルトになる。
第２図ａと第２図すは、プログラム操作を実行しやすい
ように導電チャネル２１がドープされたフローティング
ゲートトランジスタの図である。第２図すは、このトラ
ンジスタのフローティングゲート７２に電子ｅ−が捕獲
されることによりプログラムがなされるという原理を示
す図である。これに対して第３図ａと第３図すには、Ｒ
ＯＭに使用することができるフローティングゲートトラ
ンジスタが示されている。第３図ａはプログラムされて
いない状態であり、第３図すはプログラムされた状態で
あるが、それは、導電チャネル２１に不純物が注入され
ているかいないかの形態をとる。第２図と第３図を比較
すると、ＲＯＭセルとＲＡＭセルを有する混合メモリ平
面においては、これらメモリセルの記憶要素をを形成す
るトランジスタの製造方法が同＝であることがわかる。
すなわち、いずれの場合もフローティングゲートを有す
るトランジスタである。
ＲＯＭセルのトランジスタ内を流れる電流の比較が電流
ＩＭと電流Ｉｍの比較である場合には、メモリ平面は２
つのタイプのフローティングゲートトランジスタしか備
えていない。第１のタイプは、導電チャネルに不純物を
ドーピングされたトランジスタであり（第２図ａ１第２
図ｂ１第３図ｂ）、もう一方のタイプは、導電チャネル
に不純物をまったく含まないフローティングゲートトラ
ンジスタである（第３図ａ）。この場合、顕微鏡で外か
ら観察しても、観察したメモリセルがＲＯＭタイプであ
るかＲＡＭタイプのメモリセルであるかを決定すること
はほとんど不可能であることがわかる。
プログラムされたＲＯＭの導電チャネルに不純物を過剰
に注入した場合には、同様に、２つのタイプのメモリセ
ルのみを考えることができる。すなわち、プログラムさ
れていないＲＯＭセルとプログラムされたＲＯＭセルで
ある。前者は未使用のＲＡＭセルと同じタイプの不純物
濃度であり、後者はフローティングゲートの導電チャネ
ルの不純物濃度がより大きい。さらに、後者の場合は、
プログラムされたメモリセルとプログラムされていない
メモリセルの区別は、メモリセルがプログラム可能であ
るかＲＯＭセルであるかによってなされることがわかる
。メモリセルは、プログラムされていない場合には導通
電流がＩｍであり、プログラムされている場合には導通
電流がＩｏである。
第４図は、本発明のメモリセルを備えるメモリ平面の図
である。このメモリ平面は、例えばメモリブロック２２
．２３を備えており、各メモリブロックハ同数のメモリ
セルを含んでいる。メモリセルには、ワード線用デコー
ダ１０とビット線用デコーダ９を介してアクセスするこ
とができる。各メモリセル、例えばメモリセル２４は、
フローティングゲート２６と制御ゲート２７を有するフ
ローティングゲートトランジスタ２５を備えており、ソ
ース２８を介してグラウンド接続線に接続され、ドレイ
ン３０を介して制御用トランジスタ３１に接続されてい
る。
制御用トランジスタ３１は、ドレイン３２を介してビッ
ト線３３に接続され、制御ゲート３４を介してワード線
３５に接続されている。ビット線３３とワード線３５は
、それぞれ、ビット線用デコーダ９とワード線用デコー
ダ１０から延びている。
各メモリブロックに対して、制御用接続線３６を通じて
メモリセルのフローティングゲートトランジスタ２５の
制御ゲート２７に感応電位Ｖ　Ｓ＠ｈｓｅを送る。この
電位の伝達は、接続線３６と制御ゲート２７の間に互い
に直列に接続されたアクセス用トランジスタ３７とアク
セス制御用トランジスタ３８によって実現される。トラ
ンジスタ３７は制御ゲートにワード線３５上の信号を受
信し、トランジスタ３８は制御ゲートにメモリブロック
制御信号Ｃを受信する。
例えば、トランジスタ３８はメモリブロック２２に関す
る信号Ｃ２２を受信する。
アドレス３９がデコーダ９．１０に与えられると、メモ
リセル、例えばメモリセル２４を読み出すことができる
。すると、読み出し回路４０が、メモリセル２４に接続
されたビット線３３上に読み出し電位ＶＬを印加する。
メモリセル２４がプログラムされるとかなり大きな電流
がビット線を流れる。メモリセルがプログラムされてい
ないと、このメモリセル２４を通過する漏れ電流は少な
い。読み出し回路４０は、流れる電流からプログラム状
態に関する情報を抽出するための比較器を備えている。
例えば、この読み出し回路４０は２つの比較器４１．４
２を備えている。（実際には電圧比較器である）各比較
器４１．４２は、それぞれの人力４３．４４に、メモリ
セル２４を流れる電流に対応する信号を受信する。これ
ら比較器４１．４２の他方の入力４５．４６は、それぞ
れ、メモリセル２４がＲＡＭセルであるかＲＯＭセルで
あるかに関係する参照信号を受信する。
メモリセル２４内を流れる電流に関する電位と基準メモ
リセル４７．４８内を流れる電流に関する基準電位は、
同様にして発生させる。例えば、これら電位は、−回ご
とに、それぞれトランジスタ５１．５２またはトランジ
スタ５３．５４を有するトランジスタバイアス式分圧器
ブリッジの中間ノード４９または５０から得られる。こ
れらトランジスタバイアス式分圧器ブリッジは、ビット
線用デコーダ９を介して読み出すべきメモリセル２４と
直列に接続されている一方、基準メモリセル４７とも′
直列に接続されている。デコーダ９内でのスイッチング
による電圧のロスを別にすると、トランジスタ５１．５
２とメモリセル２４の接続は、トランジスタ５３．５４
と基準メモリセル４７の接続と同じタイプであることが
わかる。
これらカスケード式接続の動作は以下の通りである。例
えばトランジスタ５１はＰチャネルトランジスタであり
、ゲートがグラウンドに接続されている。このトランジ
スタは常に導通状態である。
結局、このトランジスタは抵抗として振る舞う。
トランジスタ５２はＮチャネルト）ンジスタであり、そ
のゲートは、インバータ５５を介してソースにフィード
バックされるループによって制御される。
このフィードバックループは電圧調整器として機能する
。選択したメモリセル２４がプログラムされているとき
、すなわち、トランジスタ２５が導通するときには、ト
ランジスタ５２のソース５６に現れる読み出し電圧ＶＬ
がほんのわずかに低下することがわかる。しかし、電圧
のこのわずかな低下はインバータ５５によって検出され
、トランジスタ５２の制御ゲートにフィードバックして
印加される。するとこのトランジスタ５２はより導通状
態が確実になり、メモリセル２４により大きな電流を流
す。するとこのメモリセルの内部導通抵抗によってノー
ド５６に現れる電位が再び上昇するため、この電位はほ
ぼ一定であると考えることができる。
このような条件では、ノード４９で得られる電位は、は
ぼ一定の２つの電位の間、すなわちＶ。ＣとＶＬＯ間で
トランジスタ５１の導通抵抗をトランジスタ５２と直列
にすることによって発生する。（常に導通状態である）
トランジスタ５１の導通抵抗が一定であることを考慮す
ると、メモリセル２４を通過する電流を表す電位がノー
ド４９に得られる。メモリセル２４がプログラムされて
おり、しかもトランジスタ２５が導通状態である場合に
は、ノード４９の電位は低い。逆の場合には、ノード４
９の電位はほぼＶｃｃに等しい（トランジスタ５１内で
の電圧低下がより少ない）。
電圧比較器４１の入力４５に印加することのできる基準
電位は同じ条件で発生させる。基準メモリセル４７はプ
ログラムされたメモリセルにすることができる。すなわ
ち、このメモリセルのフローティングゲートトランジス
タ５７は導通状態である。インバータ５８を用いると、
この基準メモリセル４７に印加される読み出し電圧を調
節することができる。
従って、トランジスタ５３．５４のバイアス式分圧器ブ
リッジの中間ノード５０に得られる電位は、同じ条件で
得られる。有効な比較を行うことができるよう、トラン
ジスタ５１の抵抗の半分の値の抵抗（サイズが２倍）の
トランジスタ５３を選択する。読み出すべきメモリセル
２４と基準メモリセル４７の中を流れる電流が同じだと
、これらメモリセルが２つともプログラムされている場
合には、比較器４１０人力４５に印加することのできる
基準電位は、この比較器４１の人力４３に印加すること
のできるノード４９の電位よりも大きい。これに対して
メモリセル２４がプログラムされていない場合（結局、
これが知りたいことである）には、ノード４９の電位は
ほぼＶ　ｅ　ｃに等しい。従って、ノード４９の電位は
、変化しないノード５０の基準電位よりも大きい。
メモリセル２４がプログラム可能なメモリセルである場
合には、比較器４１０入力４３に入力される信号は、メ
モリセル２４がプログラムされているかいないかに応じ
てＩｍまたは■。に比例していると考えることができる
。一方、比較器４１の入力４５に入力される信号は、Ｉ
ｍ／２に比例していなくてはならない。
メモリセル２４がＲＯＭである場合には、このメモリセ
ル内を流れることのできる電流は、このメモリセルがプ
ログラムされているかいないかに応じてＩｍまたは工Ｍ
になる。従って、このメモリセル２４内を流れる電流を
ＩＭ／２と比較することが重要である。この新しい基準
値は、先に説明したのと同様のタイプの別のカスケード
式接続から供給される。このカスケード式接続は、イン
バータ６１を介してフ不一ドバックされたトランジスタ
５９．６０を有する別の分圧器ブリッジを備えており、
別の基準メモリセル４８に電流を流す。別の比較器４２
が、入力４４に、読み出すべきメモリセル２４を流れる
電流に対応する信号を受信し、基準人力４６に、トラン
ジスタ５９．６０バイアス式分圧器ブリッジの中間ノー
ド６３から供給される信号を受信する。基準電位の値の
選択は、ＲＯＭセルの導電チャネルに注入された不純物
濃度に完全に依存する。基準メモリセルは、もちろん（
選択した比較モードに応じて、プログラムされている、
あるいはプログラムされていない）ＲＯＭである。
基準メモリセル４７．４８に無駄に電流を流さないよう
にするため、これらメモリセルと対応するトランジスタ
式分圧器ブリッジの間に、共通の読み出し有効化信号Ｓ
によって制御される制御用トランジスタ６４．６５をそ
れぞれ接続することができる。
ＲＯＭセルをＲＡＭセルの間に分布させることが有効で
ある。この結果、メモリセル２４は例えばＲＯＭにし、
同じビット線上で隣接するメモリセル６６はＲＡＭにす
ることができる。あるいは、より簡単に、所定のビット
線、例えばビット線３３上で、メモリセルが偶数列のワ
ード線、例えばワード線３５に属するか、あるいは奇数
列のワード線、例えばワード線６７に属するかに従って
、メモリセルをプログラム可能なメモリセルまたはＲＯ
Ｍにする。この場合、読み出すべきメモリセルのアドレ
スワードのパリティビットを用いて、それぞれ基準メモ
リセル４７．４８とカスケード接続された２つのトラン
ジスタバイアス式分圧器ブリッジの２つのトランジスタ
５３．５９の一方を選択的に導通状態にすることができ
る。トランジスタがこのようにアクティブにされた基準
メモリセルは、基準電位を対応する比較器に印加する。
この比較器は読み出された情報を出力することができる
。
このようなわけで、アドレス３９（簡単な場合にはアド
レスワードの最終ビット）がこれらトランジスタ５３．
５９の制御ゲートに印加される。これらトランジスタを
区別するため、一方をＰチャネルトランジスタにし、他
方をＮチャネルトランジスタにする。例えば、奇数アド
レスに対してはプログラム可能なメモリセル２４が読み
出される。パリティビットは１であり、Ｎチャネルトラ
ンジスタ５３は導通し、Ｐチャネルトランジスタ５９は
遮断される。逆の場合がメモリセル６６に対して起こる
。
このような条件下で、２つの比較器４１．４２は、それ
ぞれ人力４３．４４に読み出すべき情報に対応する同一
の信号を受信し、一方の比較器のみが、読み出された情
報を読み出すべきメモリセルの性質に応じて出力する。
これら２つ９比較器は、単一の比較器にすることができ
る。例えば、比較器４１は、入力４５に、基準メモリセ
ル４７で発生させた基準電位と、基準メモリセル４８で
発生させた基準電位とを接続線６８を介して受信するこ
とができる。これら２つの基準メモリセルのうちの有効
化されたメモリセルのみが比較を行うことができる。有
効化されていないメモリセルのトランジスタバイアス式
分圧器ブリッジの中間ノードは、トランジスタ（５３ま
たは５９）が遮断されるために実際には非接続状態にと
どまる。
プログラムされた命令１１の性質は以下の通りである（
第１図）。この命令は、移すべき命令（ＷＲＩＴＩＮＧ
）が記憶されているＲＯＭのアドレスＡＤＤ　　ＭＭと
、これら命令が記憶される処理用メモリのアドレスＡＤ
Ｄ　　ＭＴとを主として含んでいる。
【図面の簡単な説明】
第１図は、本発明のモノリシック集積回路の概略図であ
る。 第２図と第３図は、プログラムしようとする論理状態に
応じてプログラム可能なメモリセルとＲＯＭセルのそれ
ぞれにプログラムを実行する場合の状態を示す図である
。 第４図は、ＲＯＭセルとプログラム可能なメモリセルを
備える混合メモリ平面に同一のデコーダが取り付けられ
た場合の概略図である。 （主な参照番号） １・・データ・処理用プロセッサ ２・・処理用メモリ　　　３・・メモリ平面４．５・・
メモリ平面　　６・・バス ７．８．９．１０．１４．１５．１６・・デコーダ１１
・・あらかじめプログラムされた命令１２・・スイッチ
　　　　　１７・・入出力回路１８．３０．３２・・ド
レイン １９．２８．５６・・ソース ２０．２７．３４・・制御ゲート ２１・・導電チャネル ２２．２３・・メモリブロック ２４．６６・・メモリセル ２５．５７・・フローティングゲートトランジスタ２６
．７２・・フローティングゲート ３１．６４．６５・・制御用トランジスタ３３・・ビッ
ト線　　　　　３５．６７・・ワード線３７．３８．４
９．５０．５１．５２．５３．５４．５９．６０・・ト
ランジスタ ４０・・読み出し回路　　　４１．４２・・比較器４７
．４８・・基準メモリセル ５５．５８．６１・・インバータ 特許出願人　工スジェーエスートムソンミクロエレクト
ロニクスエス、アー。

Claims (5)

    【特許請求の範囲】
  1. （１）−データ処理用プロセッサと、 −複数の処理用メモリセルと、これら処理用メモリセル
    にアクセスするためのデコード回路とを備えるいわゆる
    処理用メモリと、 −複数のＲＯＭセルとプログラム可能な複数のメモリセ
    ルとを備えるメモリ平面と を有するモノリシック電子素子であって、この電子素子
    が、 −プログラム可能な上記メモリセルと上記ＲＯＭセルと
    にアクセスするための共通なデコード回路と、 −上記ＲＯＭセルのデータ内容の一部を上記処理用メモ
    リセルに移す手段と を備えることを特徴とする素子。
  2. （２）上記データ移動手段が、プログラム可能な上記メ
    モリセルのプログラムに有効な命令を移す手段を備える
    ことを特徴とする請求項１に記載の素子。
  3. （３）上記ＲＯＭセルとプログラム可能な上記メモリセ
    ルが同じ技術を利用して製造されており、ともにフロー
    ティングゲートデバイスを有することを特徴とする請求
    項１または２に記載の素子。
  4. （４）上記ＲＯＭセルがフローティングゲートトランジ
    スタを備え、このフローティングゲートトランジスタの
    導電チャネルは、該トランジスタに対する所望のプログ
    ラム状態に応じてドープ状態が異なることを特徴とする
    請求項３に記載の素子。
  5. （５）上記モノリシック集積回路の電源がオンになった
    ときにデータ内容の一部を移す手段を備えることを特徴
    とする請求項１または２に記載の素子。
JP63294481A 1987-11-20 1988-11-21 モノリシック電子素子 Pending JPH01166156A (ja)

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FR8716062A FR2623650B1 (fr) 1987-11-20 1987-11-20 Composant electronique monolithique muni d'un decodeur commun pour sa memoire morte et sa memoire de traitement

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JP63294481A Pending JPH01166156A (ja) 1987-11-20 1988-11-21 モノリシック電子素子

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JP (1) JPH01166156A (ja)
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EP0317443A1 (fr) 1989-05-24
FR2623650A1 (fr) 1989-05-26
FR2623650B1 (fr) 1992-10-16

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