JPH0561717B2 - - Google Patents
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- JPH0561717B2 JPH0561717B2 JP10320687A JP10320687A JPH0561717B2 JP H0561717 B2 JPH0561717 B2 JP H0561717B2 JP 10320687 A JP10320687 A JP 10320687A JP 10320687 A JP10320687 A JP 10320687A JP H0561717 B2 JPH0561717 B2 JP H0561717B2
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- JP
- Japan
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- transistor
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- input
- semiconductor memory
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- 238000010586 diagram Methods 0.000 description 7
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- 230000000694 effects Effects 0.000 description 3
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- 238000007796 conventional method Methods 0.000 description 2
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
- G11C2211/561—Multilevel memory cell aspects
- G11C2211/5614—Multilevel memory cell comprising negative resistance, quantum tunneling or resonance tunneling elements
Landscapes
- Static Random-Access Memory (AREA)
- Bipolar Transistors (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
〔概要〕
本発明は、半導体記憶装置に於いて、共鳴トン
ネリング・トランジスタのコレクタ・エミツタと
直列に負荷を接続し、且つ、そのベースに抵抗を
接続して第１の入力端を、そして、同じくベース
に抵抗を接続して第２の入力端をそれぞれ設ける
ことに依り、１個の能動素子を用いるのみでスタ
テイツク・ランダム・アクセス・メモリを構成で
きるようにした。
ネリング・トランジスタのコレクタ・エミツタと
直列に負荷を接続し、且つ、そのベースに抵抗を
接続して第１の入力端を、そして、同じくベース
に抵抗を接続して第２の入力端をそれぞれ設ける
ことに依り、１個の能動素子を用いるのみでスタ
テイツク・ランダム・アクセス・メモリを構成で
きるようにした。
本発明は、１個の共鳴トンネリング・トランジ
スタ（resonant−tunneling transistor：RTT）
で構成された半導体記憶回路に関する。
スタ（resonant−tunneling transistor：RTT）
で構成された半導体記憶回路に関する。
〔従来の技術〕
一般に、スタテイツク・ランダム・アクセス・
メモリ（static random access memory：
SRAM）に於いては、一つのメモリ・セルを構
成するのに最低４個のFET（field effect
transistor）を用いていて、そのうち２個をフリ
ツプ・フロツプ回路に当て、そして、残り２個を
トランスフア・ゲートに当てている。また、ダブ
ル・エミツタのバイポーラ・トランジスタの場合
には最低２個が必要である。
メモリ（static random access memory：
SRAM）に於いては、一つのメモリ・セルを構
成するのに最低４個のFET（field effect
transistor）を用いていて、そのうち２個をフリ
ツプ・フロツプ回路に当て、そして、残り２個を
トランスフア・ゲートに当てている。また、ダブ
ル・エミツタのバイポーラ・トランジスタの場合
には最低２個が必要である。
現在、半導体記憶回路装置に於ける解決すべき
最大の技術的課題としては高集積化が挙げられ、
前記の如き半導体記憶回路もその例外ではない。
最大の技術的課題としては高集積化が挙げられ、
前記の如き半導体記憶回路もその例外ではない。
ところで、従来、その目的を達成する為、トラ
ンジスタ自体を如何に小型化するかに努力が払わ
れてきたが、このようなことは早晩行き詰まるこ
とは必至であるから、何か別の手段を採ることが
必要となる。
ンジスタ自体を如何に小型化するかに努力が払わ
れてきたが、このようなことは早晩行き詰まるこ
とは必至であるから、何か別の手段を採ることが
必要となる。
そこで考えられることは、半導体記憶回路装置
としての作用や効果は変わるところがないように
し、しかも、それを構成するトランジスタの数は
少なくなるようにすることである。
としての作用や効果は変わるところがないように
し、しかも、それを構成するトランジスタの数は
少なくなるようにすることである。
然しながら、半導体記憶回路の場合、通常のト
ランジスタを使用している限り、そのような問題
に対処するには限界があり、これも手詰まり状態
にある。
ランジスタを使用している限り、そのような問題
に対処するには限界があり、これも手詰まり状態
にある。
本発明は、例えば共鳴トンネリング・ホツト・
エレクトロン・トランジスタ（resonant−
tunneling hot electron transistor；RHET）の
如きRTTで半導体記憶回路を構成することに依
り、必要とされるトランジスタの数を低減させ、
集積度を向上させようとする。
エレクトロン・トランジスタ（resonant−
tunneling hot electron transistor；RHET）の
如きRTTで半導体記憶回路を構成することに依
り、必要とされるトランジスタの数を低減させ、
集積度を向上させようとする。
近年、RHETを始めとし、キヤリヤの注入源
として共鳴トランジスタ障壁を利用する、所謂、
RTTの研究及び開発が盛んである。
として共鳴トランジスタ障壁を利用する、所謂、
RTTの研究及び開発が盛んである。
第４図はRTTの一種であるRHETの電圧・電
流特性を表す線図であり、横軸にはベース・エミ
ツタ間電圧VBEを、また、縦軸にはベース電流IB
並びにコレクタ電流ICをそれぞれ採つてある。
流特性を表す線図であり、横軸にはベース・エミ
ツタ間電圧VBEを、また、縦軸にはベース電流IB
並びにコレクタ電流ICをそれぞれ採つてある。
図では、ベース電流IB及びコレクタ電流ICの特
性線に対し、ベース入力電圧VBが VB1であるとき（一点鎖線）、 VB2であるとき（実線）、 VB3であるとき（二点鎖線） それぞれの負荷線が表され、また、S1及びS2は
安定点を示している。
性線に対し、ベース入力電圧VBが VB1であるとき（一点鎖線）、 VB2であるとき（実線）、 VB3であるとき（二点鎖線） それぞれの負荷線が表され、また、S1及びS2は
安定点を示している。
図から判るように、RHETに於けるベース電
流IBはＮ字型特性を示し、所謂、微分負性抵抗特
性をもつていて、コレクタ電流ICはベース電流IB
に微分負性抵抗特性が現れるまでは殆ど流れず、
それが現てからは急速に立ち上がる（要すれば、
特願昭61−138630号参照）。
流IBはＮ字型特性を示し、所謂、微分負性抵抗特
性をもつていて、コレクタ電流ICはベース電流IB
に微分負性抵抗特性が現れるまでは殆ど流れず、
それが現てからは急速に立ち上がる（要すれば、
特願昭61−138630号参照）。
このような特性を利用すれば、１個のRHET
でフリツプ・フロツプ回路を構成することができ
る。
でフリツプ・フロツプ回路を構成することができ
る。
第５図はRHETを用いたフリツプ・フロツプ
回路を表し、第４図に於いて用いた記号と同記号
は同部分を示すか或いは同じ意味を持つものとす
る。
回路を表し、第４図に於いて用いた記号と同記号
は同部分を示すか或いは同じ意味を持つものとす
る。
図に於いて、ＱはRHETであるトランジスタ、
R3はベース・エミツタと直列に挿入された抵抗、
VBはベース入力電圧、VCCは正側電源レベルをそ
れぞれ示している。
R3はベース・エミツタと直列に挿入された抵抗、
VBはベース入力電圧、VCCは正側電源レベルをそ
れぞれ示している。
第４図を参照しつつ第５図に見られる回路の動
作を説明する。
作を説明する。
VB＝VB2の時、動作点に二つの安定点S1並びに
S2が存在し、安定点S1の場合、コレクタ電流ICは
殆ど流れていないから、このトランジスタＱはオ
フ状態であり、また、安定点S2の場合、コレクタ
電流ICは流れているから、トランジスタＱはオン
状態である。
S2が存在し、安定点S1の場合、コレクタ電流ICは
殆ど流れていないから、このトランジスタＱはオ
フ状態であり、また、安定点S2の場合、コレクタ
電流ICは流れているから、トランジスタＱはオン
状態である。
動作点を安定点S1からS2、即ち、トランジスタ
Ｑをオフからオンに遷移させるには、一旦、VB
＞VB3としてから再びVB＝VB2にすれば良い。
Ｑをオフからオンに遷移させるには、一旦、VB
＞VB3としてから再びVB＝VB2にすれば良い。
動作点を安定点S2からS1、即ち、トランジスタ
Ｑをオンからオフに遷移させるには、一旦、VB
＜VB1としてから再びVB＝VB2にすれば良い。
Ｑをオンからオフに遷移させるには、一旦、VB
＜VB1としてから再びVB＝VB2にすれば良い。
前記説明から判るように、第５図に見られる回
路は能動素子として僅か１個のトランジスタＱを
使用するのみでフリツプ・フロツプ動作を行うこ
とができる。
路は能動素子として僅か１個のトランジスタＱを
使用するのみでフリツプ・フロツプ動作を行うこ
とができる。
本発明者は、前記のようにRHETなどRTTが
１個のみでフリツプ・フロツプ回路を構成し得る
ことから、それに若干の改変を施すことで極めて
容易にSRAMを実現させることに成功した。
１個のみでフリツプ・フロツプ回路を構成し得る
ことから、それに若干の改変を施すことで極めて
容易にSRAMを実現させることに成功した。
第１図は本発明に依る半導体記憶装置の原理を
説明する為の要部回路図を表し、第５図に於いて
用いた記号と同記号は同部分を示すか或いは同じ
意味を持つものとする。
説明する為の要部回路図を表し、第５図に於いて
用いた記号と同記号は同部分を示すか或いは同じ
意味を持つものとする。
図に於いて、R1，R2，R4は抵抗、Io1及びIo2は
入力信号、Otは出力信号をそれぞれ示している。
尚、ここでは、入力信号Io1及びIo2が抵抗R1及び
R2を通つて現れたものがベース入力電圧VBであ
るとしている。
入力信号、Otは出力信号をそれぞれ示している。
尚、ここでは、入力信号Io1及びIo2が抵抗R1及び
R2を通つて現れたものがベース入力電圧VBであ
るとしている。
第２図Ａ乃至Ｄは第１図に見られる半導体記憶
装置の動作を説明する為のタイミング・チヤート
を表し、Ａは入力信号Io1に、Ｂは入力信号Io2に、
Ｃはベース入力電圧VBに、Ｄは出力信号Otに関
するものであり、何れに於いても、横軸には時間
を、縦軸にはレベルをそれぞれ採つてあり、第１
図及び第４図に於いて用いた記号と同記号は同部
分を示すか或いは同じ意味を持つものとする。
装置の動作を説明する為のタイミング・チヤート
を表し、Ａは入力信号Io1に、Ｂは入力信号Io2に、
Ｃはベース入力電圧VBに、Ｄは出力信号Otに関
するものであり、何れに於いても、横軸には時間
を、縦軸にはレベルをそれぞれ採つてあり、第１
図及び第４図に於いて用いた記号と同記号は同部
分を示すか或いは同じ意味を持つものとする。
図に於いて、T1，T2，T3，T4，T5はタイミン
グをそれぞれ示している。
グをそれぞれ示している。
第２図Ａ乃至Ｄを参照しつつ第１図に見られる
半導体記憶装置の動作を説明する。
半導体記憶装置の動作を説明する。
さて、今、第１図の半導体記憶装置に於いて、
抵抗R3とベース・エミツタ間抵抗とを加えた抵
抗値にに比較して抵抗R1及びR2を小さく採つて
おけば、ベース入力電圧VBは抵抗R1及びR2に略
依存して決まる。尚、ここでは、抵抗R1及びR2
の値は等しいものとしてあるが、これには限定さ
れない。そして、抵抗R1及びR2の値が等しいと
きは、ベース入力電圧VBは、入力信号Io1とIo2と
の中間の値となる。また、トランジスタＱの動作
点が安定点S1にあればアンコンダクテイブ、即
ち、オフ状態であつて出力信号Otは“Ｈ”レベ
ル、動作点が安定点S2にあればコンダクテイブ、
即ち、オン状態であつて出力信号Otは“Ｌ”レ
ベルである。
抵抗R3とベース・エミツタ間抵抗とを加えた抵
抗値にに比較して抵抗R1及びR2を小さく採つて
おけば、ベース入力電圧VBは抵抗R1及びR2に略
依存して決まる。尚、ここでは、抵抗R1及びR2
の値は等しいものとしてあるが、これには限定さ
れない。そして、抵抗R1及びR2の値が等しいと
きは、ベース入力電圧VBは、入力信号Io1とIo2と
の中間の値となる。また、トランジスタＱの動作
点が安定点S1にあればアンコンダクテイブ、即
ち、オフ状態であつて出力信号Otは“Ｈ”レベ
ル、動作点が安定点S2にあればコンダクテイブ、
即ち、オン状態であつて出力信号Otは“Ｌ”レ
ベルである。
入力信号Io1及びIo2を組み合わせれば、その平
均の電圧であるベース入力電圧VBの値は、ハ
イ・レベル（“Ｈ”レベル）、ミデイアム・レベル
（“Ｍ”レベル）、ロー・レベル（“Ｌ”レベル）の
３値が得られ、入力信号Io1並びにIo2が共に“Ｈ”
レベルのときはベース入力電圧VBも“Ｈ”レベ
ル、また、共に“Ｌ”レベルのときは“Ｌ”レベ
ル、更にまた、それ以外のときは“Ｍ”レベルで
ある。
均の電圧であるベース入力電圧VBの値は、ハ
イ・レベル（“Ｈ”レベル）、ミデイアム・レベル
（“Ｍ”レベル）、ロー・レベル（“Ｌ”レベル）の
３値が得られ、入力信号Io1並びにIo2が共に“Ｈ”
レベルのときはベース入力電圧VBも“Ｈ”レベ
ル、また、共に“Ｌ”レベルのときは“Ｌ”レベ
ル、更にまた、それ以外のときは“Ｍ”レベルで
ある。
この半導体記憶装置に情報の書き込み或いは保
存を行う場合について説明する。
存を行う場合について説明する。
今、トランジスタＱの動作点が安定点S1に在る
ものとし、第２図に於けるタイミングT2或いは
T4に見られるように、入力信号Io1及びIo2が共に
“Ｈ”レベル、即ち、ベース入力電圧VBが“Ｈ”
レベルであるとき、それが第４図に於けるVB3よ
り大になるように設定しておけば、トランジスタ
Ｑの動作点は安定点S1からS2に遷移するものであ
る。
ものとし、第２図に於けるタイミングT2或いは
T4に見られるように、入力信号Io1及びIo2が共に
“Ｈ”レベル、即ち、ベース入力電圧VBが“Ｈ”
レベルであるとき、それが第４図に於けるVB3よ
り大になるように設定しておけば、トランジスタ
Ｑの動作点は安定点S1からS2に遷移するものであ
る。
また、第２図に於けるタイミングT3に見られ
るように、入力信号Io1及びIo2が共に“Ｌ”レベ
ル、即ち、ベース入力電圧VBが“Ｌ”レベルで
あるとき、それが第４図に於けるVB1より小にな
るように設定しておけば、トランジスタＱの動作
点は安定点S2からS1に遷移するものである。
るように、入力信号Io1及びIo2が共に“Ｌ”レベ
ル、即ち、ベース入力電圧VBが“Ｌ”レベルで
あるとき、それが第４図に於けるVB1より小にな
るように設定しておけば、トランジスタＱの動作
点は安定点S2からS1に遷移するものである。
更にまた、入力信号Io1及びIo2の何れか一方が
“Ｈ”レベル且つ他方が“Ｌ”レベルであるとき、
ベース入力電圧VBが第４図に於けるVBE及びVB1
の間となるように設定しておけば、トランジスタ
Ｑの動作点に遷移は起こらない。
“Ｈ”レベル且つ他方が“Ｌ”レベルであるとき、
ベース入力電圧VBが第４図に於けるVBE及びVB1
の間となるように設定しておけば、トランジスタ
Ｑの動作点に遷移は起こらない。
前記したところを取り纏めると、入力信号Io1
及びIo2が共に“Ｈ”レベル或いは“Ｌ”レベル
である場合のみ情報の書き込み（書き換え）が行
われ、それ以外では、情報は保存、即ち、半導体
記憶装置はメモリ動作をすることになる。ここ
で、第２図に見られるように、パルスである入力
信号Io2を情報書き込み（書き換え）のタイミン
グ・パルスであるとすると、このタイミング・パ
ルスが入つた時、入力信号Io1が“Ｈ”レベルで
あれば、出力信号Otは“Ｈ”レベルから“Ｌ”
レベルに変化し、そして、その場合に入力信号
Io1が“Ｌ”レベルであれば、出力信号Otは“Ｌ”
レベルから“Ｈ”レベルに変化するものである。
及びIo2が共に“Ｈ”レベル或いは“Ｌ”レベル
である場合のみ情報の書き込み（書き換え）が行
われ、それ以外では、情報は保存、即ち、半導体
記憶装置はメモリ動作をすることになる。ここ
で、第２図に見られるように、パルスである入力
信号Io2を情報書き込み（書き換え）のタイミン
グ・パルスであるとすると、このタイミング・パ
ルスが入つた時、入力信号Io1が“Ｈ”レベルで
あれば、出力信号Otは“Ｈ”レベルから“Ｌ”
レベルに変化し、そして、その場合に入力信号
Io1が“Ｌ”レベルであれば、出力信号Otは“Ｌ”
レベルから“Ｈ”レベルに変化するものである。
次に、この半導体記憶装置で情報の読み出しを
行う場合について説明する。
行う場合について説明する。
この場合には、入力信号Io1としては“Ｍ”レ
ベルを適用するので、入力信号Io2が入つても、
トランジスタＱの動作点が安定点S1からS2に遷移
したり、或いは、逆方向に遷移するなどの事態は
起こらず、従つて、書き込み（書き換え）は行わ
れない。
ベルを適用するので、入力信号Io2が入つても、
トランジスタＱの動作点が安定点S1からS2に遷移
したり、或いは、逆方向に遷移するなどの事態は
起こらず、従つて、書き込み（書き換え）は行わ
れない。
さて、トランジスタＱの動作点が安定点S1に在
るとし、第２図のタイミングT2に見られるよう
に、入力信号Io1が“Ｍ”レベルであつて、そこ
にタイミング・パルスである入力信号Io2が入つ
ても、トランジスタＱがアンコンダクテイブ、即
ち、オフ状態である為、出力信号Otの変化は極
めて僅かしか起こらない。換言すると、この場
合、入力信号Io2に変化があつても出力信号Otと
しては変化が殆ど起こらないのであり、第２図Ｄ
では、その状態を〇で囲み記号Ａで指示してあ
る。
るとし、第２図のタイミングT2に見られるよう
に、入力信号Io1が“Ｍ”レベルであつて、そこ
にタイミング・パルスである入力信号Io2が入つ
ても、トランジスタＱがアンコンダクテイブ、即
ち、オフ状態である為、出力信号Otの変化は極
めて僅かしか起こらない。換言すると、この場
合、入力信号Io2に変化があつても出力信号Otと
しては変化が殆ど起こらないのであり、第２図Ｄ
では、その状態を〇で囲み記号Ａで指示してあ
る。
然しながら、トランジスタＱの動作点が安定点
S2に在ると、第２図のタイミングT5に見られる
ように、入力信号Io1が前記同様に“Ｍ”レベル
であつても、そこに入力信号Io2が入つた場合に
は、トランジスタＱがコンダクテイブ、即ち、オ
ン状態になつていること、しかも、第４図を見て
も判るように僅かのベース入力電圧VBの変化で
コレクタ電流ICが急激に変化することから、出力
信号Otには大きな変化が起こるものであり、第
２図Ｄでは、その状態を〇で囲み記号Ｂで指示し
てある。
S2に在ると、第２図のタイミングT5に見られる
ように、入力信号Io1が前記同様に“Ｍ”レベル
であつても、そこに入力信号Io2が入つた場合に
は、トランジスタＱがコンダクテイブ、即ち、オ
ン状態になつていること、しかも、第４図を見て
も判るように僅かのベース入力電圧VBの変化で
コレクタ電流ICが急激に変化することから、出力
信号Otには大きな変化が起こるものであり、第
２図Ｄでは、その状態を〇で囲み記号Ｂで指示し
てある。
このような出力信号Otに於ける変動の大きさ
を検出すれば、トランジスタＱが安定点S1及びS2
の何れの動作点に在つたかが判り、情報の読み出
しを行うことができる。
を検出すれば、トランジスタＱが安定点S1及びS2
の何れの動作点に在つたかが判り、情報の読み出
しを行うことができる。
前記したようなことから、本発明に依る半導体
記憶装置に於いては、ベース電流は微分負性抵抗
特性をもち且つコレクタ電流は該微分負性抵抗特
性が現れてから大きく流れるトランジスタ（例え
ばトランジスタＱ）と、該トランジスタのコレク
タ・エミツタと直列接続された負荷（例えば抵抗
R4）と、該トランジスタのベースに抵抗（例え
ば抵抗R1）を接続して形成された第１の入力端
（例えば入力信号Io1が印加される入力端）及び同
じくベースに抵抗（例えば抵抗R2）を接続して
形成された第２の入力端（例えば入力信号Io2が
印加される入力端）とを備えている。
記憶装置に於いては、ベース電流は微分負性抵抗
特性をもち且つコレクタ電流は該微分負性抵抗特
性が現れてから大きく流れるトランジスタ（例え
ばトランジスタＱ）と、該トランジスタのコレク
タ・エミツタと直列接続された負荷（例えば抵抗
R4）と、該トランジスタのベースに抵抗（例え
ば抵抗R1）を接続して形成された第１の入力端
（例えば入力信号Io1が印加される入力端）及び同
じくベースに抵抗（例えば抵抗R2）を接続して
形成された第２の入力端（例えば入力信号Io2が
印加される入力端）とを備えている。
前記手段を採ることに依り、第１の入力端及び
第２の入力端に“Ｈ”レベル或いは“Ｌ”レベル
の入力信号を印加することで情報の書き込もを、
また、第１の入力端に“Ｍ”レベルの入力信号
を、そして、第２の入力端にタイミング・パルス
である入力信号を印加することで情報の読み出し
をそれぞれ行うことが可能であり、従つて、
SRAMが僅か１個のRTTと数本の抵抗で構成さ
れ、従来と比較すると、必要とされる能動素子の
数は少なくなり、従つて、半導体記憶装置の集積
度は飛躍的に向上する。
第２の入力端に“Ｈ”レベル或いは“Ｌ”レベル
の入力信号を印加することで情報の書き込もを、
また、第１の入力端に“Ｍ”レベルの入力信号
を、そして、第２の入力端にタイミング・パルス
である入力信号を印加することで情報の読み出し
をそれぞれ行うことが可能であり、従つて、
SRAMが僅か１個のRTTと数本の抵抗で構成さ
れ、従来と比較すると、必要とされる能動素子の
数は少なくなり、従つて、半導体記憶装置の集積
度は飛躍的に向上する。
第３図は本発明一実施例の要部回路図を表し、
第１図及び第２図に於いて用いた記号と同記号は
同部分を示すか或いは同じ意味を持つものとす
る。
第１図及び第２図に於いて用いた記号と同記号は
同部分を示すか或いは同じ意味を持つものとす
る。
図に於いて、Ｑ１，Ｑ２……はRHETである
トランジスタ、WL１，WL２……はワード線、
BL１，BL２……はビツト線、RR１，RL２……
は読み出し線をそれぞれ示している。
トランジスタ、WL１，WL２……はワード線、
BL１，BL２……はビツト線、RR１，RL２……
は読み出し線をそれぞれ示している。
図から判るように、本実施例は、第１図及び第
２図に関して説明した半導体記憶装置をマトリク
スに組んでアレイ化したものであり、トランジス
タＱ１，Ｑ２……に対する入力信号Io1は、それ
ぞれに対応するワード線WL１，WL２……から、
そして、入力信号Io2は同じく対応するビツト線
BL１，BL２……から与えられ、また、トランジ
スタＱ１，Ｑ２……の出力端は、それぞれ対応す
る読み出し線RL１，RL２……に接続されている
ものである。
２図に関して説明した半導体記憶装置をマトリク
スに組んでアレイ化したものであり、トランジス
タＱ１，Ｑ２……に対する入力信号Io1は、それ
ぞれに対応するワード線WL１，WL２……から、
そして、入力信号Io2は同じく対応するビツト線
BL１，BL２……から与えられ、また、トランジ
スタＱ１，Ｑ２……の出力端は、それぞれ対応す
る読み出し線RL１，RL２……に接続されている
ものである。
本実施例に於いて、書き込み（書き換え）を行
うには、ワード線WL（WL１，WL２……を代表
する）及びビツト線BL（BL１，BL２……を代表
する）の両方を“Ｈ”レベルにするか、或いは、
“Ｌ”レベルにする。例えば、ワード線WLを
“Ｈ”レベルにしておき、ビツト線BL１に“Ｈ”
レベルのタイミング・パルスを印加すると、トラ
ンジスタＱ１が選択されて書き込みが行われる。
うには、ワード線WL（WL１，WL２……を代表
する）及びビツト線BL（BL１，BL２……を代表
する）の両方を“Ｈ”レベルにするか、或いは、
“Ｌ”レベルにする。例えば、ワード線WLを
“Ｈ”レベルにしておき、ビツト線BL１に“Ｈ”
レベルのタイミング・パルスを印加すると、トラ
ンジスタＱ１が選択されて書き込みが行われる。
また、読み出しを行うには、例えば、ワード線
WLを“Ｍ”レベルにしておき、ビツト線BL１
にタイミング・パルスを印加すると、トランジス
タＱ１から読み出し線RL１に情報が読み出され
る。この際、他のトランジスタＱ２……などには
変化がないことは云うまでもないが、若し、読み
出された情報、即ち、電流が他のメモリ・セルに
影響を及ぼす懸念があれば、トランジスタＱ（Ｑ
１，Ｑ２……を代表する）の出力端と読み出し線
RL（RL１，RL２……を代表する）との間にキヤ
パシタを介挿し、電圧変化のみを取り出すように
すれば問題はなくなる。
WLを“Ｍ”レベルにしておき、ビツト線BL１
にタイミング・パルスを印加すると、トランジス
タＱ１から読み出し線RL１に情報が読み出され
る。この際、他のトランジスタＱ２……などには
変化がないことは云うまでもないが、若し、読み
出された情報、即ち、電流が他のメモリ・セルに
影響を及ぼす懸念があれば、トランジスタＱ（Ｑ
１，Ｑ２……を代表する）の出力端と読み出し線
RL（RL１，RL２……を代表する）との間にキヤ
パシタを介挿し、電圧変化のみを取り出すように
すれば問題はなくなる。
本発明に依る半導体記憶装置に於いては、共鳴
トンネリング・トランジスタのコレクタ・エミツ
タと直列に負荷を接続し、且つ、そのベースに抵
抗を接続して第１の入力端を、そして、同じくベ
ースに抵抗を接続して第２の入力端をそれぞれ設
けてある。
トンネリング・トランジスタのコレクタ・エミツ
タと直列に負荷を接続し、且つ、そのベースに抵
抗を接続して第１の入力端を、そして、同じくベ
ースに抵抗を接続して第２の入力端をそれぞれ設
けてある。
このような構成を採ることに依り、第１の入力
端及び第２の入力端に“Ｈ”レベル或いは“Ｌ”
レベルの入力信号を印加することで情報の書き込
みを、また、第１の入力端に“Ｍ”レベルの入力
信号を、そして、第２の入力端にタイミング・パ
ルスである入力信号を印加することで情報の読み
出しをそれぞれ行うことが可能であり、従つて、
SRAMが僅か１個のRTTと数本の抵抗で構成さ
れ、従来と比較すると、必要とされる能動素子の
数は少なくなり、従つて、半導体記憶装置の集積
度は飛躍的に向上する。
端及び第２の入力端に“Ｈ”レベル或いは“Ｌ”
レベルの入力信号を印加することで情報の書き込
みを、また、第１の入力端に“Ｍ”レベルの入力
信号を、そして、第２の入力端にタイミング・パ
ルスである入力信号を印加することで情報の読み
出しをそれぞれ行うことが可能であり、従つて、
SRAMが僅か１個のRTTと数本の抵抗で構成さ
れ、従来と比較すると、必要とされる能動素子の
数は少なくなり、従つて、半導体記憶装置の集積
度は飛躍的に向上する。
第１図は本発明の原理を説明する為の半導体記
憶装置の要部回路図、第２図Ａ乃至Ｄは第１図に
見られる半導体記憶装置の動作を説明する為のタ
イミング・チヤート、第３図は本発明一実施例の
要部回路図、第４図はRHETの電圧・電流特性
を示す線図、第５図はRHETを用いたフリツ
プ・フロツプ回路の要部回路図をそれぞれ表して
いる。 図に於いて、IBはベース電流、ICはコレクタ電
流、VBEはベース・エミツタ間電圧、S1及びS2は
安定点、ＱはRHETであるトランジスタ、R1，
R2，R3，R4は抵抗、Io1並びにIo2は入力信号、Ot
は出力信号、VBはベース入力電圧、VCCは正側電
源レベルを示している。
憶装置の要部回路図、第２図Ａ乃至Ｄは第１図に
見られる半導体記憶装置の動作を説明する為のタ
イミング・チヤート、第３図は本発明一実施例の
要部回路図、第４図はRHETの電圧・電流特性
を示す線図、第５図はRHETを用いたフリツ
プ・フロツプ回路の要部回路図をそれぞれ表して
いる。 図に於いて、IBはベース電流、ICはコレクタ電
流、VBEはベース・エミツタ間電圧、S1及びS2は
安定点、ＱはRHETであるトランジスタ、R1，
R2，R3，R4は抵抗、Io1並びにIo2は入力信号、Ot
は出力信号、VBはベース入力電圧、VCCは正側電
源レベルを示している。
Claims (1)
- 【特許請求の範囲】 １ ベース電流は微分負性抵抗特性をもち且つコ
レクタ電流は該微分負性抵抗特性が現れてから大
きく流れるトランジスタと、 該トランジスタのコレクタ・エミツタと直列接
続された負荷と、 該トランジスタのベースに抵抗を接続して形成
された第１の入力端及び同じくベースに抵抗を接
続して形成された第２の入力端と を備えてなることを特徴とする半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62103206A JPS63269394A (ja) | 1987-04-28 | 1987-04-28 | 半導体記憶装置 |
| US07/184,222 US4907196A (en) | 1987-04-28 | 1988-04-21 | Semiconductor memory device using resonant-tunneling transistor |
| EP88401025A EP0289420B1 (en) | 1987-04-28 | 1988-04-26 | Semiconductor memory device using resonant-tunneling transistor |
| DE88401025T DE3882791T2 (de) | 1987-04-28 | 1988-04-26 | Halbleiterspeicheranordnung mit einem Resonanz-Tunnel-Transistor. |
| KR1019880004835A KR910002031B1 (ko) | 1987-04-28 | 1988-04-28 | 공진턴넬링 트랜지스터를 사용하는 반도체 메모리장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62103206A JPS63269394A (ja) | 1987-04-28 | 1987-04-28 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63269394A JPS63269394A (ja) | 1988-11-07 |
| JPH0561717B2 true JPH0561717B2 (ja) | 1993-09-06 |
Family
ID=14348041
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62103206A Granted JPS63269394A (ja) | 1987-04-28 | 1987-04-28 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63269394A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2588590B2 (ja) * | 1988-07-20 | 1997-03-05 | 富士通株式会社 | 半導体記憶装置 |
-
1987
- 1987-04-28 JP JP62103206A patent/JPS63269394A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63269394A (ja) | 1988-11-07 |
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