KR100221070B1 - 래치형 센스앰프회로 - Google Patents
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Abstract
입력되는 데이타 신호를 차동증폭하여 래치 출력하기 위한 래치형 센스앰프회로에 관한 것으로, 특히 종래의 래치기능을 유지하면서도 데이타 반전시간을 최소화할 수 있는 래치형 센스앰프회로를 제공하기 위한 것이다. 이러한 목적을 달성하기 위한 기술적 사상에 따라 입력되는 데이타 신호를 차동증폭하고 래치하기 위한 래치형 센스앰프 제어회로는 센싱동작시에 흐르는 전류량과 래치 동작시에 흐르는 전류량을 달리하여 센싱이득과 래치이득에 차등을 두도록 구성함을 특징으로 한다.
Description
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 입력되는 데이타 신호를 차동증폭하여 래치 출력하기 위한 래치형 센스앰프회로에 관한 것이다.
도 1은 반도체 메모리 장치에서 사용되고 있는 종래의 기술에 의한 래치형 센스앰프회로 100 및 그 주변회로를 도시한 것이다. 도 1을 참조하여 종래의 기술에 의한 래치형 센스앰프회로의 동작을 살펴보면 하기와 같다.
제어신호인 센스앰프구동신호 A가 "하이" 레벨일 경우, 저항 R1, R2, 바이폴라 트랜지스터 T1, T2 및 엔모오스 트랜지스터 T3, T4로 구성되는 바이폴라 차동증폭기가 동작하여 데이타 입력신호 IN,를 증폭시킨다. 만약, 상기 제어신호 A가 "로우" 레벨일 경우에는 상기 바이폴라 차동증폭기가 "턴오프"되고 피드백 경로를 동작시킴으로써 래치 상태를 유지하게 하는 구조이다. 그러나, 상기 도 1과 같은 구성은 센싱된 데이타가 래치된 상태에서, 상반되는 데이타가 입력되는 다음 신호를 증폭하게 되는 시점에서 상기 래치된 데이타를 상반된 데이타의 레벨로 전환되기 까지의 시간이 소모되므로 전체적인 지연시간이 커지는 문제가 야기된다.
따라서, 본 발명의 목적은 센싱하여 래치하는 기능을 그대로 유지하면서 래치된 데이타의 반전시간을 최소화할 수 있는 래치형 센스앰프회로를 제공함에 있다.
본 발명의 다른 목적은 고속 동작에 매우 효율적으로 적용이 가능한 래치형 센스앰프회로를 제공함에 있다.
도 1은 종래 기술에 따라 구성된 래치형 센스앰프의 구체 회로도.
도 2는 본 발명의 실시예에 따라 구성된 래치형 센스앰프의 구체 회로도.
도 3은 본 발명과 종래기술의 비교를 위한 출력 특성의 파형도.
이하 본 발명에 따른 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명할 것이다. 또한, 도면들중 동일한 구성요소 및 부분들은 가능한한 어느 곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.
도 2는 본 발명의 실시예에 따라 구성된 반도체 메모리 장치의 래치형 센스앰프를 도시한 도면이다.
도 2를 참조하여 본 발명의 실시예에 따른 래치형 센스앰프회로의 구성 및 동작을 설명한다. 본 발명에 따른 래치형 센스앰프회로(200)은 데이타 신호 IN와 상보 데이타 신호를 각각의 베이스 단자로 입력하는 대칭형의 제1, 제2바이폴라 트랜지스터 T1, T2와, 상기 제1, 제2바이폴라 트랜지스터들 T1, T2의 콜렉터 단자와 전원전압 사이에 각기 접속된 저항들 R1, R2와, 전류를 조절하기 위한 채널폭을 가지며 상기 제1, 제2바이폴라 트랜지스터의 에미터 단자와 접지단자 사이의 전류패스 사이에 접속되고 기준전압 VREF에 의해 제어되는 제1모오스 트랜지스터 T100를 포함하는 바이폴라 차동증폭기와; 상기 바이폴라 차동증폭기의 출력단자들을 통해 출력되는 신호를 베이스 입력으로 하여 구동되는 제3, 제4바이폴라 트랜지스터 T8, T9와, 상기 제3, 제4바이폴라 트랜지스터 T8, T9의 에미터단자로부터 출력되는 신호를 베이스 입력으로 하며 상기 바이폴라 차동증폭기의 출력단자들에 각각 접속된 콜렉터를 가지는 제5, 제6바이폴라 트랜지스터 T4, T5와, 상기 제3, 제4바이폴라 트랜지스터 T8, T9의 에미터단자와 접지전원 사이에 각각 접속되며 상기 기준전압 VREF에 의해 제어되는 제2, 제3모오스 트랜지스터 T10, T11와, 상기 제5, 제6바이폴라 트랜지스터 T4, T5의 에미터단자와 접지단자 사이에 접속되고 상기 제1모오스 트랜지스터 T100의 채널폭 보다 작은 채널폭을 가지며 상기 기준전압 VREF에 의해 제어되는 제4모오스 트랜지스터 T200를 구비한 데이타 래치부와; 상기 제1, 제2바이폴라 트랜지스터 T1, T2의 에미터단자와 상기 제1모오스 트랜지스터 T100의 드레인단자 사이에 접속되며 센스앰프구동신호 A에 의해 제어되는 제5모오스 트랜지스터 T3와, 상기 제5, 제6바이폴라 트랜지스터 T4, T5의 에미터단자와 상기 제4모오스 트랜지스터 T200의 드레인단자 사이에 접속된 제6모오스 트랜지스터 T6와, 상기 제5모오스 트랜지스터 T3의 게이트단자와 상기 제6모오스 트랜지스터 T6의 게이트단자사이에 접속된 인버터 I1를 포함하여 구성된다.
그리고, 도 2에 있어서, 피모오스 트랜지스터 T12, T13와, 엔모오스 트랜지스터 T14, T15 및 T16의 구성은 상기 바이폴라 트랜지스터들 T8, T9의 에미터단자로부터 출력되는 신호를 입력하여 증폭하여 출력하는 차동증폭기이며, 피모오스 트랜지스터 T17 및 엔모오스 트랜지스터 T18의 구성은 상기 차동증폭기의 출력을 외부로 드라이브하는 인버터이다.
도 2를 참조하여 본 발명의 실시예에 따라 구성된 래치형 센스앰프회로의 동작을 살펴보면 하기와 같다. 센스앰프구동신호 A가 논리 "하이"의 레벨로 활성화되면, 스위칭 동작을 수행하는 제3엔모오스 트랜지스터 T3가 "턴온"됨에 따라 상기 바이폴라 차동증폭기가 동작하게 되며, 이때의 이득은 큰 전류를 흘려주는 엔모오스 트랜지스터 T100에 의해 커지게 된다.
상기 센스앰프구동신호 A가 "로우" 레벨로 비활성화되면 상기 엔모오스 트랜지스터 T3가 "턴오프"되고, 상기 엔모오스 트랜지스터 T6가 "턴온"된다. 따라서, 상기 바이폴라 차동증폭기의 동작이 중지(디스에이블)되고, 데이타 래치부가 동작하여 바이폴라 차동증폭기에 의해 증폭된 데이타를 보존하게 된다. 이때의 전류는 채널폭이 제1엔모오스 트랜지스터 T100보다 작게 형성된 채널폭을 가지는 엔모오스 트랜지스터 T200에 의해 결정되므로 래치의 이득은 상기 바이폴라 차동증폭기보다 상대적으로 낮게된다.
즉, 도 3에 도시된 파형도에서와 같이, 본 발명의 출력특성을 나타내는 파형 301에서와 같이 센싱시에는 큰 이득의 차동증폭기로 빠른 출력을 도출해내고 래치시에는 가능한한 최소의 이득으로 래치시킴으로써 다음 주기에서 반대되는 신호를 검출할 때 빠른 속도로 검출할 수 있다. 도 3에서, 참조번호 302는 종래의 기술에 따른 특성 곡선이다.
전술한 바와 같이, 본 발명은 종래의 래치기능을 유지하면서도 데이타 반전시간을 최소화할 수 있는 이점을 가진다. 또한, 본 발명은 고속동작에 적용가능한 이점을 가진다.
Claims (3)
- 입력되는 데이타 신호를 차동증폭하여 래치 출력하는 래치형 센스앰프회로에 있어서;상기 데이타 신호와 상보 데이타 신호를 각기 입력으로 하는 대칭형의 제1, 제2바이폴라 트랜지스터와, 상기 제1, 제2바이폴라 트랜지스터들의 콜렉터 단자와 전원전압 사이에 각기 접속된 저항들과, 전류를 조절하기 위한 채널폭을 가지며 상기 제1, 제2바이폴라 트랜지스터의 에미터 단자와 접지단자 사이에 접속되고 기준전압에 의해 제어되는 제1모오스 트랜지스터를 구비한 바이폴라 차동증폭기와;상기 바이폴라 차동증폭기의 출력단자를 통해 출력되는 신호를 베이스 입력으로 하여 구동되는 제3, 제4바이폴라 트랜지스터와, 상기 제3, 제4바이폴라 트랜지스터의 에미터단자와 접지단자 사이에 접속된 제2, 제3모오스 트랜지스터와, 상기 제3, 제4바이폴라 트랜지스터의 에미터단자로 유입되는 신호를 베이스 입력으로 하며 상기 바이폴라 차동증폭기의 출력단자와 접속된 콜렉터를 가지는 제5, 제6바이폴라 트랜지스터와, 상기 제5, 제6바이폴라 트랜지스터의 에미터단자와 접지단자사이에 접속되고 상기 제1모오스 트랜지스터보다 작은 채널폭을 가지며 상기 기준전압에 의해 제어되는 제4모오스 트랜지스터를 구비한 데이타 래치부를 포함함을 특징으로 하는 래치형 센스앰프회로.
- 제1항에 있어서, 상기 제1, 제2바이폴라 트랜지스터의 에미터단자와 상기 제1모오스 트랜지스터의 드레인단자 사이에 접속되며 센스앰프구동신호에 의해 제어되는 제5모오스 트랜지스터와, 상기 제5, 제6바이폴라 트랜지스터의 에미터단자와 상기 제5모오스 트랜지스터의 드레인단자 사이에 접속된 제6모오스 트랜지스터와, 상기 제5모오스 트랜지스터의 게이트단자와 상기 제6모오스 트랜지스터의 게이트단자 사이에 접속된 인버터를 더 포함함을 특징으로 하는 래치형 센스앰프회로,
- 제1항에 있어서, 상기 제1, 제2, 제3, 제4 및 제5모오스 트랜지스터들 각각은 엔모오스 트랜지스터임을 특징으로 하는 래치형 센스앰프회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960052635A KR100221070B1 (ko) | 1996-11-07 | 1996-11-07 | 래치형 센스앰프회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1019960052635A KR100221070B1 (ko) | 1996-11-07 | 1996-11-07 | 래치형 센스앰프회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980034550A KR19980034550A (ko) | 1998-08-05 |
| KR100221070B1 true KR100221070B1 (ko) | 1999-09-15 |
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ID=19481094
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960052635A KR100221070B1 (ko) | 1996-11-07 | 1996-11-07 | 래치형 센스앰프회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100221070B1 (ko) |
-
1996
- 1996-11-07 KR KR1019960052635A patent/KR100221070B1/ko not_active IP Right Cessation
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| Publication number | Publication date |
|---|---|
| KR19980034550A (ko) | 1998-08-05 |
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