KR19980034550A - 래치형 센스앰프회로 - Google Patents

Abstract

본 발명은 입력되는 데이타신호를 차동증폭하여 이 증폭된 신호를 래치하기 위한 래치형 센스앰프회로에 관한 것으로, 본 발명의 목적은 종래의 래치기능을 유지하면서도 데이타 반전시간을 최소화할 수 있는 래치형 센스앰프회로 및 그 제어방법을 제공함에 있다. 이러한 목적을 달성하기 위한 기술적 사상에 따르면, 입력되는 데이타신호를 차동증폭하여 이 증폭된 신호를 래치하기 위한 래치형 센스앰프회로의 제어방법은 센싱동작시에 흐르는 전류량과 래치동작시에 흐르는 전류량을 달리하여 센싱이득과 래치이득에 차등을 두는 것을 특징으로 한다.

Description

래치형 센스앰프회로

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 입력되는 데이타신호를 차동증폭하여 이 증폭된 신호를 래치하기 위한 래치형 센스앰프회로에 관한 것이다.

도 1은 종래에 사용되고 있는 래치형 센스앰프의 등가회로도이다.

도 1을 참조하여 동작을 살펴보면, 제어신호인 센스앰프구동신호 A가 하이레벨일 경우 바이폴라 차동증폭기(저항 R1,R2와 바이폴라 트랜지스터 T1,T2 및 엔모오스 트랜지스터 T3,T7로 구성된 회로)가 동작하여 데이타 입력신호 IN,를 증폭시키고 상기 제어신호 A가 로우레벨일 경우에는 상기 바이폴라 차동증폭기가 턴오프되고 피드백 경로를 동작시킴으로써 래치상태를 유지하게 하는 구조이다. 그러나, 이 구조에서 래치상태에서 상반되는 데이타가 입력되는 다음 신호를 증폭하게 되는 시점에서 종래에 래치된 데이타에서 상반된 데이타로 전환되기 까지의 시간이 소모되므로 전체적인 지연시간이 커진다.

따라서, 본 발명의 목적은 종래의 래치기능을 유지하면서도 데이타 반전시간을 최소화할 수 있는 래치형 센스앰프회로 및 그 제어방법을 제공함에 있다.

본 발명의 다른 목적은 고속동작에 적용가능한 래치형 센스앰프회로 및 그 제어방법을 제공함에 있다.

도 1은 종래기술에 따라 구성된 래치형 센스앰프의 구체회로도.

도 2는 본 발명의 실시예에 따라 구성된 래치형 센스앰프의 구체회로도.

도 3은 본 발명과 종래기술의 비교를 위한 출력특성의 파형도.

이하 본 발명에 따른 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명할 것이다. 또한, 도면들중 동일한 구성요소 및 부분들은 가능한한 어느곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.

도 2는 본 발명의 실시예에 따라 구성된 래치형 센스앰프를 도시한 도면이다.

도 2를 참조하여 구성을 살펴보면, 데이타신호 IN와 상보 데이타신호를 각기 입력으로 하는 대칭형의 제1,2바이폴라 트랜지스터 T1, T2와, 상기 제1,2바이폴라 트랜지스터들 T1,T2의 컬렉터단자와 전원전압사이에 각기 접속된 저항들 R1,R2과, 전류를 조절하기 위한 채널폭을 가지며 상기 제1,2바이폴라 트랜지스터의 에미터 단자와 접지단자사이에 접속되고 기준전압 VREF에 의해 제어되는 제1모오스 트랜지스터 T100를 구비한 바이폴라 차동증폭기와; 이 바이폴라 차동증폭기의 출력단자를 통해 출력되는 신호를 베이스 입력으로 하여 구동되는 제3,4바이폴라 트랜지스터 T8,T9와, 상기 제3,4바이폴라 트랜지스터 T8,T9의 에미터단자로 유입되는 신호를 베이스 입력으로 하며 상기 바이폴라 차동증폭기의 출력단자와 접속된 컬렉터를 가지는 제5,6바이폴라 트랜지스터 T4,T5와, 상기 제3,4바이폴라 트랜지스터 T8,T9의 에미터단자와 접지전원사이에 각기 접속되며, 상기 기준전압 VREF에 의해 제어되는 제2,3모오스 트랜지스터 T10,T11와, 상기 제5,6바이폴라 트랜지스터 T4,T5의 에미터단자와 접지단자사이에 접속되고 상기 제1모오스 트랜지스터 T100보다 작은 채널폭을 가지며 상기 기준전압 VREF에 의해 제어되는 제4모오스 트랜지스터 T200를 구비한 데이타 래치부로 구성된 래치형 센스앰프회로(200)는 상기 제1,2바이폴라 트랜지스터 T1,T2의 에미터단자와 상기 제1모오스 트랜지스터 T100의 드레인단자사이에 접속되며 센스앰프구동신호 A에 의해 제어되는 제5모오스 트랜지스터 T3와, 상기 제5,6바이폴라 트랜지스터 T4,T5의 에미터단자와 상기 제4모오스 트랜지스터 T200의 드레인단자사이에 접속된 제6모오스 트랜지스터 T6와, 상기 제5모오스 트랜지스터 T3의 게이트단자와 상기 제6모오스 트랜지스터 T6의 게이트단자사이에 접속된 인버어터 I1를 더 포함한다. 그리고, 상기 바이폴라 트랜지스터들 T8,T9의 에미터단자로 유입되는 신호를 입력으로 하며 기준전압 VREF에 의해 구동되는 차동증폭기(트랜지스터들 T12T16로 구성된 회로)와 이 차동증폭기의 출력신호를 반전시키는 인버어터(트랜지스터 T17,T18로 구성된 회로)를 더 포함하여 구성할 수도 있다.

도 2를 참조하여 동작을 살펴보면, 제어신호 A가 하이레벨일 경우 스위칭동작을 수행하는 엔모오스 트랜지스터 T3가 턴온됨에 따라 상기 바이폴라 차동증폭기가 동작하게 되며, 이때의 이득은 큰 전류를 흘려주는 엔모오스 트랜지스터 T100에 의해 커지게 된다. 상기 제어신호 A가 로우레벨이 되면 상기 엔모오스 트랜지스터 T3가 턴오프되고 상기 엔모오스 트랜지스터 T6가 턴온됨으로 인해, 상기 바이폴라 차동증폭기는 턴오프되고, 데이타 래치부가 동작하여 종래의 데이타를 보존하게 된다. 이때의 전류는 작은 채널폭을 가지는 엔모오스 트랜지스터 T200에 의해 결정되므로 래치의 이득은 상기 바이폴라 차동증폭기보다 상대적으로 낮다. 즉 제3도에 도시된 파형도에서와 같이, 본 발명의 출력특성을 나타내는 파형 301에서와 같이 센싱시에는 큰 이득의 차동증폭기로 빠른 출력을 도출해내고 래치시에는 가능한한 최소의 이득으로 래치시킴으로써 다음 주기에서 반대되는 신호를 검출할 때 빠른 속도로 검출할 수 있다. 한편, 참조번호 302는 종래기술에 따른 출력파형이다.

전술한 바와 같이, 본 발명은 종래의 래치기능을 유지하면서도 데이타 반전시간을 최소화할 수 있는 이점을 가진다. 또한, 본 발명은 고속동작에 적용가능한 이점을 가진다.

Claims (4)

1. 입력되는 데이타신호를 차동증폭하여 이 증폭된 신호를 래치하기 위한 래치형 센스앰프회로에 있어서:

   상기 데이타신호와 상보 데이타신호를 각기 입력으로 하는 대칭형의 제1,2바이폴라 트랜지스터와, 상기 제1,2바이폴라 트랜지스터들의 컬렉터단자와 전원전압사이에 각기 접속된 저항들과, 전류를 조절하기 위한 채널폭을 가지며 상기 제1,2바이폴라 트랜지스터의 에미터 단자와 접지단자사이에 접속되고 기준전압에 의해 제어되는 제1모오스 트랜지스터를 구비한 바이폴라 차동증폭기와;

   상기 바이폴라 차동증폭기의 출력단자를 통해 출력되는 신호를 베이스 입력으로 하여 구동되는 제3,4바이폴라 트랜지스터와, 상기 제3,4바이폴라 트랜지스터의 에미터단자와 접지단자사이에 접속된 제2,3모오스 트랜지스터와, 상기 제3,4바이폴라 트랜지스터의 에미터단자로 유입되는 신호를 베이스 입력으로 하며 상기 바이폴라 차동증폭기의 출력단자와 접속된 컬렉터를 가지는 제5,6바이폴라 트랜지스터와, 상기 제5,6바이폴라 트랜지스터의 에미터단자와 접지단자사이에 접속되고 상기 제1모오스 트랜지스터보다 작은 채널폭을 가지며 상기 기준전압에 의해 제어되는 제4모오스 트랜지스터를 구비한 데이타 래치부를 포함함을 특징으로 하는 래치형 센스앰프회로.
2. 제1항에 있어서, 상기 제1,2바이폴라 트랜지스터의 에미터단자와 상기 제1모오스 트랜지스터의 드레인단자사이에 접속되며 센스앰프구동신호에 의헤 제어되는 제5모오스 트랜지스터와, 상기 제5,6바이폴라 트랜지스터의 에미터단자와 상기 제2모오스 트랜지스터의 드레인단자사이에 접속된 제6모오스 트랜지스터와, 상기 제5모오스 트랜지스터의 게이트단자와 상기 제6모오스 트랜지스터의 게이트단자사이에 접속된 인버어터를 더 포함함을 특징으로 하는 래치형 센스앰프회로,
3. 제1항에 있어서, 상기 제1,2,3,4모오스 트랜지스터는 각각 엔모오스 트랜지스터임을 특징으로 하는 래치형 센스앰프회로.
4. 입력되는 데이타신호를 차동증폭하여 이 증폭된 신호를 래치하기 위한 래치형 센스앰프회로의 제어방법에 있어서:

   센싱동작시에 흐르는 전류량과 래치동작시에 흐르는 전류량을 달리하여 센싱이득과 래치이득에 차등을 두는 것을 특징으로 하는 방법.