KR19990004897A - 반도체 메모리 소자의 감지 증폭기 - Google Patents

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Abstract

본 발명은 외부전압이 광범위하게 변화되는 조건에서도 정상적으로 감지증폭작용을 정상적을 수행할 수 있는 반도체 메모리 소자의 감지 증폭기에 관한 것으로서, 등화신호에 의해 비트라인과 반전비트라인를 프리차아지시키기 위한 프리차아지부와, 센스인에이블신호에 의해 비트라인과 반전비트라인의 전압차를 감지증폭하여 출력단을 통해 출력하기 위한 감지증폭부로 구성된 반도체 메모리 소자의 감지 증폭기에 있어서, 센스인에이블신호에 의해 감지증폭부의 문턱전압의 크기를 제어하기 위한 문턱전압 제어부; 제어신호에 의해 외부로부터 인가되는 전원전압을 감지하여 기준전압에 따라 차동증폭하기 위한 외부전원 감지증폭부; 및 외부전원 감지증폭부로부터 출력된 신호에 의해 센스인에이블신호를 감지증폭부 및 문턱전압 제어부로 스위칭시키기 위한 스위칭부를 포함한다.

Description

반도체 메모리 소자의 감지 증폭기
본 발명은 외부전압이 광범위하게 변화되는 조건에서도 정상적으로 감지증폭작용을 정상적을 수행할 수 있는 반도체 메모리 소자의 감지 증폭기에 관한 것이다.
도 1을 참조하여 종래의 반도체 메모리 소자의 감지 증폭기를 설명한다.
도 1을 참조하면, 종래의 반도체 메모리 소자의 감지 증폭기는 등화신호(EQ)에 의해 비트라인(10)과 반전비트라인(10)를 프리차아지시키기 위한 프리차아지부(20)와, 센스인에이블신호(SE)에 의해 비트라인(10)과 반전비트라인(11)의 전압차를 감지증폭하여 출력단(OUT)을 통해 출력하기 위한 감지증폭부(30)를 구비한다.
프리차아지수단(20)은 비트라인(10)을 프리차아지시키기 위한 제 1 프리차아지수단(21)과, 반전비트라인(22)을 프리차아지시키기 위한 제 2 프리차아지수단(22)으로 이루어진다.
제 1 프리차아지수단(21)은 게이트에 등화신호(EQ)가 인가되고, 전원전압과 비트라인(10) 사이에 연결된 NMOS 트랜지스터(NM21)로 구성된다.
제 2 프리차아지수단(22)은 게이트에 등화신호(EQ)가 인가되고, 전원전압과 반전비트라인(11) 사이에 연결된 NMOS 트랜지스터(NM22)로 구성된다.
감지증폭부(30)는 비트라인(10)과 반전비트라인(11)의 전압이 게이트에 각각 인가되는 차동증폭용 NMOS 트랜지스터(NM31, NM32)들과, NMOS 트랜지스터(NM31, NM32)의 드레인과 전원전압 사이에 연결된 전류미러용 PMOS 트랜지스터(PM31, PM32)들과, 게이트에 센스인에이블신호(SE)가 인가되고, NMOS 트랜지스터(NM31, NM32)들의 소오스와 접지 사이에 연결된 전류소오스용 NMOS 트랜지스터(NM33)를 구비한다.
하이상태의 등호신호(EQ)가 인가되면, 제 1 프리차아지수단(21)의 NMOS 트랜지스터(NM21)가 턴온되어 비트라인(10)을 프리차아지시키고, 또한 제 2 프리차아지수단(22)의 NMOS 트랜지스터(NM22)가 턴온되어 반전비트라인(11)을 프리차아지시킨다.
그리고, 하이상태의 센스인에이블신호(SE)가 인가되면, 전류소오스용 NMOS 트랜지스터(NM33)가 턴온되어 차동증폭용 NMOS 트랜지스터(NM31, NM32)를 구동시키며, 이어서 차동증폭용 NMOS 트랜지스터(NM31, NM32)들은 비트라인(10)과 반전비트라인(11)의 전압차를 감지증폭하여 출력단(OUT)을 통해 출력한다.
그러나, 상기와 같은 종래의 반도체 메모리 소자의 감지 증폭기는, 주로 5V의 전원에 의해 작동되도록 설계되어 있어 외부전압이 일정수준이하로 내려가면, 오동작이 발생되고, 동작속도가 현저하게 느려지는 문제점이 존재하였다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 외부로부터 인가되는 전원을 감지하여, 이 감지값에 따라 감지증폭기의 문턱전압의 크기를 제어하여 전압이득을 적정하게 조절하여 주므로써, 오동작의 발생을 방지하고, 또한 동작 속도를 개선할 수 있는 반도체 메모리 소자의 감지 증폭기를 제공하는데 그 목적이 있다.
도 1은 종래의 반도체 메모리 소자의 감지 증폭기의 회로도.
도 2는 본 발명의 실시예에 따른 반도체 메모리 소자의 감지 증폭기의 회로도.
* 도면의 주요 부분에 대한 부호의 설명 *
20: 프리차아지부 30: 감지증폭부
40: 문턱전압 제어부 50: 외부전원 감지증폭부
60: 스위칭부
이와 같은 목적을 달성하기 위한 본 발명은, 등화신호에 의해 비트라인과 반전비트라인를 프리차아지시키기 위한 프리차아지부와, 센스인에이블신호에 의해 비트라인과 반전비트라인의 전압차를 감지증폭하여 출력단을 통해 출력하기 위한 감지증폭부로 구성된 반도체 메모리 소자의 감지 증폭기에 있어서, 센스인에이블신호에 의해 감지증폭부의 문턱전압의 크기를 제어하기 위한 문턱전압 제어부; 제어신호에 의해 외부로부터 인가되는 전원전압을 감지하여 기준전압에 따라 차동증폭하기 위한 외부전원 감지증폭부; 및 외부전원 감지증폭부로부터 출력된 신호에 의해 센스인에이블신호를 감지증폭부 및 문턱전압 제어부로 스위칭시키기 위한 스위칭부를 포함한다.
이하, 도 2를 참조하여 본 발명의 바람직한 실시예를 설명한다.
도 2를 참조하면, 본 발명의 반도체 메모리 소자의 감지 증폭기는, 도 1과 마찬가지로, 프리차아지부(20)와, 감지증폭부(30)를 구비한다.
또한, 본 발명의 반도체 메모리 소자의 감지 증폭기는 센스인에이블신호(SE)에 의해 감지증폭부(10)의 문턱전압의 크기를 제어하기 위한 문턱전압 제어부(40)와, 제어신호(CS)에 의해 외부로부터 인가되는 전원전압을 감지하여 기준전압에 따라 차동증폭하기 위한 외부전원 감지증폭부(50)와, 외부전원 감지증폭부(50)로부터 출력된 신호에 의해 센스인에이블신호(SE)를 감지증폭부(30) 및 문턱전압 제어부(40)로 스위칭시키기 위한 스위칭부(60)를 더 구비한다.
문턱전압 제어부(40)는 감지증폭부(10)의 차동증폭용 NMOS 트랜지스터(NM32)의 소오스와 접지사이에 순차적으로 직렬 연결된, 게이트에 센스인에이블신호(SE)가 인가되는 NMOS 트랜지스터(NM41), 전원전압이 각각 게이트에 인가되는 NMOS 트랜지스터(NM42, NM43)들로 이루어진다.
외부전원 감지증폭부(50)는 제어신호(CS)에 의해 외부로부터 인가되는 전원전압을 감지하기 위한 외부전원 감지수단(51)과, 제어신호(CS)에 의해 외부전원 감지수단(51)에 의해 감지된 외부전원을 기준전압에 따라 차동증폭하기 위한 외부전원 감지증폭수단(52)과, 외부전원 감지증폭수단(52)의 출력신호를 반전시키기 위한 인버터(IV51)와, 인버터(51)를 통해 반전된 신호를 다시 반전시키기 위한 인버터(IV52)를 구비한다.
외부전원 감지수단(51)은 외부전원과 접지 사이에 순차적으로 직렬 연결된, 다이오드용 PMOS 트랜지스터(PM51), 다이오드용 PMOS 트랜지스터(PM52), 저항(R51) 및 게이트에 제어신호(CS)가 인가되는 NMOS 트랜지스터(NM51)로 구성된다.
외부전원 감지증폭수단(52)은 기준전압과 외부전원 감지수단(51)의 출력신호가 각각 게이트에 인가되는 차동증폭용 NMOS 트랜지스터(NM52, NM53)들과, NMOS 트랜지스터(NM52, NM53)의 드레인과 전원전압 사이에 연결된 전류미러용 PMOS 트랜지스터(PM53, PM54)들과, 게이트에 제어신호(CS)가 인가되고, NMOS 트랜지스터(NM52, NM53)들의 소오스와 접지 사이에 연결된 전류소오스용 NMOS 트랜지스터(NM54)를 구비한다.
스위칭부(60)는 외부전원 감지증폭부(50)로부터 출력된 신호에 의해 센스인에이블신호(SE)를 감지증폭부(10) 및 문턱전압 제어부(40)로 각각 스위칭시키기 위한 제 1 및 제 2 스위칭수단(61, 62)이로 이루어진다.
제 1 스위칭수단(61)은 외부전원 감지증폭부(50)의 인버터(IV51)로부터 출력된 신호가 P형 게이트에 인가되고, 외부전원 감지증폭부(50)의 인버터(IV52)로부터 출력된 신호가 N형 게이트에 인가되는 트랜스미션게이트(TRG61)와, 외부전원 감지증폭부(50)의 인버터(IV51)로부터 출력된 신호가 게이트에 인가되며, 트랜스미션게이트(TRG61)와 접지사이에 연결된 NMOS 트랜지스터(NM61)를 구성한다.
제 2 스위칭수단(62)은 외부전원 감지증폭부(50)의 인버터(IV51)로부터 출력된 신호가 N형 게이트에 인가되고, 외부전원 감지증폭부(50)의 인버터(IV52)로부터 출력된 신호가 P형 게이트에 인가되는 트랜스미션게이트(TRG62)와, 외부전원 감지증폭부(50)의 인버터(IV52)로부터 출력된 신호가 게이트에 인가되며, 트랜스미션게이트(TRG61)와 접지사이에 연결된 NMOS 트랜지스터(NM61)를 구성한다.
상기와 같은 구조를 갖는 본 발명의 반도체 메모리 소자의 감지 증폭기를 설명하면 다음과 같다.
외부전원 감지수단(51)에 의해 감지된 외부전원 감지값이 기준전압보다 높으면, 외부전원 감지증폭수단(52)은 이를 기준전압에 따라 차동증폭시켜 하이신호를 인버터(IV51)로 출력하고, 인버터(IV51)는 외부전원 감지증폭수단(52)으로부터 출력된 하이신호를 반전시켜 로우신호를, 제 1 스위칭수단(61)의 트랜스미션게이트(TRG61)의 P형 게이트 및 NMOS 트랜지스터(NM61)의 게이트로 인가하고, 또한 제 2 스위칭수단(62)의 트랜스미션게이트(TRG62)의 N형 게이트로 인가한다. 이어서 인버터(IV52)는 로우신호를 다시 반전시켜 하이신호를, 제 1 스위칭수단(61)의 트랜스미션게이트(TRG61)의 N형 게이트에 인가하고, 또한 제 2 스위칭수단(62)의 트랜스미션게이트(TRG62)의 P형 게이트 및 NMOS 트랜지스터(NM62)의 게이트로 인가한다.
따라서, 제 2 스위칭수단(62)의 트랜스미션게이트(TRG62)는 턴오프되어 센스인에이블신호(SE)가 문턱전압 제어부(40)에는 전달되지 못하고, 제 1 스위칭수단(61)의 트랜스미션게이트(TRG61)를 통해서 센스인에이블신호(SE)가 감지증폭부(30)의 전류소오스용 NMOS 트랜지스터(NM33)의 게이트로 인가되므로써, 감지증폭부(30)는 종래와 같이 동작한다.
상기와 반대로, 외부전원 감지수단(51)에 의해 감지된 외부전원 감지값이 기준전압보다 낮으면, 외부전원 감지증폭수단(52)은 로우신호를 인버터(IV51)로 출력하고, 인버터(IV51)는 외부전원 감지증폭수단(52)으로부터 출력된 로우신호를 반전시켜 하이신호를, 제 1 스위칭수단(61)의 트랜스미션게이트(TRG61)의 P형 게이트 및 NMOS 트랜지스터(NM61)의 게이트로 인가하고, 또한 제 2 스위칭수단(62)의 트랜스미션게이트(TRG62)의 N형 게이트로 인가한다. 이어서 인버터(IV52)는 로우신호를 다시 반전시켜 로우신호를, 제 1 스위칭수단(61)의 트랜스미션게이트(TRG61)의 N형 게이트에 인가하고, 또한 제 2 스위칭수단(62)의 트랜스미션게이트(TRG62)의 P형 게이트 및 NMOS 트랜지스터(NM62)의 게이트로 인가한다.
따라서, 제 1 스위칭수단(61)의 트랜스미션게이트(TRG61)는 턴오프되어 센스인에이블신호(SE)가 감지증폭부(10)의 전류소오스용 NMOS 트랜지스터(NM33)의 게이트에 인가되지 못하고, 제 2 스위칭수단(62)의 트랜스미션게이트(TRG62)를 통해서 센스인에이블신호(SE)가 문턱전압 제어부(40)의 NMOS 트랜지터(NM41)의 게이트로 인가되므로써, 감지증폭부(10)의 차동증폭용 NMOS 트랜지스터(NM31, NM32)의 소오스 전압을 상승시켜주어 결국에는 문턱전압(=게이트전압(VG) - 소오스전압(VS))을 감소시킨다. 이렇게 감지증폭부(30)의 차동증폭용 NMOS 트랜지스터(NM31, NM32)들의 문터전압이 감소하게 되면, 풀업용 PMOS 트랜지스터를 사용하는 높은 전원전압 영역에서도, 차동증폭용 NMOS 트랜지스터(NM31, NM32)들 중에 일측의 입력단은 포화영역에서 타측의 입력단은 선형영역에서 동작되므로 인하여 충분한 전압 이득을 확보하게 된다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
이상에서 설명한 바와같이 본 발명의 반도체 메모리 소자의 감지 증폭기는, 외부전원에 따라 감지증폭기의 문턱전압을 조절하여 충분한 전압이득을 확보하므로써, 광범위한 전원전압에서도 정상적으로 작동하고, 오동작의 발생을 방지하며, 또한 동작 속도를 개선할 수 있는 효과를 제공한다.

Claims (8)

  1. 등화신호에 의해 비트라인과 반전비트라인를 프리차아지시키기 위한 프리차아지부와, 센스인에이블신호에 의해 비트라인과 반전비트라인의 전압차를 감지증폭하여 출력단을 통해 출력하기 위한 감지증폭부로 구성된 반도체 메모리 소자의 감지 증폭기에 있어서,
    상기 센스인에이블신호에 의해 상기 감지증폭부의 문턱전압의 크기를 제어하기 위한 문턱전압 제어부;
    제어신호에 의해 외부로부터 인가되는 전원전압을 감지하여 기준전압에 따라 차동증폭하기 위한 외부전원 감지증폭부; 및
    상기 외부전원 감지증폭부로부터 출력된 신호에 의해 상기 센스인에이블신호를 상기 감지증폭부 및 상기 문턱전압 제어부로 스위칭시키기 위한 스위칭부
    를 구비한 반도체 메모리 소자의 감지 증폭기.
  2. 제 1 항에 있어서, 상기 문턱전압 제어부는
    상기 감지증폭부와 접지사이에 순차적으로 직렬 연결된, 게이트에 상기 센스인에이블신호가 인가되는 제 1 NMOS 트랜지스터, 전원전압이 각각 게이트에 인가되는 제 2 및 제 3 NMOS 트랜지스터
    를 포함하는 반도체 메모리 소자의 감지 증폭기.
  3. 제 1 항에 있어서, 상기 외부전원 감지증폭부는
    상기 제어신호에 의해 외부로부터 인가되는 전원전압을 감지하기 위한 외부전원 감지수단;
    상기 제어신호에 의해 상기 외부전원 감지수단에 의해 감지된 외부전원을 상기 기준전압에 따라 차동증폭하기 위한 외부전원 감지증폭수단;
    상기 외부전원 감지증폭수단의 출력신호를 반전시키기 위한 제 1 인버터; 및
    상기 제 1 인버터를 통해 반전된 신호를 다시 반전시키기 위한 제 2 인버터를 포함하는 반도체 메모리 소자의 감지 증폭기.
  4. 제 3 항에 있어서, 상기 외부전원 감지수단은
    상기 외부전원과 접지 사이에 순차적으로 직렬 연결된, 다이오드용 제 1 PMOS 트랜지스터, 다이오드용 제 2 PMOS 트랜지스터, 저항 및 게이트에 상기 제어신호가 인가되는 NMOS 트랜지스터
    를 포함하는 반도체 메모리 소자의 감지 증폭기.
  5. 제 3 항에 있어서, 상기 외부전원 감지증폭수단은
    상기 기준전압과 상기 외부전원 감지수단의 출력신호가 각각 게이트에 인가되는 차동증폭용 제 1 및 제 2 NMOS 트랜지스터;
    상기 차동증폭용 제 1 및 제 2 NMOS 트랜지스터의 드레인과 전원전압 사이에 연결된 전류미러용 제 1 및 제 2 PMOS 트랜지스터; 및
    게이트에 상기 제어신호가 인가되고, 상기 차동증폭용 제 1 및 제 2 NMOS 트랜지스터의 공통 접속된 소오스와 접지 사이에 연결된 전류소오스용 NMOS 트랜지스터
    를 포함하는 반도체 메모리 소자의 감지 증폭기.
  6. 제 1 항에 있어서, 상기 스위칭부는
    상기 외부전원 감지증폭부로부터 출력된 신호에 의해 상기 센스인에이블신호를 상기 감지증폭부 및 상기 문턱전압 제어부로 각각 스위칭시키기 위한 제 1 및 제 2 스위칭수단
    을 포함하는 반도체 메모리 소자의 감지 증폭기.
  7. 제 6 항에 있어서, 상기 제 1 스위칭수단은
    외부전원 감지증폭부(50)의 제 1 인버터로부터 출력된 신호가 P형 게이트에 인가되고, 상기 외부전원 감지증폭부의 제 2 인버터로부터 출력된 신호가 N형 게이트에 인가되는 트랜스미션게이트; 및
    상기 외부전원 감지증폭부의 상기 제 1 인버터로부터 출력된 신호가 게이트에 인가되며, 상기 트랜스미션게이트와 접지사이에 연결된 NMOS 트랜지스터
    를 포함하는 반도체 메모리 소자의 감지 증폭기.
  8. 제 6 항에 있어서, 상기 제 2 스위칭수단은
    상기 외부전원 감지증폭부의 제 1 인버터로부터 출력된 신호가 N형 게이트에 인가되고, 상기 외부전원 감지증폭부의 제 2 인버터로부터 출력된 신호가 P형 게이트에 인가되는 트랜스미션게이트; 및
    상기 외부전원 감지증폭부의 상기 제 2 인버터로부터 출력된 신호가 게이트에 인가되며, 상기 트랜스미션게이트와 접지사이에 연결된 NMOS 트랜지스터
    를 포함하는 반도체 메모리 소자의 감지 증폭기.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100660876B1 (ko) * 2005-08-29 2006-12-26 삼성전자주식회사 센스앰프용 디벨로프 기준전압 발생회로를 구비하는 반도체메모리 장치
KR100702004B1 (ko) * 2004-08-02 2007-03-30 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 비트 라인 센싱 방법
US7642810B2 (en) 2006-05-26 2010-01-05 Hynix Semiconductor Inc. Input circuit for semiconductor integrated circuit

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0140175B1 (ko) * 1994-11-12 1998-07-15 김광호 반도체 메모리 장치의 센스앰프 회로
KR0146171B1 (ko) * 1995-03-24 1998-11-02 김주용 감지 증폭기용 구동전압 발생기
KR100200079B1 (ko) * 1996-11-13 1999-06-15 윤종용 반도체 메모리 장치의 감지 증폭회로
KR19990003863A (ko) * 1997-06-26 1999-01-15 김영환 반도체 메모리 소자의 감지증폭기 제어회로

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100702004B1 (ko) * 2004-08-02 2007-03-30 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 비트 라인 센싱 방법
KR100660876B1 (ko) * 2005-08-29 2006-12-26 삼성전자주식회사 센스앰프용 디벨로프 기준전압 발생회로를 구비하는 반도체메모리 장치
US7642810B2 (en) 2006-05-26 2010-01-05 Hynix Semiconductor Inc. Input circuit for semiconductor integrated circuit

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