KR19990003863A - 반도체 메모리 소자의 감지증폭기 제어회로 - Google Patents
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Abstract
본 발명은 반도체 소자에 이용되는 감지증폭기의 동작을 제어할 수 있는 반도체 메모리 소자의 감지증폭기 제어회로에 관한 것으로서, 펄스신호에 의해 비트라인과 반전비트라인의 전압차를 감지증폭하기 위한 제 1 및 제 2 감지증폭기; 리드스탠바이신호에 의해 제 1 및 제 2 감지증폭기의 출력단을 각각 프리차아지시키기 위한 프리차아지부; 리드스탠바이신호에 의해 제 1 및 제 2 감지증폭기의 출력단을 등화시켜 주기 위한 등화수단; 센스인에이블신호를 입력하여 펄스신호를 발생시키기 위한 제 1 펄스발생부; 일입력단 및 타입력단이 제 1 및 제 2 감지증폭기의 출력단에 각각 연결된 낸드게이트; 제 1 펄스발생부 및 낸드게이트의 출력신호를 각각 입력하여 제 1 및 제 2 감지증폭기의 동작을 제어하기 위한 펄스신호를 발생하는 제 2 펄스발생부를 포함한다.
Description
본 발명은 반도체 메모리 소자에 관한 것으로서, 보다 구체적으로 반도체 소자에 이용되는 감지증폭기의 동작을 제어할 수 있는 반도체 메모리 소자의 감지증폭기 제어회로에 관한 것이다.
종래의 반도체 소자의 감지증폭기는, 리드모드에서 센스인에이블신호가 인에이블상태에 있는 동안에는 센싱을 계속하도록 되어있었다.
이러한, 종래의 감지증폭기는 센싱된 비트라인과 반전비트라인의 전압차가 충분히 크더라도 센스인에이블신호가 인에이블상태에 있는 동안에는 계속하여 센싱을 하였다.
그러나, 상기와 같은 종래의 반도체 소자의 감지증폭기는 비트라인과 반전비트라인의 전압차가 충분히 큼에도 불구하고 센스인에이블신호가 인에이블 상태인 동안에는 센싱을 계속하므로써, 불필요한 고전류가 장시간 흐르게 되어 많은 전력이 소비되는 문제점이 존재하였다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 불필요한 고전류가 흐르지 못하도록 제어하여 전력 소모를 줄일 수 있는 반도체 메모리 소자의 감지증폭기 제어회로를 제공하는데 그 목적이 있다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 소자의 감지증폭기 제어 회로도.
도 2 및 도 3은 본 발명의 실시예에 따른 반도체 메모리 소자의 감지증폭기 제어회로의 특성도.
* 도면의 주요부분에 대한 부호의 설명
10, 20 : 제 1 및 제 2 감지증폭기 30 : 프리차아지부
40 : 등화수단 50, 70 : 제 1 및 제 2 펄스발생부
60 : 낸드게이트
이와 같은 목적을 달성하기 위한 본 발명의 반도체 메모리 소자의 감지증폭기 제어회로는 펄스신호에 의해 비트라인과 반전비트라인의 전압차를 감지증폭하기 위한 제 1 및 제 2 감지증폭기; 리드스탠바이신호에 의해 제 1 및 제 2 감지증폭기의 출력단을 각각 프리차아지시키기 위한 프리차아지부; 리드스탠바이신호에 의해 제 1 및 제 2 감지증폭기의 출력단을 등화시켜 주기 위한 등화수단; 센스인에이블신호를 입력하여 펄스신호를 발생시키기 위한 제 1 펄스발생부; 일입력단 및 타입력단이 제 1 및 제 2 감지증폭기의 출력단에 각각 연결된 낸드게이트; 제 1 펄스발생부 및 낸드게이트의 출력신호를 각각 입력하여 제 1 및 제 2 감지증폭기의 동작을 제어하기 위한 펄스신호를 발생하는 제 2 펄스발생부를 포함한다.
이하, 도 1내지 도 3을 참조하여 본 발명의 바람직한 실시예를 설명한다.
도 1을 참조하면, 본 발명의 반도체 메모리 소자의 감지증폭기 제어회로는, 펄스신호에 의해 비트라인(11)과 반전비트라인(12)의 전압차를 감지증폭하기 위한 제 1 및 제 2 감지증폭기(10, 20)와, 리드스탠바이신호(RSTB)에 의해 제 1 및 제 2 감지증폭기(10, 20)의 출력단을 각각 프리차아지시키기 위한 프리차아지부(30)와, 리드스탠바이신호(RSTB)에 의해 제 1 및 제 2 감지증폭기(10, 20)의 출력단을 등화시켜 주기 위한 등화수단(40)과, 센스인에이블신호(SE)를 입력하여 펄스신호를 발생시키기 위한 제 1 펄스발생부(50)와, 일입력단 및 타입력단이 제 1 및 제 2 감지증폭기(10, 20)의 출력단에 각각 연결된 낸드게이트(60)와, 제 1 펄스발생부(50) 및 낸드게이트(60)의 출력신호를 각각 입력하여 제 1 및 제 2 감지증폭기(10, 20)의 동작을 제어하기 위한 펄스신호를 발생하는 제 2 펄스발생부(70)를 구비한다.
제 1 감지증폭기(10)는 비트라인(11)과 반전 비트라인(12)이 각각 게이트에 인가되는 차동 증폭용 제 1 및 제 2 NMOS 트랜지스터(NM11, NM12)와, 차동 증폭용 제 1 및 제 2 NMOS 트랜지스터(NM11, NM12)의 드레인과 전원전압 사이에 연결된 전류미러용 제 1 및 제 2 PMOS 트랜지스터(PM11, PM12)와, 게이트에는 제 2 펄스발생부(70)의 출력신호가 인가되며, 제 1 및 제 2 NMOS 트랜지스터(NM11, NM12)의 공통 접속된 소오스와 접지사이에 연결되어 전류 소오스로 작용하는 제 3 NMOS 트랜지스터(NM13)로 이루어진다.
제 2 감지증폭기(20)는 비트라인(11)과 반전 비트라인(12)이 각각 게이트에 인가되는 차동 증폭용 제 4 및 제 5 NMOS 트랜지스터(NM21, NM22)와, 차동 증폭용 제 4 및 제 5 NMOS 트랜지스터(NM21, NM22)의 드레인과 전원전압 사이에 연결된 전류미러용 제 3 및 제 4 PMOS 트랜지스터(PM21, PM22)와, 게이트에는 제 2 펄스발생부(70)의 출력신호가 인가되며, 제 4 및 제 5 NMOS 트랜지스터(NM21, NM22)의 공통 접속된 소오스와 접지사이에 연결되어 전류 소오스로 작용하는 제 6 NMOS 트랜지스터(NM23)로 구성된다.
프리차아지부(30)는 리드스탠바이신호(RSTB)에 의해 제 1 감지증폭기(10)의 출력단을 프리차아지시키기 위한 제 1 프리차아지수단(31)과, 리드스탠바이신호(RSTB)에 의해 제 2 감지증폭기(20)의 출력단을 프리차아지시키기 위한 제 2 프리차아지수단을 구비한다.
제 1 프리차아지수단(31)은 리드스탠바이신호(RSTB)가 게이트에 인가되며, 전원전압과 제 1 감지증폭기(10)의 출력단 사이에 연결된 PMOS 트랜지스터(PM31)로 구성된다.
제 2 프리차아지수단(32)은 리드스탠바이신호(RSTB)가 게이트에 인가되며, 전원전압과 제 2 감지증폭기(20)의 출력단 사이에 연결된 PMOS 트랜지스터(PM32)로 이루어진다.
등화수단(40)은 리드스탠바이신호(RSTB)가 게이트에 인가되며, 제 1 및 제 2 감지증폭기(10, 20)의 출력단 사이에 연결된 PMOS 트랜지스터(PM41)로 구비된다.
한편, 프리차아지부(30) 및 등화수단(40)의 PMOS 트랜지스터(PM31, PM32)들과 PMOS 트랜지스터(PM41)는 각각 NMOS 트랜지스터로 구현될 수도 있다.
제 1 펄스발생부(50)는 입력된 센스인에이블신호(SE)를 지연시키기 위한 제 1 지연수단(51)과, 일입력단으로 곧바로 입력한 센스인에이블신호(SE)와 타입력단으로 제 1 지연수단(51)을 통해 전달된 센스인에이블신호(SE)를 논리노아하여 논리노아된 펄스신호를 출력하는 노아게이트(52)로 구성된다.
제 2 펄스발생부(70)는 낸드게이트(60)로부터 출력된 신호를 지연시키기 위한 제 2 지연수단(71)과, 일입력단으로 입력된 제 1 펄스발생부(50)의 출력신호와 타입력단으로 제 2 지연수단(71)을 통해 입력된 신호를 논리노아하여 논리노아된 펄스신호를 출력하는 노아게이트(72)로 이루어진다.
상기와 같은 구조를 갖는 본 발명의 반도체 메모리 소자의 감지증폭기 제어회로의 동작을 설명하면 다음과 같다.
로우상태에 하이상태로 전이되는 리드스태바이신호(RSTB)가 인가되면, 제 1 프리차아지수단(31)의 PMOS 트랜지스터(PM31)와 제 2 프리차아지수단(32)의 PMOS 트랜지스터(PM32)가 턴온되어 제 1 및 제 2 감지증폭기(10, 20)의 출력단을 프리차아지시키고, 또한 등화수단(40)의 PMOS 트랜지스터(PM41)가 턴온되어 제 1 및 제 2 감지증폭기(10, 20)의 출력단을 등화시켜준다.
이렇게, 프리차아지된 제 1 및 제 2 감지증폭기(10, 20)의 출력단의 전압이 각각 낸드게이트(60)의 일입력단 및 타입력단으로 인가되므로 인하여, 낸드게이트(60)는 입력된 하이신호들을 논리낸드하여 논리낸드된 로우신호를 제 2 펄스발생부(70)의 제 2 지연수단(71)으로 출력한다.
이때, 로우상태에서 하이상태로 전이하면서 일정한 펄스폭 동안 하이상태를 유지하는 센스인에이블신호(SE)가, 제 1 펄스발생부(50)의 노아게이트(52)의 일입력단으로 곧바로 인가되고, 또한 제 1 지연수단(51)에 의해 지연되어 제 1 펄스발생부(50)의 노아게이트(52)의 타입력단으로 인가되면, 노아게이트(52)는 일입력단 및 타입력단으로 각각 입력된 센스인에이블신호(SE)를 논리노아하여 로우상태의 펄스신호를 제 2 펄스발생부(70)의 노아게이트(72)의 일입력단으로 출력한다.
이어서, 제 2 펄스발생부(70)의 노아게이트(72)는 일입력단으로 입력된 제 1 펄스발생부(50)의 로우상태의 펄스신호와 타입력단으로 제 2 지연수단(71)을 통해 입력된 로우신호를 논리노아하여 논리노아된 하이상태의 펄스신호를 제 1 감지증폭기(10)의 전류소오스용 NMOS 트랜지스터(NM13)의 게이트와 제 2 감지증폭기(20)의 전류소오스용 NMOS 트랜지스터(NM23)의 게이트로 각각 출력하여, 제 1 및 제 2 감지증폭기(10, 20)를 동작시킨다.
이와 같이, 제 1 및 제 2 감지증폭기(10, 20)는 동작되어 비트라인(11)과 반전비트라인(12)의 전압차를 감지증폭하여 감지증폭된 상반된 신호를 각각 출력단을 통해 출력한다.
이때, 낸드게이트(60)는 일입력단 및 타입력단으로 서로상반된 신호가 입력되어 하이신호를 제 2 펄스발생부(70)로 출력하게 되며, 이어 제 2 펄스발생부(70)의 노아게이트(72)는 일입력단으로 하이신호가 입력되므로 인하여 타입력단으로 인가되는 신호에 관계없이 로우상태의 펄스신호를 제 1 감지증폭기(10)의 전류소오스용 NMOS 트랜지스터(NM13)의 게이트와 제 2 감지증폭기(20)의 전류소오스용 NMOS 트랜지스터(NM23)의 게이트로 각각 출력하여, 제 1 및 제 2 감지증폭기(10, 20)를 동작을 정지시킨다.
따라서, 본 발명의 반도체 메모리 소자의 감지증폭기 제어회로는 상기와 같은 동작 과정이 계속적으로 반복되므로써, 불필요하게 고전류가 소비되는 것을 방지할 수 있다.
도 2를 참조하여 본 발명의 제어회로의 동작을 상세하게 설명한다.
도 2를 참조하면, (a1)은 리드스탠바이신호(RSTB), (b1)는 제 1 감지증폭기(10)의 출력단의 신호, (c1)은 제 2 감지증폭기(20)의 출력단의 신호, (d1)은 제 2 펄스발생부(70)의 노아게이트(72)의 출력신호, (e1)은 낸드게이트(60)의 출력신호, (f1)은 제 1 지연수단(51)의 출력신호, (g1)은 제 1 펄스발생부(50)의 노아게이트(52)의 출력신호, (h1)은 센스인에이블신호(SE), (i1)은 제 2 지연수단(71)의 출력신호이다.
(a1) 및 (h1)의 신호가 인가되면, 낸드게이트(60)은 (e1)의 신호를 제 2 지연수단(71)으로 출력하고, 이어 제 2 지연수단(71)은 (i1)의 신호를 제 2 펄스발생부(70)의 노아게이트(72)로 출력하고, 또한 제 1 지연수단(51)은 (f1)의 신호를 제 1 펄스발생부(50)의 노아게이트(51)로 출력하고, 이어 제 1 펄스발생부(50)의 노아게이트(51)는 일입력단 및 타입력단으로 (f1) 및 (i1)의 신호를 입력하여 (g1)의 신호를 제 2 펄스발생부(70)의 노아게이트(72)로 출력한다.
이어서, 제 2 펄스발생부(70)의 노아게이트(72)는 일입력단 및 타입력단으로 (g1) 및 (i1)의 신호를 각각 입력하여 (d1)의 신호를 출력한다.
도 3은 본 발명의 실시예에 따른 제어회로의 출력특성을 도시한 것이다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
이상에서 설명한 바와 같이 본 발명의 반도체 메모리 소자의 감지증폭기 제어회로는, 비트라인과 반전비트라인의 전압차가 충분히 센싱되었는가를 감지하고, 충분히 센싱되었으면 곧바로 제 1 및 제 2 감지증폭기를 디스에이블시키므로써, 불필요하게 고전류가 소비되는 것을 방지할 수 있는 효과를 제공한다.
Claims (8)
- 펄스신호에 의해 비트라인과 반전비트라인의 전압차를 감지증폭하기 위한 제 1 및 제 2 감지증폭기; 리드스탠바이신호에 의해 상기 제 1 및 제 2 감지증폭기의 출력단을 각각 프리차아지시키기 위한 프리차아지부; 상기 리드스탠바이신호에 의해 제 1 및 제 2 감지증폭기의 출력단을 등화시켜 주기 위한 등화수단; 센스인에이블신호를 입력하여 펄스신호를 발생시키기 위한 제 1 펄스발생부; 일입력단 및 타입력단이 상기 제 1 및 제 2 감지증폭기의 출력단에 각각 연결된 낸드게이트; 및 상기 제 1 펄스발생부 및 상기 낸드게이트의 출력신호를 각각 입력하여 제 1 및 제 2 감지증폭기의 동작을 제어하기 위한 상기 펄스신호를 발생하는 제 2 펄스발생부를 구비한 반도체 메모리 소자의 감지증폭기 제어회로.
- 제 1 항에 있어서, 상기 제 1 및 제 2 감지증폭기는 상기 비트라인과 상기 반전 비트라인이 각각 게이트에 인가되는 차동 증폭용 제 1 및 제 2 NMOS 트랜지스터; 상기 차동 증폭용 제 1 및 제 2 NMOS 트랜지스터의 드레인과 전원전압 사이에 연결된 전류미러용 제 1 및 제 2 PMOS 트랜지스터; 및 게이트에는 상기 제 2 펄스발생부의 출력신호가 인가되며, 상기 제 1 및 제 2 NMOS 트랜지스터의 공통 접속된 소오스와 접지사이에 연결되어 전류 소오스로 작용하는 제 3 NMOS 트랜지스터 등을 각각 포함하는 것을 특징으로 하는 반도체 메모리 소자의 감지증폭기 제어회로.
- 제 1 항에 있어서, 상기 프리차아지부는 상기 리드스탠바이신호에 의해 상기 제 1 감지증폭기의 출력단을 프리차아지시키기 위한 제 1 프리차아지수단; 및 상기 리드스탠바이신호에 의해 상기 제 2 감지증폭기의 출력단을 프리차아지시키기 위한 제 2 프리차아지수단을 포함하는 것을 특징으로 하는 반도체 메모리 소자의 감지증폭기 제어회로.
- 제 3 항에 있어서, 상기 제 1 프리차아지수단은 상기 리드스탠바이신호가 게이트에 인가되며, 전원전압과 상기 제 1 감지증폭기의 출력단 사이에 연결된 MOS 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 감지증폭기 제어회로.
- 제 3 항에 있어서, 상기 제 2 프리차아지수단은 상기 리드스탠바이신호가 게이트에 인가되며, 전원전압과 상기 제 2 감지증폭기의 출력단 사이에 연결된 MOS 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 감지증폭기 제어회로.
- 제 1 항에 있어서, 상기 등화수단은 상기 리드스탠바이신호가 게이트에 인가되며, 상기 제 1 및 제 2 감지증폭기의 출력단 사이에 연결된 MOS 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 감지증폭기 제어회로.
- 제 1 항에 있어서, 상기 제 1 펄스발생부는 입력된 센스인에이블신호를 지연시키기 위한 지연수단; 및 일입력단으로 곧바로 입력된 상기 센스인에이블신호와 타입력단으로 상기 지연수단을 통해 전달된 상기 센스인에이블신호를 논리노아하여 논리노아된 상기 펄스신호를 출력하는 노아게이트를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 감지증폭기 제어회로.
- 제 1 항에 있어서, 상기 제 2 펄스발생부는 상기 낸드게이트로부터 출력된 신호를 지연시키기 위한 지연수단; 및 일입력단으로 입력된 상기 제 1 펄스발생부의 출력신호와 타입력단으로 상기 지연수단을 통해 입력된 신호를 논리노아하여 논리노아된 상기 펄스신호를 출력하는 노아게이트를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 감지증폭기 제어회로.
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|---|---|---|---|
| KR1019970027826A KR19990003863A (ko) | 1997-06-26 | 1997-06-26 | 반도체 메모리 소자의 감지증폭기 제어회로 |
Applications Claiming Priority (1)
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|---|---|---|---|
| KR1019970027826A KR19990003863A (ko) | 1997-06-26 | 1997-06-26 | 반도체 메모리 소자의 감지증폭기 제어회로 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR19990003863A true KR19990003863A (ko) | 1999-01-15 |
Family
ID=65987736
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| KR1019970027826A KR19990003863A (ko) | 1997-06-26 | 1997-06-26 | 반도체 메모리 소자의 감지증폭기 제어회로 |
Country Status (1)
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| KR (1) | KR19990003863A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100403346B1 (ko) * | 2001-09-14 | 2003-11-01 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 감지증폭기 |
| KR100422820B1 (ko) * | 1997-06-30 | 2004-05-24 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 감지 증폭기 |
-
1997
- 1997-06-26 KR KR1019970027826A patent/KR19990003863A/ko not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100422820B1 (ko) * | 1997-06-30 | 2004-05-24 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 감지 증폭기 |
| KR100403346B1 (ko) * | 2001-09-14 | 2003-11-01 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 감지증폭기 |
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| Date | Code | Title | Description |
|---|---|---|---|
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