KR20040060167A - 저전력 푸쉬 풀 증폭기 - Google Patents
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Abstract
본 발명은 저전력 푸쉬 풀 증폭기에 관한 것으로, 특히 집적회로의 전원회로로 주로 사용되는 푸쉬 풀 증폭기에서 출력단에 발생되는 카이센트(Quiescent) 전류를 제거할 수 있도록 하는 기술을 개시한다. 이러한 본 발명은 전원전압(VDD)이 높거나 디램의 워드라인 구동 비율이 커졌을 경우, 상보적 공통 소스 증폭기(Complementary common source amplifier) 및 전류미러(Current mirror)를 이용하여 푸쉬 풀 증폭기의 출력단에 발생되는 카이센트(Quiescent) 전류를 제거함으로써 전류 소모를 줄일 수 있도록 한다.
Description
본 발명은 저전력 푸쉬 풀 증폭기(Low power push-pull amplifier)에 관한 것으로, 특히 각종 집적회로의 전력 공급원으로 사용되는 푸쉬 풀 증폭기에서 출력단에 발생되는 카이센트(Quiescent) 전류를 제거할 수 있도록 하는 기술이다.
도 1은 종래의 푸쉬 풀 증폭기에 관한 회로도이다.
종래의 푸쉬 풀 증폭기는 증폭부(1)와, 구동부(2)를 구비한다.
여기서, 증폭부(1)는 기준전압 Vref과 출력전압 Vout을 비교하여 증폭하는 증폭기 A1,A2를 구비한다. 증폭기 A1, A2는 네가티브(-) 단자를 통해서 입력되는 기준전압 Vref과 포지티브(+) 단자를 통해 입력되는 출력전압 Vout을 비교 및 증폭한다.
구동부(2)는 전원전압단과 접지전압단 사이에 직렬 연결되어 공통 드레인 단자를 통해 출력전압 Vout을 출력하는 NMOS트랜지스터 M1와, PMOS트랜지스터 M2를 구비한다. NMOS트랜지스터 M1는 게이트 단자를 통해서 증폭기 A1의 출력신호를 수신한다. PMOS트랜지스터 M2는 게이트 단자를 통해서 증폭기 A2의 출력신호를 수신한다.
이러한 구성을 갖는 종래의 푸쉬 풀 증폭기의 동작 과정을 설명하면 다음과 같다.
먼저, 출력전압 Vout이 기준전압 Vref보다 낮을 경우에는, 증폭기 A2에서 로우 신호가 발생된다. 이에 따라, PMOS트랜지스터 M2가 턴온되어 출력전압 Vout이 전원전압 레벨로 풀업된다.
반면에, 출력전압 Vout이 기준전압 Vref보다 높을 경우에는, 증폭기 A1에서 하이 신호가 발생된다. 이에 따라, NMOS트랜지스터 M1가 턴온되어 출력전압 Vout이 접지전압 레벨로 풀다운 된다.
그런데, 출력전압 Vout이 카이센트(Quiescent;무동작) 레벨을 유지하고 있을경우에는, 증폭기 A1,A2의 출력 전압에 의해 NMOS트랜지스터 M1 및 PMOS트랜지스터 M2에 각각 누설전류가 발생하게 된다.
따라서, 출력단 모스트랜지스터의 워드라인 구동 비율이 클 경우이거나 전원전압 VDD이 높은 경우 푸쉬 풀 증폭기의 출력단에서 카이센트 전류가 많이 발생하게 되어 전력 소모가 많이 발생하게 되는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 출력 전압이 카이센트(Quiescent) 상태일 경우 상보적 공통 소스 증폭기 및 전류 미러를 이용하여 출력단의 푸쉬 풀 모스트랜지스터에 발생되는 전류를 최소화하도록 하는데 그 목적이 있다.
도 1은 종래의 푸쉬 풀 증폭기에 관한 회로도.
도 2는 본 발명에 따른 저전력 푸쉬 풀 증폭기에 관한 회로도.
도 3은 본 발명에 따른 저전력 푸쉬 풀 증폭기에 관한 다른 실시예.
상기한 목적을 달성하기 위한 본 발명의 저전력 푸쉬 풀 증폭기는, 기준전압과 출력전압을 비교 및 증폭하여 그 비교 결과에 따라 전압 레벨이 상이한 풀업신호 및 풀다운신호를 출력하는 증폭부와, 풀업신호의 인에이블시 제 1전압 제어신호를 출력하여 출력단의 풀업 구동소자에 발생되는 제 1전압을 증폭시키는 제 1공통 소스 증폭수단과, 풀다운신호의 인에이블시 제 2전압 제어신호를 출력하여 출력단의 풀다운 구동소자에 발생되는 제 2전압을 증폭시키는 제 2공통 소스 증폭 수단을 구비함을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 2는 본 발명에 따른 저전력 푸쉬 풀 증폭기의 회로도이다.
본 발명은 증폭부(10)와, 공통 소스 증폭부(11)와, 전류미러(12)와, 공통 소스 증폭부(13) 및 전류미러(14)를 구비한다.
여기서, 증폭부(10)는 기준전압 Vref과 출력전압 Vout을 비교하여 증폭하는 증폭기 A3,A4를 구비한다. 증폭기 A3, A4는 네가티브(-) 단자를 통해서 입력되는 출력전압 Vout과 포지티브(+) 단자를 통해 입력되는 기준전압 Vref을 비교 및 증폭한다.
공통 소스 증폭부(11)는 전원전압단과 접지전압단 사이에 직렬 연결되어 공통 게이트 단자를 통해 증폭기 A3의 출력신호를 수신하는 PMOS트랜지스터 M3 및 NMOS트랜지스터 M4를 구비한다.
전류미러(12)는 전원전압단과 PMOS트랜지스터 M3 및 NMOS트랜지스터 M4의 공통 드레인 단자 사이에 연결되어 게이트가 드레인 단자와 공통 연결된 PMOS트랜지스터 M5를 구비한다. 또한, 전류미러(12)는 전원전압단과 출력노드 사이에 연결되어 게이트가 PMOS트랜지스터 M5와 공통 연결된 PMOS트랜지스터 M6을 구비한다.
공통 소스 증폭부(13)는 전원전압단과 접지전압단 사이에 직렬 연결되어 공통 게이트 단자를 통해 증폭기 A4의 출력신호를 수신하는 PMOS트랜지스터 M7 및 NMOS트랜지스터 M8을 구비한다.
전류미러(14)는 PMOS트랜지스터 M7 및 NMOS트랜지스터 M8의 공통 드레인 단자와 접지전압단 사이에 연결되어 게이트 단자가 드레인 단자와 공통 연결된 NMOS트랜지스터 M9를 구비한다. 또한, 전류미러(14)는 출력노드와 접지전압단 사이에 연결되어 게이트가 NMOS트랜지스터 M9와 공통 연결된 NMOS트랜지스터 M10을 구비한다.
이러한 구성을 갖는 본 발명의 저전력 푸쉬 풀 증폭기에 관한 동작 과정을 설명하자면 다음과 같다.
먼저, 출력전압 Vout이 기준전압 Vref보다 낮을 경우, 풀업 동작을 수행하기 위해서 증폭기 A3의 출력신호가 하이 레벨이 된다. 이에 따라, 공통 소스 증폭부(11)의 NMOS트랜지스터 M4가 턴온되어 PMOS트랜지스터 M3 및 NMOS트랜지스터M4의 공통 드레인 단자에 로우 레벨의 전압이 인가된다. 이때, PMOS트랜지스터 M3은 턴오프 상태를 유지한다.
이후에, 로우 레벨의 전압에 따라 전류미러(12)의 PMOS트랜지스터 M5,M6가 턴온된다. 따라서, NMOS트랜지스터 M1로부터 입력되는 전류가 PMOS트랜지스터 M5,N6로 이루어진 전류 미러(12)를 통해 증폭됨으로써 풀업 전류를 발생하게 된다.
반면에, 출력전압 Vout이 기준전압 Vref보다 높을 경우, 풀다운 동작을 수행하기 위해서 증폭기 A4의 출력신호가 로우 레벨이 된다. 이에 따라, 공통 소스 증폭부(13)의 PMOS트랜지스터 M7이 턴온되어 PMOS트랜지스터 M7 및 NMOS트랜지스터 M8의 공통 드레인 단자에 하이 레벨의 전압이 인가된다. 이때, NMOS트랜지스터 M8은 턴오프 상태를 유지한다.
이후에, 하이 레벨의 전압에 따라 전류미러(14)의 NMOS트랜지스터 M9,M10이 턴온된다. 따라서, PMOS트랜지스터 M7로부터 입력되는 전류가 NMOS트랜지스터 M9,M10으로 이루어진 전류미러(14)를 통해 증폭됨으로써 풀다운 전류를 발생하게 된다.
이상에서와 같이 풀업 전류의 발생시에는 NMOS트랜지스터 M4에 흐르는 전류 I1=I2+I3이 된다.
여기서, 출력단이 카이센트(Quiescent) 전압 상태일 경우에는, 노드 u1에 발생되는 전류가 매우 낮은 상태가 된다. 따라서, 전류 I1는 전류 I3과 거의 같아지게 되고, 전류 I2와 전류 I2의 전류 미러값인 전류 I7은 최소화 된다.
마찬가지로, 풀다운 전류의 발생시에는 PMOS트랜지스터 M7에 흐르는 전류I4=I6+I5이 된다.
여기서, 출력단이 카이센트(Quiescent) 전압 상태일 경우에는, 노드 d1에 발생되는 전류가 매우 낮은 상태가 된다. 따라서, 전류 I4는 전류 I6과 거의 같아지게 되고, 전류 I5와 전류 I5의 전류 미러값인 전류 I8은 최소화된다.
따라서, 출력단의 푸쉬 풀 모스트랜지스터에 흐르는 전류를 최소화 할 수 있게 된다.
한편, 도 3은 본 발명에 따른 저전력 푸쉬 풀 증폭기의 다른 실시예를 나타낸다.
도 3은 도 2의 구성에 비해 NMOS트랜지스터 M4의 카이센트 전류인 I1을 줄이기 위한 제 1구동부(15)와, PMOS트랜지스터 M7의 카이센트 전류인 I4를 줄이기 위한 제 2구동부(16)를 더 구비한다.
여기서, 제 1구동부(15)는 NMOS트랜지스터 M4의 드레인 단자와 노드 u2 사이에 연결되어 게이트가 드레인 단자와 공통 연결된 다이오드 형태의 NMOS트랜지스터 M11를 구비한다. 따라서, NMOS트랜지스터 M4에 발생되는 전류 I1을 줄일 수 있도록 한다.
그리고, 제 2구동부(16)는 PMOS트랜지스터 M7의 드레인 단자와 노드 d2 사이에 연결되어 게이트가 드레인 단자와 공통 연결된 다이오드 형태의 PMOS트랜지스터 M12를 구비한다. 따라서, PMOS트랜지스터 M7에 발생되는 전류 I4를 줄일 수 있도록 한다.
이상에서 설명한 바와 같이, 본 발명은 출력단의 전압이 변하지 않는 스탠바이 상태에서, 출력단에서 일정하게 발생되는 카이센트 전류를 제거함으로써 전류 소모를 줄일 수 있도록 하는 효과를 제공한다. 따라서, 본 발명은 저전력 회로에 응용할 수 있게 된다.
Claims (10)
- 기준전압과 출력전압을 비교 및 증폭하여 그 비교 결과에 따라 전압 레벨이 상이한 풀업신호 및 풀다운신호를 출력하는 증폭부;상기 풀업신호의 인에이블시 제 1전압 제어신호를 출력하여 출력단의 풀업 구동소자에 발생되는 제 1전압을 증폭시키는 제 1공통 소스 증폭수단; 및상기 풀다운신호의 인에이블시 제 2전압 제어신호를 출력하여 출력단의 풀다운 구동소자에 발생되는 제 2전압을 증폭시키는 제 2공통 소스 증폭 수단을 구비함을 특징으로 하는 저전력 푸쉬 풀 증폭기.
- 제 1항에 있어서, 상기 증폭부는네가티브 단자를 통해서 입력되는 상기 출력전압과 포지티브 단자를 통해 입력되는 상기 기준전압을 비교 및 증폭하여 상기 풀업신호 및 풀다운신호를 각각 출력하는 제 1증폭기 및 제 2증폭기를 구비함을 특징으로 하는 저전력 푸쉬 풀 증폭기.
- 제 1항에 있어서, 상기 제 1공통 소스 증폭수단은전원전압단과 접지전압단 사이에 직렬 연결되어 공통 게이트 단자를 통해 상기 풀업신호를 수신하며, 공통 드레인 단자를 통해 상기 제 1전압 제어신호를 출력하는 제 1PMOS트랜지스터 및 제 1NMOS트랜지스터를 구비함을 특징으로 하는 저전력푸쉬 풀 증폭기.
- 제 3항에 있어서, 상기 제 1공통 소스 증폭수단은상기 제 1PMOS트랜지스터 및 제 1NMOS트랜지스터 사이에 연결되어 게이트와 드레인 단자가 공통 연결된 다이오드 타입의 제 2NMOS트랜지스터를 더 구비함을 특징으로 하는 저전력 푸쉬 풀 증폭기.
- 제 1항에 있어서, 상기 제 2공통 소스 증폭수단은전원전압단과 접지전압단 사이에 직렬 연결되어 공통 게이트 단자를 통해 상기 풀다운신호를 수신하며, 공통 드레인 단자를 통해 상기 제 2전압 제어신호를 출력하는 제 2PMOS트랜지스터 및 제 3NMOS트랜지스터를 구비함을 특징으로 하는 저전력 푸쉬 풀 증폭기.
- 제 5항에 있어서, 상기 제 2공통 소스 증폭수단은상기 제 2PMOS트랜지스터 및 제 3NMOS트랜지스터 사이에 연결되어 게이트와 드레인 단자가 공통 연결된 다이오드 타입의 제 3PMOS트랜지스터를 더 구비함을 특징으로 하는 저전력 푸쉬 풀 증폭기.
- 제 1항에 있어서, 상기 제 1공통 소스 증폭수단은상기 제 1전압 제어신호에 따라 상기 제 1전압을 증폭하여 상기 출력단의 전류를 제어하는 제 1전류미러를 더 구비하고,상기 제 1전류미러는 게이트와 드레인 단자가 공통 연결되어 상기 제 1전압 제어신호를 수신하고, 소스 단자가 전원전압단과 연결되어 최종 출력단으로 제 4PMOS트랜지스터를 구비함을 특징으로 하는 저전력 푸쉬 풀 증폭기.
- 제 7항에 있어서, 상기 제 1전류미러는상기 전원전압단과 상기 출력단의 사이에 연결되어 게이트 단자가 상기 제 4PMOS트랜지스터와 공통 연결된 제 5PMOS트랜지스터를 구비함을 특징으로 하는 푸쉬 풀 증폭기.
- 제 1항에 있어서, 상기 제 2공통 소스 증폭수단은상기 제 2전압 제어신호에 따라 상기 제 2전압을 증폭하여 상기 출력단의 전류를 제어하는 제 2전류미러를 더 구비하고,상기 제 2전류미러는 게이트와 드레인 단자가 공통 연결되어 상기 제 2전압 제어신호를 수신하고, 소스 단자가 접지전압단과 연결되어 최종 출력단으로 제 4NMOS트랜지스터를 구비함을 특징으로 하는 푸쉬 풀 증폭기.
- 제 9항에 있어서, 상기 제 2전류미러는상기 접지전압단과 상기 출력단의 사이에 연결되어 게이트 단자가 상기 제 4NMOS트랜지스터와 공통 연결된 제 5NMOS트랜지스터를 구비함을 특징으로 하는 푸쉬 풀 증폭기.
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