KR101120629B1 - 증폭기 전류 구동 반전 - Google Patents

Abstract

제1 증폭기 및 제2 증폭기 사이의 구동 전류 방향은 적어도 부분적으로 유도성의 부하 내의 출력 전류의 수신된 표시를 이용하여 선택될 수 있으며, 선택된 구동 전류 방향과 제1 증폭기 및 제2 증폭기를 이용하여, 증폭된 출력 신호가 발생될 수 있다. 또한, 제1 증폭기 및 제2 증폭기는 풀업 모드와 풀다운 모드 사이에서 교번하여 각각 전체 파 출력 신호(full wave output signal)의 절반을 증폭하도록 구성될 수 있다.

풀업 소자, 풀다운 소자, 유도성 부하, 전원 공급 레일, 전압 비교기

Description

증폭기 전류 구동 반전{AMPLIFIER CURRENT DRIVE REVERSAL}

본 특허 출원은, 35 U.S.C. 섹션 119(e) 하에서, 르웰린 윌리암 디.를 발명자로 하여 2008년 4월 18일자로 출원된 "Current Drive Reversal Technique For A Bridged Class-G Amplifier"라는 명칭의 미국 가특허 출원 번호 61/046,266호를 우선권으로 주장하며, 상기 특허 출원은 그 전체 내용이 발명의 일부로서 본 명세서에 원용되어 있다.

본 출원은 "Class L Amplifier"를 발명의 명칭으로 하는 미국 특허 번호 제7,498,880호(Cary L. Delano)에 개시된 기술 내용에 관련되며, 상기 특허 또한 그 전체 내용이 발명의 일부로서 본 명세서에 원용되어 있다.

클래스-G 증폭기 구성은 종래의 클래스-AB 및 클래스-D 토폴로지에 비해 두드러진 장점을 나타낼 수 있다. 클래스-G 증폭은 상이한 전압의 복수의 공급 레일(supply rail)을 출력단에 채용하고 출력 전압이 변화할 때에 공급 레일 간에 선택적으로 방향을 변경함으로써 어떠한 소정의 순간에 출력 전원 장치 양단의 전압 강하를 효과적으로 최소화할 수 있으며, 이에 의해 증폭기의 전력 소모가 최소화되고 또한 전체 전력 소비가 감소된다. 2개의 고정된 레일을 갖는 클래스-AB는 출력 장치에서의 VI 손실을 최소하려는 시도가 없기 때문에 본질적으로 효율적이지 못하다. 클래스-D는, VI 곱이 평균적으로 매우 작아 일반적으로 매우 효율적인 스위칭된 출력 장치를 채용하지만, 그 출력단으로서 저역 통과 필터 형태의 과도한 지원 요소를 요구한다. 클래스-D 토폴로지는 전자기 간섭(EMI) 방출을 발생하고 출력 전압 오버슛(overshoot)을 나타낸다는 추가의 단점을 가지며, 이 오버슛은 관리가 곤란할 수 있고 또한 신뢰도를 저하시킬 수 있다.

클래스-G 구현은 VI 곱을 최소화하고 그에 따라 전력 소모를 최소화하기 위한 다수의 이용 가능한 토폴로지 중의 어떠한 것도 출력단에 채용할 수 있다. 도 1 및 도 2는 2개의 클래스-G 증폭기, 사실상 선택 가능한 공급 레일을 갖는 2개의 클래스-AB 증폭기가 반대 위상의 동일한 신호를 부하 내로 구동하는 BTL(bridge-tied load, 브리지 연결 부하) 증폭기 구성의 예를 전반적으로 예시하고 있다. 도 3은 전반적으로 레일 셀레터의 예를 예시하고 있으며, 도 4 및 도 5는 도 1 및 도 2의 일례의 증폭기 구성에 관련된 파형을 전반적으로 예시하고 있다.

BTL 증폭기 구성의 또 다른 예로는 ST Microelectronics TDA7563 카오디오 증폭기칩이 있다. 이 예에서, 어떠한 소정의 시각에, 2개의 증폭기 중의 하나만이 온되고, 다른 하나는 오프된다. "온" 증폭기는 부하의 일단에 전체 신호(full signal)를 구동하고, "오프" 증폭기는 단순히 그라운드(GND)로 스위칭된다. 출력 신호가 극성을 바꿀 때, 2개의 증폭기는 상태가 바뀌게 된다. 이에 의해 종래의 클래스 AB 구성에 대비하여 전력 소모가 거의 절반으로 줄어든다.

다른 예에서, 한 쌍의 브리지 연결 증폭기 출력의 공통 모드 전압은, 다수의 가변적으로 이격된 전원 레일의 임의의 한 쌍의 전원 레일 사이에 놓여질 필요가 있을 때 선택적으로 시프트될 수 있으며, 어떤 임의의 순간에 선택된 특정 쌍의 레일이 그 순간에 발행되고 있는 출력 신호의 진폭을 수용하기 위해 필요한 최소의 이격(spacing)을 갖고, 또한 증폭기의 출력 장치가 선택된 쌍의 2개의 선택된 레일 중의 높은 쪽으로부터 부하를 통해 선택된 쌍의 2개의 선택된 레일 중의 낮은 쪽으로 전류를 선택적으로 도통시킨다.

어떠한 통합된 증폭기 구현에서, 비용은 중요한 요소이다. 비용은 IC 공정 복잡도 및 다이 크기를 포한한 여러 요인에 의해 조절될 수 있다. 도 2에 도시된 상보형 양극 트랜지스터 구성은 적어도 부분적으로 양극 출력 소자의 높은 트랜스컨덕턴스에 의해 커다란 양의 다이 면적을 요구하지 않고서도 비교적 높은 전류를 도통시킬 수 있다. 그러나, 양극 IC 공정은 CMOS 공정보다 전반적으로 더 복잡하여, CMOS(또는 DMOS)가 더욱 바람직한 설계 솔루션이 되고 있다. 또한, 양극 또는 CMOS 공정 타입의 경우, n-형 소자(양극 NPN 또는 CMOS N-채널 소자)가 본질적으로 p-형 소자보다 단위 면적 당의 성능이 더욱 강력하여(예컨대, 더 큰 트랜스컨덕턴스를 가짐), 면적 절감의 목적에서는 출력 풀업 및 풀다운(전류원 또는 전류 싱크) 양자에 대해 더욱 매력적인 선택이 되고 있다. 그러므로, 도 2에서, 출력단에서의 p-형 양극 소자는, 양극 타입이던 아니면 CMOS 타입이던 간에, 모든 출력 소자가 n-형인 경우에 요구되는 것보다 더 많은 다이 면적을 요구한다.

또한, 특정의 예에서, 도 2의 BTL 증폭기 구성에서의 이용 가능한 출력 전압 전환은 공급 레일로부터의 하나의 베이스-에미터 전위(Vbe)로 본질적으로 제한될 수 있다. 이것은 출력이 공급 레일에 대해 모든 방향으로 가상으로 전환하도록 하는 구성에 비해 부하에 전달될 수 있는 최대의 이용 가능한 전원을 감소시킬 수 있다(또한, CMOS로 양극 소자를 대체한 경우, 출력 전압이 통상적으로 하나의 양극 Vbe 보다 큰 Vt + Vdst 보다는 선택된 전원 공급 레일에 더 근접하게 되지 않을 수 있다는 점에서, 전압 전환 제한은 악화될 것이다).

출력이 레일에 더 근접하게 전환되도록 하는 이 구성에 대한 대안은, 출력 소자 콜렉터(또는 드레인)가 출력 단자에 접속하는 상보형 푸시풀 트랜스컨덕턴스 출력단의 사용을 포함할 수 있다. 그러나, 이것은 다시 p-형 소자를 필요로 하여, 전술한 면적에 관한 단점을 갖는다.

본 발명의 발명자는, 다른 것 중에서도, 더욱 바람직한 BTL 증폭기 구성이 출력부에 더 큰 공간 효율성의 n-형 소자(more space-efficient n-type device)(특정의 예에서는, n-형 소자만)를 채용하고 또한 임의의 선택된 공급 레일에 매우 근접한 출력 전압을 풀링할 수 있는 구성을 포함할 수 있다는 것을 인지하였다.

본 명세서에서 제공되는 BTL 증폭기 구성의 예에서, 한 쌍의 BTL 구성 출력 증폭기는 각각 부하 전류를 전달하기 위해 적어도 2개의 NMOS 출력 소자를 채용하며, 이들 NMOS 소자 중의 하나는 그 출력을 전류를 끌어올 수 있는 선택된 레일에 고정된 채로 유지하기 위한 스위치로서 사용되고, 다른 하나의 NMOS 소자(또는 심지어는 NPN)는 입력 신호에 응답하여 가변 부하 전류를 다른 레일에 흘려보내기 위해 트랜스컨덕턴스 모드로 기능하도록 구성된다. 실질적으로 언제든, 증폭기 중의 하나가 스위치된 풀업 모드에 있고, 나머지 하나가 가변 트랜스컨덕턴스 풀다운 모드에 있게 될 것이다. 증폭기는 필요에 따라 이들의 동작 모드를 서로 바꾸어 전체 파 출력 신호(full wave output signal)의 각각의 절반을 증폭하도록 할 수 있다. 이와 같이 전체가 n-형으로 이루어진 구성은, NMOS 풀업 스위치 소자 양단의 최소의 전압 강하가 Rds-on에 의해서만 제한되고, NMOS 풀다운 트랜스컨덕턴스 소 자가 반드시 Vdst(또는 NPN에 대해서는 Vsat)이기 때문에, 결정 가능한(예컨대, 최대의) 이용 가능 출력 전환을 제공할 수 있다. 이에 의해, 출력은 양극 소자에 대해서는 하나의 Vbe 또는 MOS 소자에 대해서는 Vt + Vdsat 보다 선택된 레일에 더 근접하게 전환될 수 있게 된다. 클래스-G 동작의 개념에 유의하면, 증폭기는 VI 손실을 최소화하기 위해 순간 부하 전압에 따라 복수의 클래스-G 공급 레일 중의 임의의 것을 고정된 전압(스위치된 풀업) 모드 또는 트랜스컨덕턴스(가변 풀다운) 모드 중의 하나로 사용할 수 있다. 이러한 구성은 도 7 및 도 8에 도시되어 있다.

본 명세서에 개시된 BTL 증폭기 구성의 예의 하나의 잠재적인 단점은, 한 번에 한 방향으로만, 즉 스위치된 풀업 모드에 있는 증폭기로부터 부하를 통해 트랜스컨덕턴스 풀다운 모드에 있는 증폭기로만 전류를 도통시킬 수 있는 능력을 가질 것이라는 점이다. 이러한 단방향 흐름이 불이익이 될 수 있는 이유를 확인하기 위해, 먼저 이러한 아키텍처에 대한 이상적인 경우를 고려해보면, 이 경우에는 부하가 순수하게 저항성의 것이며, 전류는 증폭기에 의해 부하의 양단에 가해진 전압에 항상 정비례한다. 도 3의 예에서, 전원 공급 레일의 선택은 부하 양단의 전압에 기초하여서만 달성될 수 있다. 부하가 저항성의 것이고 부하 전압이 양의 값이라면, 전류는 VCC[X]-1 공급원으로부터 VCC[Y]-0 공급원으로(예컨대, 좌측에서 우측으로) 흐를 수 있다. 부하가 저항성의 것이고 부하 전압이 음의 값이라면, 전류는 VCC[X]-0 공급원으로부터 VCC[Y]-1 공급원으로(예컨대, 우측에서 좌측으로) 흐를 수 있다. 이들 2가지 경우의 각각에서, 풀다운 트랜스컨덕턴스 소자가 도통시키고 있는 공급 레일보다 더욱 양의 공급원에 풀업 스위치를 접속하는 것이 적합하며, 그러므로 전압 기반의 공급원 선택을 이용하는 것이 적합하다.

그러나, 실제의 오디오 스피커 부하는 순수하게 저항성의 것인 경우가 거의 없으며, 일반적으로 증폭기에 의해 부하의 양단에 위치된 전압에 대한 부하의 전류의 관계가 간단한 저항으로 나타내지는 것보다 더욱 복잡하게 될 수 있도록 하는 유도성 성분으로 분류된다. 예컨대, 스피커는 일부 주파수에서는 부분적으로 유도성의 것으로 보여질 수 있으며(부하 전류의 위상이 부하 전압에 뒤쳐짐), 다른 주파수에서는 부분적으로 용량성의 것으로 보여질 수 있다(부하 전류의 위상이 부하 전압을 선도함). 도 9는 일례의 부하(예컨대, 일례의 스피커, 스피커 단자 양단)에서의 전압에 대한 전류의 위상 관계의 예를 도시하고 있다. 여기서, 전류는 일부 주파수에서 전압에 뒤쳐지고, 다른 주파수에서는 전압을 선도한다. 그러므로, 부하 양단에 가해지는 전압이 제로-교차(반전)를 경험할 때, 전류는 전압 반전에 후속하여(유도성 부하인 경우) 또는 전압 반전 이전에(용량성 부하인 경우) 반전할 수 있다. 즉, 요구된 부하 전압의 감지와 요구된 부하 전압을 발생 또는 유지하기 위해 필요한 전류의 감지가 서로 반대로 될 수 있는 시간이 존재한다. 그러므로, 증폭기 구성의 출력 전류 구동 방향을 결정하기 위해 부하 전압만을 사용하는 클래스-G BTL 구성(또는 다른 증폭기 BTL 증폭기 구성)은, 부하 전압의 감지와 상응하는 방향으로 전류를 공급할 수 있기 때문에 이러한 반대의 감지 상황을 적절하게 관리할 수 없다.

일례에서, 전압만의 범위를 제어하는 방식은, 부하가 유도성을 나타내고 부하 전압이 제로 교차점을 통과하여 지나고 있을 때에 어려움을 겪을 수 있다. 일 정 시간 동안, 전류는 전압 반전 이전에 흐르던 것과 동일한 방향으로 지속하여 흐른다. 반전된 전압이 지속하여 증가할 때, 전형적인 클래스-G BTL 구성은 실제의 잔여 부하 전류의 것과 반대의 예상 전류 흐름을 처리하기 위해 그 동작 모드를 결국 반전시킬 수 있다. 그 결과, 부하 전압이 제어되지 않게 될 수 있고(예컨대, 루프가 깨짐), 그 출력 파형에서 불연속성이 발생할 수 있다.

다른 예에서, 전압만이 제어되는 구성은, 부하가 순수하게 용량성이고 또한 전압이 양의 영역에 있는 동안 증폭기가 전압을 반전시킬 필요가 있을 때(예컨대, 사인파의 양의 정점(crest)을 지나고 있을 때) 어려움을 겪을 수 있다. 여기서, 부하 전류는 정점의 피크에서 제로로 순간적으로 떨어질 수 있으며(커패시터 전류가 전압의 도함수, 예컨대 I=C*dV/dt 이기 때문에), 그 후 부하에서의 적합한 전압 궤적을 유지하기 위해 증폭기에 의해 반대 방향으로 구동되어야 한다. 그러나, 증폭기가 전압을 양의 영역에 있는 것처럼 감지하기 때문에, 통상적인 구성은 전류의 방향을 초기(정점 이전) 방향으로 지원하고 또한 용량성 부하에서의 필요 전류 반전을 발생시킬 수 없는 모드로 2개의 증폭기를 지속적으로 유지한다. 역시, 부하 전압은 제어되지 않게 될 수 있고(예컨대, 루프가 깨짐), 그 출력 파형에서 불연속성이 발생할 수 있다.

특정의 예에서, 2개의 단방향 전류 구동 증폭기를 포함하는 클래스-G(또는 다른 클래스) 증폭기 구성은, 유도성 부하가 구동되는 경우에는 출력 전압에 의해서만 그 동작 모드를 좌우하는 결정을 한 방향에 기반을 두고 행할 수 없다. 전압 기준만을 이용하는 이러한 증폭기는 유도성 부하를 잘못 처리하기 쉽다. 따라서, 증폭기 제어 메카니즘이 부하 전압 및 부하 전류 양자에 대해 적절하게 응답하는 방식이 요구된다.

일례에서, 제1 증폭기와 제2 증폭기 사이의 구동 전류 방향은 적어도 부분적으로 유도성의 부하 내의 출력 전류의 수신된 표시(indication)를 이용하여 선택될 수 있으며, 선택된 구동 전류 방향과 제1 및 제2 증폭기를 이용하여 증폭 출력 신호가 발생될 수 있다. 또한, 제1 및 제2 증폭기는 풀업 모드와 풀다운 모드 사이에서 교번하여 각각 전체 파 출력 신호의 절반을 증폭하도록 구성될 수 있다.

예 1은, 적어도 부분적으로 유도성의 부하(inductive load)를 구동하는 브리지 연결 부하(BTL) 증폭기 시스템에 있어서, 입력 신호를 수신하고 증폭된 출력 신호를 발생하도록 구성되며, 각각 출력단을 포함하며, 각각의 상기 출력단이 제1 전원 레일로부터 전류를 끌어오도록 구성된 풀업 소자 및 전류를 제2 전원 레일로 흘려보내도록 구성된 풀다운 소자를 포함하며, 풀업 모드와 풀다운 모드 사이에서 교번하여 각각 실질적으로 전체 파 출력 신호(full wave output signal)의 절반을 증폭하도록 구성된 제1 증폭기 및 제2 증폭기; 및 상기 부하 내의 출력 전류의 표시를 수신하고, 수신된 출력 전류 정보를 이용하여 상기 제1 증폭기 및 상기 제2 증폭기의 전류 구동 방향을 선택하도록 구성된 디지털 논리 회로를 포함하는 것을 특징으로 하는 증폭기 시스템을 포함한다.

예 2에서, 예1의 상기 제1 및 제2 증폭기는 적어도 부분적으로 유도성의 부하를 구동하도록 구성된다.

예 3에서, 예 1 및 예 2 중의 하나 또는 양자의 디지털 논리 회로는 부하 내의 출력 전류의 표시를 수신하도록 구성되며, 그 출력 전류는 부하에서의 출력 전압과 적어도 부분적으로 위상이 어긋나 있다.

예 4에서, 예 1 내지 예 3 중의 하나 이상에서의 풀업 및 풀다운 소자는 n-형 소자를 포함한다.

예 5에서, 예 1 내지 예 4 중의 하나 이상에서의 상기 풀업 소자는 상기 제1 전원 레일로부터 전류를 끌어오고 그 출력을 상기 제1 전원 레일에 유지하도록 구성된 풀업 스위치를 포함하며, 예 1 내지 예 4 중의 하나 이상에서의 상기 풀다운 소자는 수신된 입력 신호에 응답하여 가변 전류를 상기 제2 전원 레일로 흘려보내도록 구성된 트랜스컨덕티브(transconductive) 풀다운 소자를 포함한다.

예 6에서, 예 1 내지 예 5 중의 하나 이상에서의 상기 풀업 소자는 수신된 입력 신호에 응답하여 가변 전류를 상기 제1 전원 레일로부터 끌어오도록 구성된 트랜스컨덕티브 풀업 소자를 포함하며, 예 1 내지 예 5 중의 하나 이상에서의 상기 풀다운 소자는 전류를 상기 제2 전원 레일로 흘려보내고 그 출력을 상기 제2 전원 레일에 유지하도록 구성된 풀다운 스위치를 포함한다.

예 7에서, 예 1 내지 예 6 중의 하나 이상에서의 제1 전원 레일은 복수의 이용 가능한 전원 레일 중의 하나를 포함하며, 예 1 내지 예 6 중의 하나 이상에서의 제2 전원 레일은 복수의 이용 가능한 전원 레일 중의 하나를 포함하며, 예 1 내지 예 6 중의 하나 이상에서의 디지털 논리 회로는, 부하 내의 타겟 출력 전압의 표시를 수신하고, 수신된 출력 전압 정보를 이용하여 상기 복수의 이용 가능한 전원 레 일로부터 제1 및 제2 증폭기의 각각에 대한 제1 및 제2 전원 레일을 선택하도록 구성된다.

예 8에서, 예 1 내지 예 7 중의 하나 이상에서의 디지털 논리 회로는, 수신된 타겟 출력 전압 정보를 이용하여 제1 및 제2 증폭기의 각각에 대한 제1 및 제2 전원 레일을 선택하여, 제1 및 제2 전원 레일과 수신된 타겟 출력 전압 정보 간의 전압 강하를 최소화하도록 구성된다.

예 9에서, 적어도 부분적으로 유도성의 부하(inductive load)를 구동하는, 부하 전압 및 부하 전류 양자에 응답하는 브리지 연결 부하(BTL) 증폭기 시스템은, 입력 신호를 수신하고 증폭된 출력 신호를 발생하도록 구성되며, 각각 출력단을 포함하며, 각각의 상기 출력단이, 복수의 이용 가능한 전원 레일 중의 하나로부터 전류를 끌어오고 그 출력을 그 레일에 유지하도록 구성된 풀업 스위치, 및 입력 신호에 응답하여 가변 전류를 상기 복수의 이용 가능한 전원 레일 중의 하나에 흘려보내도록 구성된 트랜스컨덕티브 풀다운 소자를 포함하며, 풀업 모드와 가변의 풀다운 모드 사이에서 교번하여 실질적으로 각각 전체 파 출력 신호(full wave output signal)의 절반을 증폭하도록 구성된 제1 증폭기 및 제2 증폭기; 및 상기 부하에서의 출력 전류 및 타겟 출력 전압의 표시를 수신하고, 수신된 출력 전류 정보를 이용하여 상기 제1 증폭기 및 상기 제2 증폭기의 전류 구동 방향을 선택하며, 수신된 출력 전압 정보를 이용하여 상기 복수의 이용 가능한 전원 레일로부터 각각의 상기 제1 증폭기 및 상기 제2 증폭기를 위한 전원 레일을 선택하도록 구성된 디지털 논리 회로를 포함한다.

예 10에서, 예 9 및 예 10 중의 하나 이상에서의 디지털 논리 회로는, 부하 내의 출력 전류의 표시 및 부하에서의 타겟 출력 전압을 수신하도록 구성되며, 출력 전류는 타겟 출력 전압과 적어도 부분적으로 위상이 어긋나 있다.

예 12에서, 예 9 내지 예 11 중의 하나 이상에서의 풀업 및 풀다운 소자는 n-형 소자를 포함한다.

예 13에서, 예 9 내지 예 12 중의 하나 이상에서의 디지털 논리 회로는, 수신된 출력 전압 정보를 이용하여 제1 및 제2 증폭기의 각각에 대한 전원 레일을 선택하여, 선택된 전원 레일과 수신된 타겟 출력 전압 정보 간의 전압 강하를 최소화하도록 구성된다.

예 14에서, 적어도 부분적으로 유도성의 부하를 구동하는 방법은, 제1 증폭기 및 제2 증폭기에서 입력 신호를 수신하는 단계; 부하 내의 출력 전류의 표시를 수신하는 단계; 수신된 출력 전류 정보를 이용하여 상기 제1 증폭기와 상기 제2 증폭기 사이의 구동 전류 방향을 선택하는 단계; 및 선택된 전류 구동 방향과 상기 제1 증폭기 및 상기 제2 증폭기를 이용하여, 증폭된 출력 신호를 발생하는 단계를 포함하며, 상기 제1 증폭기 및 상기 제2 증폭기는 풀업 모드와 풀다운 모드 사이에서 교번하여 각각 전체 파 출력 신호(full wave output signal)의 절반을 증폭하도록 구성된다.

예 15에서, 예 14에서의 상기 증폭된 출력 신호를 발생하는 단계는, 적어도 부분적으로 유도성의 부하를 구동하기 위한 증폭된 출력 신호를 발생하는 단계를 포함한다.

예 16에서, 예 14 및 예 15 중의 하나 이상에서의 상기 부하 내의 출력 전류의 표시를 수신하는 단계는, 상기 부하에서의 출력 전압과 적어도 부분적으로 위상이 어긋나는 출력 전류의 표시를 수신하는 단계를 포함한다.

예 17에서, 예 14 내지 예 16 중의 하나 이상에서의 구동 방법은, 풀업 소자를 이용하여 제1 전원 레일로부터 상기 제1 증폭기 및 상기 제2 증폭기의 각각에 대한 전류를 끌어오고, 상기 제1 증폭기 및 상기 제2 증폭기의 각각에 대한 전류를 풀다운 소자를 이용하여 제2 전원 레일로 흘려보내는 단계를 더 포함한다.

예 18에서, 예 14 내지 예 17 중의 하나 이상에서의 상기 제1 증폭기 및 상기 제2 증폭기에 대한 전류를 끌어오고 흘려보내는 상기 단계는, n-형 풀업 소자를 이용하여 전류를 끌어오고 n-형 풀다운 소자를 이용하여 전류를 흘려보내는 단계를 포함한다.

예 19에서, 예 14 내지 예 18 중의 하나 이상에서의 상기 제1 증폭기 및 상기 제2 증폭기에 대한 전류를 끌어오는 것은, 전류를 상기 제1 전원 레일로부터 끌어오고 그 출력을 상기 제1 전원 레일에 유지하도룩 구성된 풀업 스위치를 이용하는 단계를 포함하며, 예 14 내지 예 18 중의 하나 이상에서의 상기 제1 증폭기 및 상기 제2 증폭기에 대한 전류를 흘려보내는 것은, 수신된 입력 신호에 응답하여 가변 전류를 상기 제2 전원 레일로 흘려보내도록 구성된 트랜스컨덕티브 풀다운 소자를 이용하는 단계를 포함한다.

예 20에서, 예 14 내지 예 19 중의 하나 이상에서의 상기 제1 증폭기 및 상기 제2 증폭기에 대한 전류를 끌어오는 것은, 수신된 입력 신호에 응답하여 가변 전류를 상기 제1 전원 레일로부터 끌어오도록 구성된 트랜스컨덕티브 풀업 소자를 이용하는 단계를 포함하며, 예 14 내지 예 19 중의 하나 이상에서의 상기 제1 증폭기 및 상기 제2 증폭기에 대한 전류를 흘려보내는 것은, 전류를 상기 제2 전원 레일에 흘려보내고 그 출력을 상기 제2 전원 레일에 유지하도록 구성된 풀다운 스위치를 이용하는 단계를 포함한다.

예 21에서, 예 14 내지 예 20 중의 하나 이상에서의 구동 방법은, 상기 제1 증폭기 및 상기 제2 증폭기의 각각에 대한 전류를 풀업 소자를 이용하여 복수의 이용 가능한 전원 레일 중의 하나로부터 끌어오고, 상기 제1 증폭기 및 상기 제2 증폭기의 각각에 대한 전류를 풀다운 소자를 이용하여 상기 복수의 이용 가능한 전원 레일 중의 하나로부터 흘려보내는 단계를 더 포함한다.

예 22에서, 예 14 내지 예 21 중의 하나 이상에서의 구동 방법은, 부하 내의 타겟 출력 전압의 표시를 수신하는 단계; 및 상기 제1 증폭기 및 상기 제2 증폭기의 각각에 대한 전원 레일을, 수신된 타겟 출력 전압 정보를 이용하여, 상기 복수의 이용 가능한 전원 레일 중의 하나로부터 선택하는 단계를 더 포함한다.

예 23에서, 예 14 내지 예 22 중의 하나 이상에서의 제1 및 제2 증폭기의 각각에 대한 전원 레일을 선택하는 단계는, 선택된 제1 및 제2 전원 레일과 수신된 타겟 출력 전압 정보 간의 전압 강하를 최소화하는 단계를 포함한다.

이상은 본 특허 출원의 기술 요지의 개요를 제공하기 위한 것이며, 본 발명에 대한 배타적 또는 독점적 설명을 제공하기 위한 것은 아니다. 이하의 상세한 설명에서는 본 특허 출원에 대한 추가의 정보를 제공한다.

반드시 실제 척도로 나타내어져 있지는 않은 도면에서, 여러 도면에 걸쳐 유사한 구성요소는 유사한 도면부호 나타내어질 것이며, 상이한 접미 문자를 갖는 유사한 도면부호는 유사한 구성요소의 다른 예를 나타낼 것이다. 본 도면은 단지 예시일뿐으로 본 명세서에 설명되고 있는 각종 실시예를 한정하기 위한 것은 아니다.

본 발명의 발명자는, 다른 것들 중에서도, BTL 클래스-G 증폭기 구성의 부하에서의 전류의 크기 및 방향을 감지할 수 있고(예컨대, 어떠한 순간에) 또한 증폭기의 전류 구동 방향의 선택에 대한 결정을 출력 전압에 기초하여 행하지 않고 그 정보를 증폭기의 전류 구동 방향의 선택에 이용할 수 있다는 것을 인지하였다. 특정의 예에서, 어떠한 세트의 전원 장치가 공급 레일과 부하 사이의 전도에 적합한지를 판정하기 위해 타겟 출력 전압이 이용될 수 있지만, 어느 전류 흐름 방향을 선택할지에 대한 결정은 부하 전압이 아닌 부하 전류에 기초하여 이루어진다.

도 6은 BTL 증폭기 시스템(600)의 예를 도시하고 있으며, BTL 증폭기 시스템(600)은 입력 신호(101)를 수신하여 출력 신호(620)를 발생하도록 구성된 제1 증폭기(605) 및 제2 증폭기(606)와, 부하 내의 출력 전류에 대한 표시를 수신하고 수신된 출력 전류 정보를 이용하여 제1 및 제2 증폭기의 전류 구동 방향을 선택하도록 구성된 디지털 논리 회로(615)를 포함한다. 일례에서, BTL 증폭기 시스템(600)은 순수하게 저항성인 부하를 구동하도록 구성되거나, 또는 적어도 부분적으로는 유도성의 부하(예컨대, 출력 전류가 출력 전압과 적어도 부분적으로 위상이 어긋남)를 구동하도록 구성될 수 있다.

일례에서, 제1 증폭기(605)는 제1 출력단(610)을 포함할 수 있고, 제2 증폭기(606)는 제2 출력단(611)을 포함할 수 있다. 특정의 예에서는, 제1 출력단(610)과 제2 출력단(611) 중의 하나 이상이 제1 증폭기(605) 또는 제2 증폭기(606)의 일부분으로서 포함될 수 있다. 다른 예에서는, 제1 출력단(610)과 제2 출력단(611) 중의 하나 이상이 제1 증폭기(605) 및 제2 증폭기(606)와 분리된 요소를 포함할 수 있다.

일례에서, 제1 출력단(610) 및 제2 출력단(611)은 각각 제1 전원 레일로부터 전류를 끌어오도록 구성된 풀업 소자와 제2 전원 레일로 전류를 흘려보내도록 구성된 풀다운 소자를 포함할 수 있다. 특정의 예에서는, 제1 증폭기(605) 및 제2 증폭기(606)가 풀업 모드와 풀다운 모드 사이에서 교번하도록 구성되어, 제1 증폭기(605)와 제2 증폭기(606)가 전체 파 출력 신호(full wave output signal)의 거의 절반을 증폭할 수 있다. 일례에서, 풀업 소자 또는 풀다운 소자 중의 하나 이상이 n-형 소자를 포함하고 p-형 소자를 포함하지 않을 수 있다(예컨대, 이용 가능한 출력 전환을 최대화하기 위해).

일례에서, 풀업 소자는 제1 전원 레일로부터 전류를 끌어오고 그 출력을 제1 전원 레일로 유지하도록 구성된 풀업 스위치를 포함할 수 있으며, 풀다운 소자는 수신된 입력 신호에 응답하여 제2 전원 레일로 가변 전류를 흘려보내도록 구성된 트랜스컨덕티브(transconductive) 풀다운 소자를 포함할 수 있다. 다른 예에서, 풀업 소자는 수신된 입력 신호에 응답하여 제1 전원 레일로부터 가변 전류를 끌어오도록 구성된 트랜스컨덕티브 풀업 소자를 포함할 수 있으며, 풀다운 소자는 전류 를 제2 전원 레일로 흘러보내고 그 출력을 제2 전원 레일로 유지하도록 구성된 풀다운 스위치를 포함할 수 있다.

일례에서, 디지털 논리 회로(615)는 부하 내의 출력 전류의 표시를 수신하도록 구성될 수 있다. 일례에서, BTL 증폭기 시스템(600)은 출력 전류를 감지하거나 또는 부하를 통해 전류를 감지하도록 구성된 전류 센서를 포함할 수 있다. 특정의 예에서, 출력 전류는 부하에서의 출력 전압과 적어도 부분적으로 위상이 어긋난 출력 전류를 포함할 수 있다.

일례에서, BTL 증폭기 시스템(600)은 클래스-G BTL 증폭기 구성(또는 하나 이상의 다른 유형의 증폭기 구성)을 포함할 수 있다. 이 예에서, 제1 및 제2 전원 레일은 복수의 이용 가능한 전원 레일 중의 하나의 레일을 포함할 수 있다. 특정의 예에서, BTL 증폭기 시스템(600)은 출력 전압을 감지하거나 또는 타겟 출력 전압을 감지하도록 구성된 전압 센서로부터의 정보를 포함하거나 수신할 수 있다. 디지털 논리 회로(615)는, 부하 내의 타겟 출력 전압의 표시를 수신하고, 수신된 출력 전압 정보를 이용하여 복수의 이용 가능한 전원 레일로부터 제1 증폭기(605) 및 제2 증폭기(606)의 각각을 위한 제1 및 제2 전원 레일을 선택하도록 구성될 수 있다(예컨대, 선택된 제1 및 제2 전원 레일과 수신된 타겟 출력 전압 정보 간의 전압 강하를 최소화하기 위해).

도 7 및 도 8은 BTL 증폭기 시스템의 예를 도시하고 있다. 이들 예에서, 증폭기의 코어는, 클래스-G 전원 레일의 배열 중의 어느 하나로부터 전류를 끌어올 수 있는 풀업 스위치 및 동일하거나 상이한 클래스-G 공급 레일의 배열 중의 어느 하나에 전류를 흘러보내도록 할 수 있는 트랜스컨덕턴스 풀다운 소자를 갖는 면적 효율성의 n-형 출력단(area-efficient n-type output stage)을 포함한다. 어떠한 소정의 시각에, 좌측 풀업 스위치 및 우측 Gm 풀다운 스테이지가 인에이블되어(EN=1 및 EN2=0) 좌측에서 우측으로의 전류 경로 1을 지원하거나, 또는 우측 스위치 및 좌측 Gm 스테이지가 인에이블되어(EN1=0 및 EN2=1) 우측에서 좌측으로의 전류 경로 2를 지원한다. 다른 예에서는, 풀업 소자와 풀다운 소자의 역할이 반대로 될 수 있다.

이들 예에서, 어느 전류 방향이 지원되는지, 어느 공급 레일이 풀업 스위치에 의해 사용되는지, 및 어느 공급 레일이 풀다운 Gm 스테이지에 의해 사용되는지에 대한 결정은 디지털 논리 회로에 의해 제어된다. 다른 예에서, 디지털 논리 회로는 각각 소정의 명령 세트의 적어도 일부분을 수행하도록 구성된 하나 이상의 프로세서 또는 컨트롤러를 포함한 하나 이상의 요소를 포함할 수 있다.

도 7 및 도 8의 예에서, 논리 블록은 디퍼런셜-투-싱글-엔디드 전압 변환기(differential-to-single-ended voltage converter) 및 전압 비교기의 세트로부터 정보가 공급되며, 이 전압 변환기 및 전압 비교기는 어떠한 소정의 순간에 복수의 클래스-G 레일 중의 어떤 2개의 레일이 차동 출력 전압에 적합하게 될지를 함께 나타내주고, 그에 따라 이들 2개의 레일 중의 제1 레일로부터 부하를 통해 제2 레일로 전류가 흐르도록 하기 위해서 어느 출력 장치를 인에이블시켜야 하는지를 논리 블록이 선택할 수 있도록 해준다. 고유의 공통 모드 단차(step)에 의해 야기될 수도 있는 어떠한 잠재적인 결정 문제, 및 증폭기가 동작 모드 사이 및 공급 레일 선택 사이에서 스위칭할 때에 메인 출력에서 발생할 수 있는 과도적인 장애(transient glitch)를 방지하도록, 비교기 선택을 공급하기 위해, 실제의 차동 증폭기 출력이 아닌 요구되거나 또는 목표로 하는 차동 출력 전압의 복제(replica)가 이용된다. 또한, 제어 논리 블록에는, NMOS Gm 스테이지의 구동 입력에 접속되어 각각의 NMOS Gm 스테이지의 출력 전류가 소정의 임계치(이 경우에는 25mA)보다 높거나 낮을 때를 나타내주는 2개의 전류 비교기가 제공된다. 다른 예에서, NMOS가 아닌 하나 이상의 다른 유형의 Gm 스테이지가 이용될 수 있다. 이들 전류 비교기는 증폭기 구성이 부하 양단에서의 순간 전압에 상관없이 부하에서 전류 반전이 발생하는 때는 검출할 수 있도록 하기 위해 도 8에 도시된 50mA 및 30mA의 정전류원과 함께 동작한다. 다른 예에서는, 하나 이상의 다른 전류원(예컨대, 가변 전류원 등과 같은 상이한 값의 전류원 또는 상이한 유형의 전류원)이 50mA 또는 30mA의 정전류원과 함께 사용될 수도 있고, 또는 이들 정전류원 대신에 사용될 수도 있다.

전류 반전 검출의 예

전류 반전 검출의 예로서, 도 8의 증폭기 구성에서, 전류가 경로 1(좌측에서 우측으로, EN1=1, EN2=0)의 방향을 따라 좌측 스위치에서 나와 우측 NMOS Gm 스테이지로 100mA의 크기로 흐르는 것으로 가정한다. 이 예에서, 우측 스위치와 좌측 NMOS Gm 스테이지에서의 모든 전류는 제로이다(스위치 오프). EN1-인에이블드 50mA 전류원에 의해 우측 NMOS Gm 스테이지 내로 추가의 50mA 전류가 흘러 총 150mA가 된다. 좌측 스위치는 부하 전류에 EN1-인에이블드 30mA 전류 싱크를 더한 것에 의해 130mA를 지원하고 있다. 부하 전류가 0mA로 램프 다운(ramp down)하면, 우측 NMOS Gm 스테이지 전류는 50mA로 급격히 변화하고, 좌측 스위치 전류는 30mA로 급격히 변화한다. 이러한 부의 궤적에 이어서, 부하에서의 전류는 -25mA의 반전된 값에 도달할 때까지 급격하게 변화하는 한편, 증폭기는 전류 경로 1 모드(EN1=1, EN2=0)로 유지된다. 이 때, 우측 NMOS Gm 스테이지에서의 전류는 25mA에 도달하여, 관련된 전류 비교기의 임계치를 교차한다. 이제, 좌측 스위치에서의 전류는 이 때 5mA로 감소되지만 반전되지는 않으며, 부하 내의 반전된 전류가 흘러나가도록 하는 동안 NMOS 소자 및 정류 다이오드의 포워드 바이어싱을 유지하고자 하는 목적에는 충분하다. 이러한 조건 하에서, 비교기는 트립(trip)하여 부하에서의 전류가 제로를 거쳐 25mA 만큼 반전되었다는 것을 제어 논리 회로에 알려준다. 그 후, 제어 논리 회로는 EN1과 EN2의 상태를 서로 바꾸고, 증폭기는 전류를 우측 스위치로부터 부하를 통해 좌측 NMOS Gm 스테이지로(전류 경로 2로) 도통시키기 위해 자신을 재구성한다. 에러 증폭기 및 Gm 스테이지로 이루어진 루프의 동작은 부하에서 변경되지 않은 전압(및 그에 따라 -25mA의 전류 흐름)을 유지하도록 증폭기의 이러한 재구성에 의해 초래된 어떠한 불균형을 신속하게 조정한다. 그러므로, 반전 전이 후에, 좌측 스위치 및 우측 NMOS Gm 스테이지에서의 모든 전류는 제로(또는 거의 제로)이고, 우측 풀다운 스위치에서의 전류는 55mA이며, 좌측 NMOS Gm 풀다운 스테이지에서의 전류는 75mA(관련된 전류 비교기의 25mA 트립 포인트 위의 50mA). 부하에서의 전류는 그 반전 방향으로 증가를 지속할 수 있으며, 증폭기는 증가된 전류를 정상인 것으로서 취급할 수 있다. 전류 램프가 턴어라운드하고 반대 방향(제로 및 다른 반전을 향해)으로의 트렌딩(trending)을 개시하면, 전류는 바로 전에 설명한 동작과 완전히 상보적인 동작으로 증폭기 턴어라운드 메카니즘을 트립하기 위해 다시 제로를 통과하여 25mA 만큼 반전하여야 할 것이다.

전술한 이러한 전류 반전 검출 체계의 통합 결과는 2배가 된다. 먼저, 이러한 클래스-G 구성에서의 전류 구동의 1-방향 특성은, 적합한 증폭기 전류 구동 방향의 결정이 부하 양단의 전압에 의해서가 아니라 부하의 실제 전류 필요량에 의해 조정되기 때문에 잘못된 방향으로 작동함으로써 적합한 전압 증폭을 무력화시키지 않을 것이다. 두 번째로, 증폭기가 자신의 전류 구동 방향을 반전시키기 전에 전류가 제로를 통과하여 사전 결정된 양만큼 반전하기 때문에, 이력은 불가피하게 된다. 이력은 출력 전압(및 가능하게는 출력 전류)의 다수의 밀착 이격된 제로-크로싱(closely-spaced zero-crossing)을 발생하는 저레벨 노이즈 또는 매우 낮은 전압 신호의 존재 시에 연속적인 속사 증폭기 반전(rapid-fire amplifier reversal)을 방지하는 데 유용할 수 있으며, 그렇지 않은 경우에는 증폭기 전류 구동 방향 제어 메카니즘이 이것을 시도할 것이다.

도 10은 전술한 바와 같은 25mA의 이력을 갖는 노이즈성 증폭 신호의 존재 시의 반전 검출을 예시하는 파형의 예를 도시하고 있다.

특정의 예에서, 전술한 전류 반전 수법은 부하 전류에 독립적으로 이루어질 수 있다(특정의 예에서는 독립적으로 이루어져야 함). 그러나, 풀업 스위치가 전류를 끌어오고 풀다운 트랜스컨덕턴스 소자가 부하 전압 및 전류 구동 방향 양자를 함수로 하여 전류를 흘려보내기에 적합한 클래스-G 전원 레일을 선택해야 하는, 출력 전압 감지 및 범위 선택 회로(예컨대, 도 7에 도시된 바와 같은 트랜슬레이터, 비교기 및 제어 논리 회로)의 책임은 유지된다. 일례에서, 이것은, 특히 차동 부하 전위가 증폭기 반전의 시점에서 실질적으로 제로가 아닌 경우에는, 한 방향으로의 전류 흐름을 위해 요구되는 풀업/풀다운 공급 레일 선택이 반대 방향으로의 전류 흐름을 위해 요구되는 풀업/풀다운 구성과 반드시 동일하지는 않기 때문에 필수적인 것이 될 수 있다.

클래스-G 동작의 예

도 11은 클래스-G 증폭기 구성의 전압 영역 동작의 예를 도시하고 있다. 이 예에서, BTL 클래스-G 증폭기는 각각의 증폭기가 동작하도록 허용되는 5개의 전압 범위 또는 영역을 가지며, 이 영역은 "A", "B", "C", "D" 및 ">D" 로 표시되고, 여기서 "A"는 최저 전압 범위이고, 최대 전압 범위인 ">D"까지 증가되고 있다. 도 11은 전압 램프가 완전하게 음의 차동값에서부터 완전하게 양의 차동값까지 증폭기에 통과될 때의 각각의 증폭기 출력의 전압 동작을 예시하고 있다. 또한, 출력이 5개의 이용 가능한 클래스-G 전압 범위를 통과할 때에 사용되는 전원 공급 레일의 선택이 예시되어 있다. 이러한 특정의 클래스-G 증폭기 구성은 일부의 범위 사이에서 전이(transition)를 경험하기 때문에 출력 전압의 공통 모드 값에서 단차를 나타낸다. 이들 Vcm 단차는 부하에 의해 보여지는 차동 전압에 아무런 영향을 갖지 않는다. 또한, 이 Vcm 신속 동작(Vcm-agile behavior)이 미국 특허 번호 제7,498,880호에서의 핵심 요소이기는 하지만, 본 명세서에서 설명되는 BTL 증폭기의 동작에 반드시 필요한 것은 아니다. 실제로, 본 명세서에서 설명된 BTL 증폭기 구성은 도 11에 도시된 바와 같이 클래스-G 구현으로 한정되지 않는다. 클래스-G 구 현은 엄격하게는 일례의 플랫폼으로서 이용되고 있다.

도 12는 순수하게 저항성의 부하 상태(전압과 전류가 동상임)에서의 증폭기 동작의 예를 도시하고 있다. 이 예에서, 사인파 신호가 증폭기에 의해 통과되고 있다. 여기서, +25mA 반전 이력이 존재하고 있지만, 커다란 양의 피크 부하 전류에 비해 작은 사이즈로 주어지면 그 효과는 미미하게 나타나게 것이다. 증폭기 전류 구동 방향 반전(EN1 변화 상태에 의해 표시된)은 VOUTP = VOUTN인 지점에 대해서는 반드시 대칭이 되며, 여기서 VOUTP 및 VOUTN 모두는 반전이 발생할 때마다 "A" 전압 영역(V12와 V8 사이) 내에 유지되고 있다.

도 13은 전압이 전류를 상승시키는 반도전성 부하 상태에서의 증폭기 동작의 예를 도시하고 있다. 여기서, 차동 출력 전압은, 전류가 제로를 통과하여 25mA 이력 임계치를 교차하기 전에 먼저 제로를 통과한다. 이 예에서, 증폭기 구동 방향 반전(EN_1 변화 상태)은 부하 전류 반전이 감지될 때까지 오프로 유지된다. 도 12의 예에서와는 달리, 첫 번째 점선 박스의 좌측 에지에서, VOUTN 출력은 VOUTP 출력을 "플라이 바이(fly-by)"하는 한편, 레일 선택은 부하 전류가 트랜스컨덕턴스 풀다운 소자에 의해 V8로 지속적으로 흘러나가는 동안 불변된 상태를 유지한다(예컨대, VOUTP은 V12(가시적 Vd + 1*Rdson 전압 강하)로 래치되어 유지된다). 실제로, VOUTN은 양의 궤적으로 지속하여, V18에 도달하고 그 레일에 대한 클리핑(clipping)의 위험이 있기 때문에(예컨대, NMOS 벌크 다이오드의 존재에 의해), 범위 제어 회로는, 레일 선택을, VOUTP를 위한 래치드 소싱 레일(latched sourcing rail) 및 VOUTN을 위한 트랜스컨덕턴스 풀다운 싱킹 레일(transconductance pull- down sinking rail)로서 모두 V18이 이용되는 설정으로 적절하게 변경한다. 이 모드는 전류 반전이 감지되고 증폭기 전류 구동 모드가 반전될 때까지 유지될 수 있다. 이 예에서, 증폭기 반전이 발생한 후, 공급 레일의 완전히 상이한 선택이 적합하게 되며, 그에 따라 그 공급 레일은 VOUTN이 V12로 래치되고 VOUTP이 전류를 풀다운 소자를 통과하여 V0 내로 도전하도록 할 때에 부하 전류를 지원하도록 참여하게 된다.

도 14는 전압이 전류를 강하시키는 반도전성 부하 상태에서의 증폭기 동작의 예를 도시하고 있다. 여기서, 차동 출력 전압은 전류가 제로를 통과하여 25mA 이력 임계치를 교차한 후에 제로 웰(zero well)을 통과한다. 도 13의 예에서와 같이, 증폭기 전류 구동 반전 직전과 직후의 출력 전류를 다루기에 적합한 공급 레일의 선택은 서로 상당히 상이하다. 또한, 유도성 예에서의 단기간의 시간에 대한 경우와 같이, 하나의 증폭기 출력(가시 Vd + 1*Rdson 강하)을 위한 래치드 소싱 레일 및 반대 출력을 위한 트랜스컨덕턴스 풀다운 싱킹 레일로서 V8이 이용된다. 도 14의 예에서, 이것은 전류 반전 직전보다는 전류 반전 직후에 발생한다.

도 15 내지 도 18은 도 12 내지 도 14의 예에 따른 증폭기 동작의 보다 구체적인 예를 도시하고 있다. 도 15 내지 도 18은 도 7의 예에서의 전압 비교기(비교기 전부가 도시되거나 도면 부호가 부여되어 있지는 않음)의 출력의 예를 도시하고 있다. 여기서, GT_A_P 내지 GT_D_P는 출력 전압(타겟 출력 전압)이 양의 방향에서 범위 경계 A, B, C 및 D를 가로지를 때를 나타내며, REV_P는 전압이 소정의 크기로 반전되는 때를 나타낸다. 또한, 전압 비교기의 출력 GT_A_N 내지 GT_D_N은 출력 전압(타겟 출력 전압)이 음의 방향에서 범위 경계 A, B, C 및 D를 가로지를 때를 나타내며, REV_N은 전압이 소정의 크기로 반전되는 때를 나타낸다(REV_P 및 REV_N 신호는 이전의 도 12 내지 도 14의 예에서 설명된 "플라이 바이" 또는 "푸시" 이벤트 동안 풀업 스위치 및 풀다운 소자 양자에 의해 단일의 클래스-G 전원 레일의 동시 사용을 가능하게 하기 위해 채용될 수 있다).

도 15 내지 도 18은 비교기 출력을 좌측 풀업 스위치(T50P, T100P. T150P) 및 우측 풀다운 소자(B0N, B50N, B100N)를 선택하기 위해 사용된 적합한 제어 신호와 우측 풀업 스위치(T50N, T100N, T150N) 및 우측 풀다운 소자(B0P, B50P, B100P)를 선택하기 위해 사용된 적합한 제어 신호로 디코딩하는 것을 예시하고 있다("T"는 "상부"를 지칭하고, "B"는 "하부"를 지칭하며, 0, 50, 100 및 150의 수치 표현은 정상적인 시스템 공급 전압의 백분율을 나타낸다). EN1=1(EN2=0)일 때, 증폭기는 좌측에서 우측으로 전류를 구동하도록 구성되며, T50P, T100P, T150P, B0N, B50N 및 B100N은 인에이블되는 한편, T50N, T100N, T150N, B0P, B50P 및 B100P는 무시된다(논리 0로서 취급됨). EN1=0(EN2=1)일 때에는 그 반대로 된다.

도 15는 저항성 부하를 가지며 이력이 없는 증폭기 동작의 예를 도시하고 있다. 도 16은 저항성 부하를 가지며 이력이 포함된 증폭기 동작의 예를 도시하고 있으며, 도 17은 반유도성 부하(semi-inductive load)를 갖는 증폭기 동작의 예를 도시하고 있으며, 도 18은 반용량성 부하(semi-capacitive load)를 갖는 증폭기 동작의 예를 도시하고 있다.

도 19는 비교기 출력을 클래스-G 출력 스테이지 제어 신호로 변환하기 위해 사용되는 논리 회로의 예를 도시하고 있다.

다른 예에서, 도 8의 게이트형(gated) 50mA 전류원은 PMOS 전류 미러로 대체될 수 있으며, 게이트형 30mA 전류 싱크는 제거될 수 있다(도 21을 참조). 특정의 예에서, 각각의 새로운 PMOS 전류 미러의 출력 전류 크기는 에러 증폭기에 의해 제어될 수 있으며, 또한 EN1/EN2 신호에 의해 온 또는 오프로 게이트될 수 있다. 제거된 30mA 싱크의 기능은 기존의 풀다운 트랜스컨덕턴스 장치에서의 에러 증폭기 제어된 전도(error amplifier-controlled conduction)에 의해(예컨대, 정상적인 신호 경로에 의해) 채워진다. 일례에서, B100_[X], B50_[X] 및 B0_[X] 풀다운 제어 신호는 EN1/EN2에 의해 더 이상 게이트될 수 없지만, 풀다운 전도가 인에이블되고, 에러 증폭기로부터의 반사된 VDRIVEP/VDRIVEN 신호에 기초하여 단독으로 제어될 수 있다. 이 예에서, B100_[X], B50_[X] 및 B0_[X] 제어 신호는, 이전의 예에서와 같이, 각각의 출력 노드에서의 순간 전압 상태에 대하여 적합한 풀다운 소자를 선택하는 것을 지속하지만, 이제는 풀타임 기반으로 이것을 행한다.

도 20은 에러 증폭기의 전달 함수를 도시하고 있다. 이 예에서, 차동 입력 전압이 제로일 때, 출력 전류는 실질적으로 동일하고, 크기가 비교적 낮다. 입력 전압이 제로가 아닐 때, 하나의 출력 전류는 점차적으로 제로로 작아지지만, 다른 출력 전류는 가파르게 상승한다. 일례에서, 이러한 전달 함수를 갖는 에러 증폭기는 필수적으로 출력단의 다른 단계를 셧다운시키면서 출력단의 한 단계에 커다란 전도를 유도할 수 있으며, 이것은 도 6 내지 도 8의 증폭기 구성의 단방향 구성에 적합하고, 증폭기의 출력 풀다운 섹션으로부터의 게이팅 신호 EN1 및 EN2의 제거를 가능하게 한다.

PMOS 구성의 예

도 21은 각각의 풀업 섹션에 하나씩 2개의 PMOS 장치를 포함하는 BTL 증폭기 구성의 예를 도시하고 있다. 이 예에서, 도 8에 예시된 바와 같은 기존에 존재하는 30mA 및 50mA 게이트형 전류원 모두가 제거된다. 여기서, 양의 풀업 섹션에서의 PMOS 소자는 음의 풀다운 섹션(동일한 크기의 전류)에 동일하게 VDRIVEN에 의해 바이어스되며, EN2에 의해 게이트된다. 음의 풀업 섹션에서의 PMOS 소자는 양의 풀다운 섹션(동일한 크기의 전류)에 동일하게 VDRIVEP에 의해 바이어스되며, EN1에 의해 게이트된다. 이 예에서, NMOS 소자만큼 면적 효율적이지는 않지만 PMOS 소자는 최대 75mA의 전류만을 처리할 필요가 있다. 이 때문에, PMOS 소자는 배수 암페어의 전류를 운반하도록 구성된 NMOS 풀업 스위치 및 풀다운 트랜스컨덕턴스 소자에 비하여 물리적으로 크지 않다. 물리적인 다이 면적 소비 또한 50mA 소스 및 30mA 싱크의 제거에 의해 기본적으로 오프셋된다.

도 22 내지 도 26은 도 21의 증폭기 구성을 이용하는 증폭기 반전 동작의 예를 도시한다. 도 22는 양의 측으로부터 부하를 통해 EN1이 인에이블되고 EN2가 디스에이블되는 음의 측으로 100mA의 전류가 흐르는 것을 예시하고 있다. 부하에서의 전류의 요구량이 50mA로 램프다운할 때, 전류는 도 23에 도시된 전류로 변화된다. 도 23에서, 에러 증폭기는 음의 풀업 섹션 및 양의 풀다운 섹션에의 전류의 제공을 개시한다. 도 24에서, 에러 증폭기는 평형 상태에 있으며, 이 상태는 특정의 목적에 의해 풀다운 섹션과 음의 풀업 센셕 양자에서 50mA로 발생한다. 여기 서, 50mA 평형 포인트는 25mA의 증폭기 반전 임계치의 2배가 되도록 선택된 것이며, 이에 의해 상당한 마진을 제공한다. 다른 예에서, 다른 평형 포인트, 임계치, 구성요소 또는 특정 동작이 선택될 수도 있다. 이 때, EN1이 여전히 액티브 상태이고, 음의 풀다운 섹션에서 감지된 바와 같은 25mA 증폭기 반전 임계치가 아직 교차되지 않은 경우에도, 부하 전류는 제로로 급격하게 변화하여 반전되기 직전의 상태로 된다. 도 25에서, 부하 전류는 50mA로 반전되고, 음의 풀다운 섹션에서의 전류는 25mA 증폭기 반전 임계치를 교차하기 직전이다. 도 26은 증폭기 반전 이벤트가 발생한 직후의 증폭기 구성을 예시하며, 50mA 부하 전류는 변화되지 않았지만, 증폭기는 재구성되어 EN1이 디스에이블되고 EN2가 인에이블되어 있다. 여기서, 증폭기 반전이 발생하는 순간에, 양의 풀다운 섹션 및 음의 풀다운 섹션에서의 전류는 어떠한 변화도 경험하지 않으며, 이것은 에러 증폭기의 출력 또한 변화를 경험하지 않는다는 것을 의미한다. 이와 같이, 증폭기 반전 시에 에러 증폭기의 입력에서 순간적인 전압 조정이 요구되지 않으며, 그러므로 반전 이벤트가 고유의 입력에 기인한 전압 요동(inherent input-refered voltage disturbance)을 발생하지 않는다.

도 27은 도 21의 예에 대한 수정된 제어 논리 회로의 예를 도시한다.

도 28은 제1 및 제2 증폭기에서 입력 신호를 수신하는 단계와 증폭된 출력 신호를 발생하는 단계를 포함하는 방법(2800)의 예를 도시한다.

단계 2801에서, 제1 및 제2 증폭기(예컨대, 제1 증폭기(605), 제2 증폭기(606) 등)에서 입력 신호가 수신된다. 일례에서, 제1 및 제2 증폭기는 BTL 증폭 기 구성으로 존재할 수 있다.

단계 2802에서, 부하 내의 출력 전류의 표시가 수신된다. 일례에서, 부하를 가로지르는 출력 전류가 감지될 수 있다(예컨대, 전류 센서를 이용하여). 일례에서, 출력 전류의 표시는 디지털 논리 회로(예컨대, 디지털 논리 회로(615))를 이용하여 또는 하나 이상의 프로세서 또는 컨트롤러와 같은 하나 이상의 다른 구성요소를 이용하여 수신될 수 있다.

단계 2803에서, 구동 전류 방향이 선택된다. 일례에서, 구동 전류는 BTL 증폭기 구성에서의 제1 증폭기 및 제2 증폭기 사이의 구동 전류를 포함한다. 특정의 예에서, 구동 전류 방향은 수신된 출력 전류 정보를 이용하여 디지털 논리 회로 또는 다른 하나 이상의 구성요소에 의해 선택될 수 있다. 일례에서, 구동 전류 방향은 수신된 출력 전류 정보를 이용하여 선택될 수 있고, 어떠한 출력 전압 정보를 이용하지는 않는다.

단계 2804에서, 증폭된 출력 신호가 발생된다. 일례에서, 증폭된 출력 신호는 선택된 구동 전류 방향과 제1 및 제2 증폭기를 이용하여 발생될 수 있다. 특정의 예에서, 증폭된 출력 신호는 적어도 부분적으로 유도성의 부하(예컨대, 출력 전류가 출력 전압과 적어도 부분적으로 위상이 어긋남)를 구동하도록 구성될 수 있다. 다른 예에서, 증폭기 출력은 순수하게 저항성의 부하를 구동하도록 구성될 수 있다.

제1 및 제2 증폭기는 풀업 모드와 풀다운 모드 사이에서 교번하여 각각 전체 파 출력 신호의 절반을 증폭하도록 구성될 수 있다. 일례에서, 각각의 제1 증폭기 와 제2 증폭기에 대한 전류는 풀업 소자를 이용하여 전원 레일로부터 끌어오고, 풀업 소자를 이용하여 전원 레일로 흘러나가도록 할 수 있다.

일례에서, 제1 및 제2 증폭기에 대한 전류는, 제1 전원 레일로부터 전류를 끌어오고 그 출력을 제1 전원 레일에 유지하도록 구성된 풀업 스위치를 이용하여 끌어와지고, 수신된 입력 신호에 응답하여 가변 전류를 제2 전원 레일로 흘려보내도록 구성된 트랜스컨덕티브 풀다운 소자를 이용하여 흘러나가게 될 수 있다.

다른 예에서, 제1 및 제2 증폭기에 대한 전류는, 수신된 입력 신호에 응답하여 제1 전원 레일로부터 가변 전류를 끌어오도록 구성된 트랜스컨덕티브 풀업 소자를 이용하여 끌어와지고, 전류를 제2 전원 레일로 흘려보내도록 하고 그 출력을 제2 전원 레일에 유지하도록 구성된 풀다운 스위치를 이용하여 흘러나가도록 할 수 있다.

도 29는 제1 및 제2 증폭기에서 입력 신호를 수신하는 단계와 증폭된 출력 신호를 발생하는 단계를 포함하는 방법(2900)의 예를 도시한다.

단계 2901에서, 제1 및 제2 증폭기(예컨대, 제1 증폭기(605), 제2 증폭기(606) 등)에서 입력 신호가 수신된다. 일례에서, 제1 및 제2 증폭기는 BTL 증폭기 구성일 수 있다.

단계 2902에서, 부하 내의 출력 전류의 표시가 수신된다. 일례에서, 부하를 가로지르는 출력 전류가 감지될 수 있다(예컨대, 전류 센서를 이용하여). 일례에서, 출력 전류의 표시는 디지털 논리 회로(예컨대, 디지털 논리 회로(615))를 이용하여 수신되거나 또는 하나 이상의 프로세서 또는 컨트롤러와 같은 하나 이상의 다 른 구성요소를 이용하여 수신될 수 있다.

단계 2903에서, 타겟 출력 전압의 표시가 수신된다. 일례에서, 타겟 출력 전압은 부하 양단에서 감지된 실제 전압을 포함할 수 있거나, 또는 시뮬레이션 출력 전압을 포함할 수 있다. 일례에서, 타겟 출력 전압의 표시는 디지털 논리 회로를 이용하여 수신되거나 또는 하나 이상의 프로세서 또는 컨트롤러와 같은 하나 이상의 다른 구성요소를 이용하여 수신될 수 있다.

단계 2904에서, 구동 전류 방향이 선택된다. 일례에서, 구동 전류는 BTL 증폭기 구성에서의 제1 증폭기 및 제2 증폭기 사이의 구동 전류를 포함한다. 특정의 예에서, 구동 전류 방향은 수신된 출력 전류 정보를 이용하여 디지털 논리 회로 또는 다른 하나 이상의 구성요소에 의해 선택될 수 있다. 일례에서, 구동 전류 방향은 수신된 출력 전류 정보를 이용하여 선택될 수 있고, 어떠한 출력 전압 정보를 이용하지는 않는다.

단계 2905에서, 복수의 이용 가능한 전원 레일 중의 하나로부터 각각의 제1 및 제2 증폭기를 위한 전원 레일이 선택될 수 있다. 일례에서, 전원 레일은 전원 레일은 수신된 타겟 출력 전압 정보를 이용하여 디지털 논리 회로 또는 하나 이상의 다른 요소를 이용하여 선택될 수 있다. 일례에서, 전원 레일은 선택된 전원 레일과 타겟 출력 전압 정보 간의 전압 강하를 최소화하도록(예컨대, 전력 손실 등을 최소화하도록) 선택될 수 있다.

단계 2906에서, 증폭된 출력 신호가 발생된다. 일례에서, 증폭된 출력 신호는 선택된 구동 전류 방향과 제1 및 제2 증폭기를 이용하여 발생될 수 있다. 특정 의 예에서, 증폭된 출력 신호는 적어도 부분적으로 유도성의 부하(예컨대, 출력 전류가 출력 전압과 적어도 부분적으로 위상이 어긋남)를 구동하도록 구성될 수 있다. 다른 예에서, 증폭기 출력은 순수하게 저항성의 부하를 구동하도록 구성될 수 있다.

다른 예

하나 이상의 다른 예는, 각각의 출력 단자의 순간 전압에 기초하여, 임의의 전원 공급 레일에 대한 각각의 게이트형 PMOS 풀업 소자의 소스 단자의 선택 접속(예컨대, 다중화 또는 대체(commutation))을 포함할 수 있다. 특정의 예에서, 이것은, 소자를 포화 영역에 유지하고, 게이트형 PMOS 풀업 소자에 종래의 클래스-G 처리를 적용하고, 이들의 V*I 곱을 최소화하고, 또한 전력 소모를 차단하면서, 소자 양단에 작은(예컨대, 가능한 최저의) |Vds|를 발생할 수 있다.

특정의 예에서, 부하 전압과 부하 전류 양자의 크기는 클래스-G 통합 BTL 증폭기 회로에서의 이용 가능한 전원 공급 레일의 배열 중에서 출력 소자의 적절한 대체를 결정하는 과정에서 고려될 수 있다. 특정의 예에서, 본 명세서에서 설명한 BTL 증폭기 구성은, 유도성 부하 및 유도성 부하의 중복되어 있는 넓은 범위의 전압과 전류의 위상 관계가 출력 파형에서의 불연속성 없이 구동될 수 있도록, 증폭기 출력단에서의 고전류 취급을 위한 면적 효율성의 n-형 소자의 사용에 수반되는 스위치 풀업/트랜스컨덕턴스 풀다운 아키텍처의 단방향 전류 흐름 제한을 적절하게 관리할 수 있다.

추가의 유의사항

전술한 상세한 설명은 본 명세서의 일부분을 구성하고 있는 첨부 도면에 대한 참조를 포함하고 있다. 도면은 본 발명이 실시될 수 있는 구체적인 실시예를 예시를 목적으로 도시하고 있다. 이들 실시예는 본 명세서에서는 "예"로 지칭되어 있으며, 이러한 예는 도시 및 설명되어 있는 요소 외에 추가의 요소를 포함할 수 있다. 그러나, 본 발명의 발명자는 도시 및 설명된 이들 요소만이 제공되어 있는 예를 고려하였다.

본 명세서에서 언급된 모든 공보, 특허, 특허 문헌은 참고자료로 개별적으로 통합되어 있지만 이들의 전체 내용이 본 명세서에 발명의 일부로서 원용되어 있다. 본 명세서와 참고자료로 통합되어 있는 이들 문헌 간에 일치하지 않는 사용법의 경우에, 통합된 참고자료에서의 사용법은 본 명세서의 사용법에 대한 보조적인 것으로 간주되어야 하며, 이러한 불일치가 큰 경우에는, 본 명세서에서의 사용법에 따른다.

본 명세서에서, 단수형으로 사용된 표현들은, 다른 경우 또는 "하나 이상의"라는 표현의 사용과는 별도로, 특허 문헌에 공통되는 바와 같이, 하나라기보다는 하나 이상을 포함한다는 의미로 사용되었다. 본 명세서에서, "또는"이라는 표현은 비배타적인 논리합을 지칭하기 위해 사용되며, 이로써 "A 또는 B"는 특별한 언급이 없다면 "B가 아닌 A", "A가 아닌 B", 및 "A 및 B"를 포함한다. 첨부된 청구범위에서, "포함하는"이라하는 표현은 "갖는"이라는 표현과 등가의 의미로서 사용되며, 또한 "포함하는" 및 "구비하는"이라는 표현은 그 외의 다른 것도 포함될 수 있다는 의미를 갖는다. 즉, 어떠한 청구항에서의 시스템, 장치, 물품, 또는 프로세스가 이러한 문구 다음에 포함된 것 외에 그 청구항의 기술사상 내에 포함되는 것으로 간주되는 요소를 포함한다는 의미를 갖는다. 또한, 이하의 청구범위에서, "제1", "제2" 및 "제3" 등의 표현은 단지 구분을 위한 표시이며, 이들의 대상에 대한 수치적 조건을 부과하는 것은 아니다.

본 명세서에 설명된 방법의 예는 적어도 부분적으로 기계 또는 컴퓨터로 구현될 수 있다. 일부의 예는 전술한 예에서 설명된 바와 같은 방법을 수행하도록 전자 장치를 구성하도록 동작할 수 있는 명령으로 인코딩된 컴퓨터 판독 가능 매체 또는 기계 판독 가능 매체를 포함할 수 있다. 이러한 방법의 구현예는 마이크로코드, 어셈블리 랭귀지 코드, 하이레벨 랭귀지 코드 등과 같은 코드를 포함할 수 있다. 이러한 코드는 다양한 방법을 수행하기 위한 컴퓨터 판독 가능한 명령을 포함할 수 있다. 이들 코드는 컴퓨터 프로그램 제품의 일부분을 형성할 것이다. 또한, 이들 코드는 실행 동안에 또는 다른 때에 하나 이상의 휘발성 또는 비휘발성 컴퓨터 판독 가능 매체에 확고하게 저장될 것이다. 컴퓨터 판독 가능 매체는 하드 디스크, 분리 가능한 자기 디스크, 분리 가능한 광디스크(예컨대, 컴팩트 디스크 및 디지털 비디오 디스크), 자기 카세트, 메모리 카드 또는 메모리 스틱, 랜덤 액세스 메모리(RAM), 판독 전용 메모리(ROM) 등을 포함하지만, 이들로 한정되지는 않는다.

전술한 설명은 예시일뿐으로 본 발명을 제한하는 것은 아니다. 예컨대, 전술한 예(또는 그 것의 하나 이상의 특징)는 서로 조합되어 이용될 수 있다. 본 발명을 이해한 당업자에 의해 다른 실시예가 이용될 수도 있다. 요약서는 37 C.F.R. ∮1.72(b)를 충족하기 위해 제공된 것으로, 본 명세서의 기술적인 개시에 대한 본질을 신속하게 이해할 수 있도록 하기 위한 것이며, 청구범위의 기술 내용 또는 의미를 해석 또는 한정하기 위해 이용되지 않는다는 이해를 전제로 제출된 것이다. 또한, 전술한 상세한 설명에서, 본 발명의 개시를 간소화하기 위해 여러가지 특징이 함께 모여질 수도 있다. 이것은 청구되지 않은 개시된 특징이 어떠한 청구항에는 필수적인 것이라는 것을 의도하는 것으로서 해석되어서는 안된다. 그러므로, 이하의 청구범위는 상세한 설명에 포함되며, 각각의 청구항은 별도의 실시예를 나타내고 있다. 본 발명의 범위는 첨부된 청구범위 및 이러한 청구범위에 포함되는 등가물의 전체 범위를 참조하여 결정되어야 한다.

도 1 및 도 2는 전반적으로 증폭기 구성의 예를 도시하는 도면이다.

도 3은 전반적으로 레일 선택기의 예를 도시하는 도면이다.

도 4 및 도 5는 전반적으로 도 1 및 도 2의 증폭기 구성과 관련된 파형의 예를 도시하는 도면이다.

도 6 내지 도 8은 전반적으로 BTL 증폭기 구성의 예를 도시하는 도면이다.

도 9는 전반적으로 일례의 부하에서의 전류와 전압 간의 위상 관계에 대한 예를 도시하는 도면이다.

도 10은 전반적으로 반전 검출 및 이력을 예시하는 파형의 예를 도시하는 도면이다.

도 11은 전반적으로 클래스-G 증폭기 구성의 전압 영역 동작의 예를 도시하는 도면이다.

도 12 내지 도 18은 전반적으로 상이한 부하 조건에서의 증폭기 구성의 예를 도시하는 도면이다.

도 19는 전반적으로 비교기 출력을 클래스-G 출력단 제어 신호로 변환하기 위해 이용되는 논리 회로의 예를 도시하는 도면이다.

도 20은 전반적으로 에러 증폭기의 전달 함수를 예시하는 도면이다.

도 21 내지 도 27은 전반적으로 BTL 증폭기 구성, 후속 동작, 및 그에 동반하여 수정된 논리 회로의 예를 도시하는 도면이다.

도 28 및 도 29는 제1 및 제2 증폭기에서의 입력 신호를 수신하는 단계 및 증폭된 출력 신호를 발생하는 단계를 포함하는 방법에 대한 예를 도시하는 도면이다.

Claims (15)

1. 유도성의 부하(inductive load)를 구동하는 브리지 연결 부하(BTL) 증폭기 시스템에 있어서,

   입력 신호를 수신하고 증폭된 출력 신호를 발생하도록 구성되며, 각각 출력단을 포함하며, 각각의 상기 출력단이 제1 전원 레일로부터 전류를 끌어오도록 구성된 풀업 소자 및 전류를 제2 전원 레일로 흘려보내도록 구성된 풀다운 소자를 포함하며, 풀업 모드와 풀다운 모드 사이에서 교번하여 각각 전체 파 출력 신호(full wave output signal)의 절반을 증폭하도록 구성된 제1 증폭기 및 제2 증폭기; 및

   상기 부하 내의 출력 전류의 표시(indication)를 수신하고, 수신된 출력 전류 정보를 이용하여 상기 제1 증폭기 및 상기 제2 증폭기의 전류 구동 방향을 선택하도록 구성된 디지털 논리 회로

   를 포함하는 증폭기 시스템.
2. 제1항에 있어서,

   상기 풀업 소자는 상기 제1 전원 레일로부터 전류를 끌어오고 그 출력을 상기 제1 전원 레일에 유지하도록 구성된 풀업 스위치를 포함하며,

   상기 풀다운 소자는 수신된 입력 신호에 응답하여 가변 전류를 상기 제2 전원 레일로 흘려보내도록 구성된 트랜스컨덕티브 풀다운 소자를 포함하는,

   증폭기 시스템.
3. 제1항에 있어서,

   상기 풀업 소자는 수신된 입력 신호에 응답하여 가변 전류를 상기 제1 전원 레일로부터 끌어오도록 구성된 트랜스컨덕티브 풀업 소자를 포함하며,

   상기 풀다운 소자는 전류를 상기 제2 전원 레일로 흘려보내고 그 출력을 상기 제2 전원 레일에 유지하도록 구성된 풀다운 스위치를 포함하는,

   증폭기 시스템.
4. 유도성의 부하(inductive load)를 구동하는, 부하 전압 및 부하 전류 양자에 응답하는 브리지 연결 부하(BTL) 증폭기 시스템에 있어서,

   입력 신호를 수신하고 증폭된 출력 신호를 발생하도록 구성되며, 각각 출력단을 포함하며, 각각의 상기 출력단이, 복수의 이용 가능한 전원 레일 중의 하나로부터 전류를 끌어오고 그 출력을 그 레일에 유지하도록 구성된 풀업 스위치, 및 입력 신호에 응답하여 가변 전류를 상기 복수의 이용 가능한 전원 레일 중의 하나에 흘려보내도록 구성된 트랜스컨덕티브 풀다운 소자를 포함하며, 스위치된 풀업 모드(switched pull-up mode)와 가변의 풀다운 모드(variable pull-down mode) 사이에서 교번하여 각각 전체 파 출력 신호(full wave output signal)의 절반을 증폭하도록 구성된 제1 증폭기 및 제2 증폭기; 및

   상기 부하에서의 출력 전류 및 타겟 출력 전압의 표시를 수신하고, 수신된 출력 전류 정보를 이용하여 상기 제1 증폭기 및 상기 제2 증폭기의 전류 구동 방향을 선택하며, 수신된 출력 전압 정보를 이용하여 상기 복수의 이용 가능한 전원 레일로부터 각각의 상기 제1 증폭기 및 상기 제2 증폭기를 위한 전원 레일을 선택하도록 구성된 디지털 논리 회로

   를 포함하는 증폭기 시스템.
5. 제1항 내지 제4항 중 어느 한 항에 있어서,

   상기 제1 증폭기 및 상기 제2 증폭기는 유도성의 부하를 구동하도록 구성되는, 증폭기 시스템.
6. 제1항 내지 제4항 중 어느 한 항에 있어서,

   상기 디지털 논리 회로는, 상기 부하 내의 출력 전류의 표시를 수신하도록 구성되며, 상기 출력 전류는 부하에서의 타겟 출력 전압과 위상이 어긋나는, 증폭기 시스템.
7. 유도성의 부하를 구동하는 방법에 있어서,

   제1 증폭기 및 제2 증폭기에서 입력 신호를 수신하는 단계;

   부하 내의 출력 전류의 표시를 수신하는 단계;

   수신된 출력 전류 정보를 이용하여 상기 제1 증폭기와 상기 제2 증폭기 사이의 구동 전류 방향을 선택하는 단계; 및

   선택된 전류 구동 방향과 상기 제1 증폭기 및 상기 제2 증폭기를 이용하여, 증폭된 출력 신호를 발생하는 단계

   를 포함하며,

   상기 제1 증폭기 및 상기 제2 증폭기는 풀업 모드와 풀다운 모드 사이에서 교번하여 각각 전체 파 출력 신호(full wave output signal)의 절반을 증폭하도록 구성되는,

   구동 방법.
8. 제7항에 있어서,

   상기 증폭된 출력 신호를 발생하는 단계는, 유도성의 부하를 구동하기 위한 증폭된 출력 신호를 발생하는 단계를 포함하는, 구동 방법.
9. 제7항에 있어서,

   상기 부하 내의 출력 전류의 표시를 수신하는 단계는, 상기 부하에서의 출력 전압과 위상이 어긋나는 출력 전류의 표시를 수신하는 단계를 포함하는, 구동 방법.
10. 제7항에 있어서,

    풀업 소자를 이용하여 제1 전원 레일로부터 상기 제1 증폭기 및 상기 제2 증폭기의 각각에 대한 전류를 끌어오고, 상기 제1 증폭기 및 상기 제2 증폭기의 각각에 대한 전류를 풀다운 소자를 이용하여 제2 전원 레일로 흘려보내는 단계를 더 포함하는, 구동 방법.
11. 제10항에 있어서,

    상기 제1 증폭기 및 상기 제2 증폭기에 대한 전류를 끌어오고 흘려보내는 상기 단계는, n-형 풀업 소자를 이용하여 전류를 끌어오고 n-형 풀다운 소자를 이용하여 전류를 흘려보내는 단계를 포함하는, 구동 방법.
12. 제10항에 있어서,

    상기 제1 증폭기 및 상기 제2 증폭기에 대한 전류를 끌어오는 것은, 전류를 상기 제1 전원 레일로부터 끌어오고 그 출력을 상기 제1 전원 레일에 유지하도룩 구성된 풀업 스위치를 이용하는 단계를 포함하며,

    상기 제1 증폭기 및 상기 제2 증폭기에 대한 전류를 흘려보내는 것은, 수신된 입력 신호에 응답하여 가변 전류를 상기 제2 전원 레일로 흘려보내도록 구성된 트랜스컨덕티브 풀다운 소자를 이용하는 단계를 포함하는,

    구동 방법.
13. 제10항에 있어서,

    상기 제1 증폭기 및 상기 제2 증폭기에 대한 전류를 끌어오는 것은, 수신된 입력 신호에 응답하여 가변 전류를 상기 제1 전원 레일로부터 끌어오도록 구성된 트랜스컨덕티브 풀업 소자를 이용하는 단계를 포함하며,

    상기 제1 증폭기 및 상기 제2 증폭기에 대한 전류를 흘려보내는 것은, 전류를 상기 제2 전원 레일에 흘려보내고 그 출력을 상기 제2 전원 레일에 유지하도록 구성된 풀다운 스위치를 이용하는 단계를 포함하는,

    구동 방법.
14. 제7항에 있어서,

    상기 제1 증폭기 및 상기 제2 증폭기의 각각에 대한 전류를 풀업 소자를 이용하여 복수의 이용 가능한 전원 레일 중의 하나로부터 끌어오고, 상기 제1 증폭기 및 상기 제2 증폭기의 각각에 대한 전류를 풀다운 소자를 이용하여 상기 복수의 이용 가능한 전원 레일 중의 하나로부터 흘려보내는 단계를 더 포함하는, 구동 방법.
15. 제14항에 있어서,

    부하 내의 타겟 출력 전압의 표시를 수신하는 단계; 및

    상기 제1 증폭기 및 상기 제2 증폭기의 각각에 대한 전원 레일을, 수신된 타겟 출력 전압 정보를 이용하여, 상기 복수의 이용 가능한 전원 레일 중의 하나로부터 선택하는 단계

    를 더 포함하는, 구동 방법.

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