JPH11284450A - 電力増幅回路 - Google Patents

電力増幅回路

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JPH11284450A
JPH11284450A JP10087075A JP8707598A JPH11284450A JP H11284450 A JPH11284450 A JP H11284450A JP 10087075 A JP10087075 A JP 10087075A JP 8707598 A JP8707598 A JP 8707598A JP H11284450 A JPH11284450 A JP H11284450A
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btl
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博巳 日下部
Hiroyuki Tsurumi
博幸 鶴見
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    • H03ELECTRONIC CIRCUITRY
    • H03FAMPLIFIERS
    • H03F3/00Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/20Power amplifiers, e.g. Class B amplifiers, Class C amplifiers
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03FAMPLIFIERS
    • H03F3/00Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/181Low frequency amplifiers, e.g. audio preamplifiers
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03FAMPLIFIERS
    • H03F1/00Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/02Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation
    • H03F1/0205Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation in transistor amplifiers
    • H03F1/0277Selecting one or more amplifiers from a plurality of amplifiers

Abstract

(57)【要約】 【課題】複数チャンネルのオーディオ信号を高い効率で
増幅し、高効率で発熱の少ないパワーアンプ用ICを提
供する。 【解決手段】Vccライン1およびGNDライン2からな
る電源レールと、電源レール間の電源電圧を2分割した
電位が供給される中間電源ライン3と、第1のBTLア
ンプ11と、第2のBTLアンプ12と、小信号入力時
には第1のBTLアンプの出力ブリッジ回路を中間電源
ラインと接地ラインとの間に接続し、第2のBTLアン
プの出力段トランジスタを電源ラインと中間電源ライン
との間に接続し、大信号入力時には各BTLアンプの出
力ブリッジ回路を電源レール間に接続する切換回路SW
1〜SW4と、各BTLアンプの瞬時差動利得を略一定
に維持する回路DNF1、DNF2とを具備する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、オーディオ信号用
の電力増幅回路(パワーアンプ)を内蔵した半導体集積
回路に係り、特に複数チャンネルのオーディオ信号を高
い効率で増幅する高効率パワーアンプ(High Efficienc
y Power Amplifier )に関するもので、例えばカーステ
レオ装置に搭載されるモノリシックパワーアンプIC
(集積回路)への応用に好適な電力増幅回路に関する。
【0002】
【従来の技術】車載用のラジオやカセットプレーヤなど
のオーディオ装置に搭載されるパワーアンプは、通常、
B級で動作、もしくはAB級ブリッジの回路形式で動作
するものが多い。
【0003】正弦波信号に対するB級アンプの効率(出
力電力/電源からの入力電力)は、一般によく知られて
いるように、出力が零の時の0%から、最大出力時の7
8.5%(=π/4)まで変化するが、通常の楽音信号
では、効率のかなり低い領域で使用される頻度が高い。
B級アンプの効率が例えば20%である場合、音声出力
の約5倍(100%÷20%)が消費電力としてアンプ
から熱放散されることを意味する。
【0004】車載用のオーディオ装置に搭載されるパワ
ーアンプICは、限られた空間に設置されることが多
く、大きい放熱フィン等の放熱デバイスの設置が難しい
ほかに、高熱によるオーディオ装置の半導体デバイスの
損傷や短寿命化などが問題になる。
【0005】近年のように車載オーディオ装置の大パワ
ー化、多チャンネル化、マルチメディア化が進んでくる
と、高効率で発熱の少ないパワーアンプシステムが一層
望まれるようになってきている。
【0006】オーディオ装置用のパワーアンプICとし
て、同一出力パワーで低発熱(低消費電力)とするため
に、従来から種々の試みがなされてきた。即ち、高周波
スイッチのPWM(パルス幅変調)方式によるD級、複
数電源を信号レベルに応じて切り換えるG級[B. Murar
i, F. Bertotti, G.A. Vignola, "Smart Power ICs :Te
chnologies and Applications ", New York: Springer,
1955(文献1)、pp.416〜419 参照]、信号レベルが
大きい時に電源電位を一時的にリフトアップするH級
[Philips Semiconductor, 40W Car Radio High Power
Amplifier TDA1560Q DATA SHEET,1996, May 14. (文献
2)]、更には、信号レベルに応じてブリッジとシング
ルを切り換えるSB級[(文献1)pp.419〜423 ]など
の方式が考えられ、商品化されてきている。
【0007】しかし、D級は約95%にも及ぶ高効率が
得られる一方で、高周波スイッチングのキャリアを除去
するための大きなLCローパスフィルタが必要となるほ
か、不要輻射を防止するための大きく重いシールドケー
スが必要となるなど、一般車載用としては致命的な欠点
がある。
【0008】G級は、楽音で通常のB級もしくはAB級
アンプの2倍程度の効率向上が得られるが、複数の電源
レールが必要となり、実質的に単一電源レールである車
載用には向かない。
【0009】H級は、G級と同様に2倍程度の効率向上
が可能であるが、電源電位をリフトアップする為の追加
パワーアンプと、複数の大容量コンデンサが必要となる
欠点がある。
【0010】SB級は、単一電源レールでG級と同等の
効率アップが得られるメリットがあるが、双方向の高速
パワースイッチや、切換えタイミングを合わせるための
遅延回路などが新たに必要となるほか、逆相信号に対し
ては効率改善効果が見られない欠点がある。また、回路
構成上2チャンネル毎のペアに限られ、3チャンネルや
それ以上の奇数チャンネル構成による効率改善効果を望
むことは不可能である。
【0011】
【発明が解決しようとする課題】本発明は上記の事情に
鑑みてなされたもので、複数チャンネルのオーディオ信
号を高い効率で増幅でき、高効率で発熱の少ないパワー
アンプシステムを実現する上で好適なオーディオ信号用
の電力増幅回路を提供することを目的とする。
【0012】
【課題を解決するための手段】本発明の電力増幅回路
は、電源電位が与えられる電源ラインおよび接地電位が
与えられる電源ラインからなる一対の電源レールと、前
記電源レール間の電源電圧を複数(N)に分割し、電源
電位側から接地電位側の順に段階的に低くなる第1乃至
第(N−1)の分圧電位を出力するための電源分圧回路
と、前記第1乃至第(N−1)の分圧電位が対応して供
給される(N−1)本の中間電源ラインと、前記電源分
圧回路による電圧分割数(N)と同数設けられ、それぞ
れ対応して第1チャネル乃至第Nチャネルの信号が入力
し、それぞれ出力ブリッジ回路を有する第1乃至第Nの
BTLアンプと、前記第1乃至第NのBTLアンプの各
出力バイアス電位として、それぞれ対応して前記電源電
位乃至第(N−1)の分圧電位より低く、かつ、第1の
分圧電位乃至接地電位より高い中間電圧を設定するバイ
アス設定回路と、前記各BTLアンプに対応して設けら
れ、各BTLアンプの無信号入力時には、前記第1乃至
第NのBTLアンプの各出力ブリッジ回路を対応して前
記電源電位乃至第(N−1)の分圧電位と前記第1の分
圧電位乃至接地電位との間に接続し、前記各BTLアン
プの出力電圧のレベルの増大に応じて対応する各出力段
トランジスタの動作電源電圧が段階的に順次大きくなる
ように各出力ブリッジ回路の接続先の電圧を実質的に切
り換えて前記電源レール間における出力ブリッジ回路の
縦積み段数を段階的に順次大きくする切換回路と、前記
各BTLアンプの差動出力信号波形を対応する入力信号
波形と比例させ、各BTLアンプの瞬時差動利得を略一
定に維持するための回路とを具備することを特徴とす
る。
【0013】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。
【0014】図1は、本発明の高効率パワーアンプに係
る2段縦積みアンプの基本構成を示す回路図である。
【0015】図1に示す2段縦積みアンプは、それぞれ
出力段トランジスタがブリッジ接続された出力ブリッジ
回路を有するBTL(ブリッジ接続負荷;Bridge Tied
Loadまたは平衡トランスレス;Balanced Transless)型
の2つのアンプを具備する。
【0016】この場合、上記2つのBTLアンプは、相
関が比較的高いオーディオ信号、たとえばカーステレオ
の左チャンネルの信号と右チャンネルの信号が入力され
るものであり、本例では、第1のBTLアンプ11にB
チャンネル(ch.B)を割り当て、第2のBTLアン
プ12にAチャンネル(ch.A)を割り当てている。
【0017】そして、上記2つのBTLアンプは、各出
力ブリッジ回路が電源レール間にスタック(縦積み)接
続される、あるいは、各出力ブリッジ回路が電源レール
間にそれぞれ独立に接続されるように切換え接続され
る。
【0018】即ち、図1において、1は電源電位Vccが
与えられる電源ライン(Vccライン)、2は接地電位G
NDが与えられる電源ライン(接地ライン、GNDライ
ン)であり、これらは電源レールを形成している。
【0019】3は中間電源ライン、4は電源分圧回路で
あり、電源分圧回路4により前記電源レール間の電源電
圧を2分割(例では均等に分割)して生成した分圧電位
が中間電源ライン3に与えられる。
【0020】そして、電源分圧回路4による電圧分割数
と同数のBTLアンプ(図面中、下側の第1のBTLア
ンプ11と上側の第2のBTLアンプ12)が設けられ
る。
【0021】切換回路SW1〜SW4は、前記各BTL
アンプの各出力ブリッジ回路に対応して設けられてお
り、対応するBTLアンプの出力電圧のレベルの増大に
応じて各出力ブリッジ回路の動作電源電圧が段階的に大
きくなるように、各出力ブリッジ回路の接続先の電源ラ
インを実質的に切り換えるように構成されている。
【0022】この場合、対応するBTLアンプの出力電
圧のレベルが中間電源ライン3を基準にした閾値を越え
た時に、対応するBTLアンプの出力ブリッジ回路の下
側(低電位側)の出力段トランジスタまたは上側(高電
位側)の出力段トランジスタを前記閾値を越えた側の1
段隣りの電位を持つ電源ラインに切り換え接続するよう
に切り換える。この切り換えは、信号の瞬時レベルに応
じて、リアルタイムに行われる。
【0023】本例の切換回路SW1〜SW4は、各BT
Lアンプの無信号時および小信号時には、第2のBTL
アンプ12の出力ブリッジ回路をVccライン1と中間電
源ライン3との間に接続し、第1のBTLアンプ11の
出力ブリッジ回路を中間電源ライン3とGNDライン2
との間に接続する。この場合、中間電源ライン3は、2
つのBTLアンプに共通に使用されている。
【0024】これに対して、各BTLアンプの大信号時
には、第2のBTLアンプ12および第1のBTLアン
プ11の各出力ブリッジ回路をそれぞれ電源レール間に
接続するように切り換える。
【0025】なお、前記電源分圧回路4は、電源レール
間に2個の抵抗素子Ra 、Rb が直列に接続された抵抗
分圧回路と、この抵抗分圧回路の分圧ノードからバイア
スが与えられ、出力段にプッシュプル型のエミッタフォ
ロア回路を有するバッファ回路Bufとからなる。上記
エミッタフォロア回路は、電源レール間に接続されてお
り、その出力ノードに中間電源ライン3が接続されてい
る。
【0026】さらに、前記第1のBTLアンプ11の一
対の出力ノードのDCバイアス電位として、GNDライ
ン2の電位より高く、かつ、中間電源ライン3の電位
(Vcc/2)より低い第2の中間電圧(例えばVcc/2
とGNDとの間のほぼ中点であるVcc/4)を設定し、
前記第2のBTLアンプ12の一対の出力ノードのDC
(直流)バイアス電位として、中間電源ライン3の電位
(Vcc/2)より高く、かつ、Vccライン1の電位より
低い第1の中間電圧(例えばVcc/2とVccとの間のほ
ぼ中点である3Vcc/4)を設定するためのバイアス設
定回路(図示せず)が設けられている。
【0027】また、前記各BTLアンプの差動出力信号
波形を対応する入力信号波形と比例させ、各BTLアン
プの瞬時差動利得を略一定に維持するための回路(図示
せず)が設けられている。
【0028】以上の構成はパワーアンプ用ICに内蔵さ
れており、第2のBTLアンプ12の一対の出力ノード
N1 、N2 に接続されている一対の外部端子(図示せ
ず)間にスピーカ(SP-1)の駆動コイルが負荷回路R
L-1として外付け接続され、第1のBTLアンプ11の
一対の出力ノードN3 、N4 に接続されている一対の外
部端子(図示せず)間にスピーカ(SP-2)の駆動コイ
ルが負荷回路RL-2として外付け接続される。
【0029】図2は、図1の2段縦積みアンプの小信号
時(小信号モード)、大信号時(大信号モード)におけ
る各BTLアンプの出力信号の電流経路を示している。
【0030】図2において、列方向を小信号時と大信号
時に分け、行方向を3つの入力信号条件に分け、6通り
の組み合わせについて電流経路を示している。
【0031】3つの入力信号条件は、チャンネルAの信
号とチャンネルBの信号とが同一振幅で同位相(A=
B)、Aの信号とBの信号とが同一振幅で逆位相(A=
−B)、Aの信号のみ(A only )である。なお、図2
中、動作に寄与しないカットオフ状態のパワートランジ
スタは図示していない。
【0032】図3(a)、(b)、(c)は、図1の2
段縦積みアンプの小信号時における動作波形の一例を示
しており、図3(a)は第2のBTLアンプの一対の出
力ノードの理論的な電圧波形、図3(b)は第1のBT
Lアンプの一対の出力ノードの理論的な電圧波形、図3
(c)は実際のスピーカの駆動コイルに印加される差動
出力電圧波形である。
【0033】図4(a)、(b)、(c)は、図1の2
段縦積みアンプの大信号時における動作波形の一例を示
しており、図4(a)は第2のBTLアンプの一対の出
力ノードの理論的な電圧波形、図4(b)は第1のBT
Lアンプの一対の出力ノードの理論的な電圧波形、図4
(c)は実際のスピーカの駆動コイルに印加される差動
出力電圧波形である。
【0034】次に、図1の2段縦積みアンプの動作の概
要について図2〜図4を参照しながら説明する。
【0035】図1の2段縦積みアンプにおいて、第1の
BTLアンプ11の一対の出力ノードN3 、N4 に印加
されるDCバイアス電位はVcc/4、第2のBTLアン
プ12の一対の出力ノードN1 、N2 に印加されるDC
バイアス電位は3Vcc/4である。
【0036】各BTLアンプは、無信号入力時および小
信号入力時には実質的に動作電源電圧がVcc/2のBT
Lアンプとして動作する。この際、チャンネルAの信号
とチャンネルBの信号が同相である時にはBTLアンプ
の出力信号電流の経路は図2中の上段左欄に示すように
なり、チャンネルAの信号とチャンネルBの信号が逆相
である時には、BTLアンプの出力信号電流の経路は図
2中の中段左欄に示すようになり、チャンネルAが小信
号・チャンネルBが無信号である時にはBTLアンプの
出力信号電流の経路は図2中の下段左欄に示すようにな
る。
【0037】上記したように各BTLアンプが実質的に
動作電源電圧がVcc/2のBTLアンプとして動作する
際、各BTLアンプの動作電流の差ΔIは、電源分圧回
路4のバッファ回路Bufで吸収される。
【0038】これに対して、各BTLアンプは、大信号
時には動作電源電圧がVccのBTLアンプとして動作す
る。この際、チャンネルAの信号とチャンネルBの信号
が大信号で同相である時にはBTLアンプの出力信号電
流の経路は図2中の上段右欄に示すようになり、チャン
ネルAの信号とチャンネルBの信号が逆相である時には
BTLアンプの出力信号電流の経路は図2中の中段右欄
に示すようになり、チャンネルAが大信号・チャンネル
Bが無信号である時にはBTLアンプの出力信号電流の
経路は図2中の下段右欄に示すようになる。
【0039】図1の2段縦積みアンプによれば、最適信
号レベル、位相(小信号モードでのノンクリップ最大振
幅時、かつ全てのBTLアンプが同相もしくは逆相・同
レベル出力)において、理論電力効率は従来のB級アン
プの2倍に改善され、理論消費電力(発熱)は最良値
で、従来のB級アンプの約1/5.7へ大幅に低減され
ることが、後述する計算から明らかになる。
【0040】<第1実施例>(2段縦積みアンプ) 図5乃至図7は、図1の2段縦積みアンプの具体的な回
路例を示しており、図1中の電源分圧回路4、第2のB
TLアンプ12、第1のBTLアンプ11を対応して図
5、図6、図7に示している。
【0041】図5乃至図7において、電源分圧回路4
は、電源レール間に接続された4個の抵抗素子R18、R
19、R35、R36と、この4個の抵抗素子の3個の分圧ノ
ードが対応してバイアスとして供給される3個のバッフ
ァアンプBuf1、Buf2、Buf3とからなり、3
個の分圧電位Vcc/4、Vcc/2、3Vcc/4を生成す
る。
【0042】そして、分圧電位Vcc/4を第1のBTL
アンプ11のDC出力バイアスとして供給し、分圧電位
Vcc/2を中間電源ライン3に供給し、分圧電位3Vcc
/4を第2のBTLアンプ12のDC出力バイアスとし
て供給する。従って、上記電源分圧回路4は、バイアス
設定回路を兼用している。
【0043】なお、前記バッファアンプBuf1の出力
部のエミッタフォロアはNPNトランジスタQ31および
PNPトランジスタQ32からなり、バッファアンプBu
f2の出力部のエミッタフォロアはNPNトランジスタ
Q33およびPNPトランジスタQ34からなり、バッファ
アンプBuf3の出力部のエミッタフォロアはNPNト
ランジスタQ35およびPNPトランジスタQ36からな
る。
【0044】また、各バッファアンプBuf1、Buf
2、Buf3の出力ノードを必要に応じて外部端子に接
続し、この外部端子に低周波信号をバイパス(側路)す
るためのコンデンサを外付け接続すれば、動作の安定化
を図ることが可能になる。
【0045】特に、分圧電位Vcc/2を供給するための
中間電源ライン3を外部端子Ref に接続し、この外部端
子Ref に大容量のバイパス用コンデンサC5 を外付け接
続した場合は、電源効率がさらに向上するので好まし
い。この理由は、瞬時的な誤差電流ΔIを上記コンデン
サC5 が吸収して充電、放電することにより、バッファ
アンプBuf2に消費される無駄な電流が減るからであ
る。
【0046】第2のBTLアンプ12において、IN-1
は入力信号Aが入力する入力端子、Gm1は入力信号A
が非反転入力ノード(+)に入力し、反転入力ノード
(−)にバイアス電圧VB1が入力するgmアンプであ
り、上記一対の入力ノード(+)、(−)間に抵抗素子
R1 が接続されている。
【0047】Gm2は前記gmアンプGm1の出力側に
接続されたgmアンプ、Gm3およびGm4は前記gm
アンプGm2の出力側にそれぞれ接続されているgmア
ンプである。
【0048】PNPトランジスタQ1 、Q2 は前記gm
アンプGm3の出力側でダーリントン接続されている出
力駆動制御用のPNPトランジスタ、C1 は前記トラン
ジスタQ2 のコレクタと前記トランジスタQ1 のベース
との間に接続されている負帰還用のコンデンサである。
【0049】NPNトランジスタQ7 およびPNPトラ
ンジスタQ8 は前記トランジスタQ2 により駆動制御さ
れる相補極性の出力段駆動用のトランジスタである。
【0050】Q3 およびQ4 は前記出力段駆動用トラン
ジスタQ7 、Q8 の各ベース間に直列に接続された温度
特性補償用のダイオード(ダイオード接続されたトラン
ジスタ)、I1 は前記ダイオードQ3 、Q4 に直列に接
続された電流源である。
【0051】また、PNPトランジスタQ30、Q27は前
記gmアンプGm4の出力側でダーリントン接続されて
いる出力駆動制御用トランジスタであり、C2 は前記ト
ランジスタQ27のコレクタと前記トランジスタQ30のベ
ースとの間に接続されている負帰還用のコンデンサであ
る。
【0052】NPNトランジスタQ23およびPNPトラ
ンジスタQ22は前記トランジスタQ27により駆動制御さ
れる相補極性の出力段駆動用トランジスタである。Q28
およびQ29は前記出力段駆動用トランジスタQ23、Q22
の各ベース間に直列に接続された温度特性補償用のダイ
オード、I2 は前記ダイオードQ28、Q29に直列に接続
された電流源である。
【0053】PNPトランジスタQ14、Q11、Q17、Q
20およびNPNトランジスタQ15、Q16は、出力ブリッ
ジ回路を形成する出力段パワートランジスタであって、
BTLアンプの小信号入力時と大信号入力時とで異なる
出力ブリッジ回路を形成するように接続されている。
【0054】即ち、Vccライン1とVcc/2の中間電源
ライン3との間にパワートランジスタQ14、Q11が直列
に接続されており、電源レール間にパワートランジスタ
Q14、Q15が直列に接続されている。
【0055】また、Vccライン1とVcc/2の中間電源
ライン3との間にはパワートランジスタQ17、Q20が直
列に接続され、電源レール間にパワートランジスタQ1
7、Q16が直列に接続されている。
【0056】上記Q14とQ11、Q15との接続ノード(第
1の出力ノードN1 )およびQ17とQ20、Q16との接続
ノード(第2の出力ノードN2 )、つまり、出力ブリッ
ジ回路の一対の出力ノードには対応して一対の外部端子
T1 、T2 が接続されている。
【0057】前記パワートランジスタQ11、Q15はBT
Lアンプの小信号入力時と大信号入力時とに対応して選
択的に動作可能状態に制御されるとともに信号入力に応
じた駆動信号が与えられるものであり、これらのトラン
ジスタQ11、Q15に共通に接続されているトランジスタ
Q14は常に動作可能状態に制御されるとともに信号入力
に応じた駆動信号が与えられる。
【0058】また、パワートランジスタQ20、Q16はB
TLアンプの小信号入力時と大信号入力時とに対応して
選択的に動作可能状態に制御されるとともに駆動信号が
与えられるものであり、これらのトランジスタQ20、Q
16に共通に接続されているトランジスタQ17は常に動作
可能状態に制御されるとともに信号入力に応じた駆動信
号が与えられる。
【0059】換言すれば、上記したように小信号入力時
と大信号入力時とに対応してパワートランジスタ対(Q
11、Q20)、(Q15、Q16)を選択的に動作可能状態に
制御することによって、小信号入力時にはQ14、Q11、
Q17、Q20が対応して第1辺〜第4辺を形成する出力ブ
リッジ回路を選択的に使用し、大信号入力時にはQ14、
Q15、Q17、Q16が対応して第1辺〜第4辺を形成する
出力ブリッジ回路を選択的に使用することになる。
【0060】一方、R10、R12、R15、R14は、出力ブ
リッジ回路の一対の出力ノードに前記3Vcc/4のDC
バイアス電位を供給するための抵抗素子である。
【0061】ここで、R10、R12は3Vcc/4のDCバ
イアス電位と出力ブリッジ回路の一対の出力ノードのう
ちの第1の出力ノードN1 との間に直列に接続されてい
る。
【0062】また、R15、R14は前記3Vcc/4のDC
バイアス電位と出力ブリッジ回路の一対の出力ノードの
うちの第2の出力ノードN2 との間に直列に接続されて
いる。
【0063】なお、前記R10、R12の直列接続ノードは
前記出力段駆動用トランジスタQ7、Q8 の直列接続ノ
ードに接続され、前記R15、R14の直列接続ノードは前
記出力段駆動用トランジスタQ23、Q22の直列接続ノー
ドに接続されており、換言すれば、出力ブリッジ回路の
一対の出力ノードの電位は、出力段駆動用トランジスタ
Q7 、Q8 およびQ23、Q22に負帰還接続されている。
【0064】また、R9 、R8 、R16、R17は、BTL
アンプ12の差動出力信号を前記gmアンプGm3およ
びGm4の基準入力ノードに負帰還させるための負帰還
用の抵抗素子である。
【0065】ここで、抵抗素子R9 、R8 は出力ブリッ
ジ回路の第1の出力ノードN1 と3Vcc/4のDCバイ
アス電位との間に直列に接続されており、このR9 、R
8 の直列接続ノードがgmアンプGm3の反転入力ノー
ド(−)に接続されている。また、抵抗素子R16、R17
は出力ブリッジ回路の第2の出力ノードN2 と3Vcc/
4のDCバイアス電位との間に直列に接続されており、
このR16、R17の直列接続ノードがgmアンプGm4の
反転入力ノード(−)に接続されている。
【0066】さらに、第2のBTLアンプ12の差動出
力信号波形を入力端子IN-1の入力信号波形と比例さ
せ、第2のBTLアンプ12の瞬時差動利得を略一定に
維持するための回路として、本例では抵抗素子R2 〜R
5 からなる第1の差動負帰還回路DNF1が設けられて
いる。
【0067】ここで、抵抗素子R2 、R4 は出力ブリッ
ジ回路の一対の出力ノードとgmアンプGm2の一対の
入力ノードとの間に接続されており、抵抗素子R3 、R
5 は上記gmアンプGm2の一対の入力ノードと3Vcc
/4のDCバイアス電位の間に接続されている。
【0068】ところで、前記したように小信号時と大信
号時とに対応してトランジスタQ11、Q15を選択的にオ
ン状態に制御するために切換回路SW1が設けられてい
る。
【0069】この切換回路SW1として、BTLアンプ
の出力電圧(出力振幅)を当該BTLアンプの出力段ト
ランジスタに接続されている中間電源ライン3の電圧と
比較し、比較結果に応じてトランジスタQ11、Q15の一
方を動作可能状態に制御するとともに信号入力に応じた
駆動信号を供給し、他方をカットオフ状態に設定するよ
うにバイアスを与える差動回路が用いられている。
【0070】即ち、この差動回路は、差動スイッチ用の
PNPトランジスタQ6 、Q10、ダイオードQ9 および
それにカレントミラー接続された出力駆動制御用のNP
NトランジスタQ5 、ダイオードQ12、Q13、抵抗素子
R11からなる。上記差動スイッチ用のトランジスタQ6
、Q10のエミッタ共通接続ノードは出力駆動制御用ト
ランジスタQ8 のコレクタに接続されている。
【0071】上記差動スイッチ用のトランジスタQ6 の
ベースは出力段駆動用のトランジスタQ11のコレクタ
(Vcc/2の中間電源ライン3)に接続されており、前
記トランジスタQ10のベースはレベルシフト用のダイオ
ードQ12を順方向に介して出力ブリッジ回路の第1の出
力ノードN1 に接続されている。
【0072】そして、上記トランジスタQ6 のコレクタ
は、前記ダイオードQ9 を順方向に介してGNDライン
に接続されている。また、前記トランジスタQ5 は、ベ
ースがダイオードQ9 のアノード(コレクタ・ベース接
続ノード)に接続され、エミッタがGNDラインに接続
されている(つまり、ダイオードQ9 に対してカレント
ミラー接続されている)。そして、上記トランジスタQ
5 のコレクタは小信号駆動用のパワートランジスタQ11
のベースに接続されている。
【0073】また、前記差動スイッチ用のトランジスタ
Q10は、コレクタが大信号駆動用のパワートランジスタ
Q15のベースに接続されており、ベースが抵抗素子R11
を介してGNDラインに接続されるとともに、ダイオー
ドQ13を逆方向に介して出力ブリッジ回路の第1の出力
ノードに接続されている。
【0074】一方、前記したように小信号時と大信号時
とに対応してトランジスタQ20、Q16を選択的にオン状
態に制御するために切換回路SW2が設けられており、
この切換回路SW2も切換回路SW1に準じて構成され
た差動回路が用いられている。
【0075】この切換回路SW2の差動回路は、差動ス
イッチ用のPNPトランジスタQ24、Q21、ダイオード
Q25およびそれにカレントミラー接続された出力駆動制
御用のNPNトランジスタQ26、ダイオードQ18、Q1
9、抵抗素子R13からなり、差動スイッチ用のトランジ
スタQ24、Q21のエミッタ共通接続ノードは前記出力駆
動制御用トランジスタQ22のコレクタに接続されてい
る。
【0076】上記構成の各切換回路SW1、SW2は、
BTLアンプの出力電圧のレベルがVcc/2の中間電源
ラインを基準にした規定の閾値を越えた時に、前記閾値
を越えた側の1段隣りの電位を持つ1本の電源ライン
(本例ではGNDライン2)に出力ブリッジ回路の下側
の出力段トランジスタを実質的に接続するとともに、出
力段トランジスタの駆動電流を切り換える役割を持って
いる。
【0077】一方、第1のBTLアンプ11は、入力信
号Bが入力する入力端子IN-2、gmアンプGm5〜G
m8、ダーリントン接続された出力駆動制御用のNPN
トランジスタQ36、Q38、Q62、Q56、負帰還用のコン
デンサC3 、C4 、出力段駆動用のPNPトランジスタ
Q42およびNPNトランジスタQ43、PNPトランジス
タQ55およびNPNトランジスタQ54、温度特性補償用
のダイオードQ40、Q41、Q58、Q59、電流源I3 、I
4 、出力段のPNPトランジスタQ48、Q47、Q49、Q
50およびNPNトランジスタQ46、Q51、出力DCバイ
アス供給用の抵抗素子R29、R30、R32、R31、負帰還
用の抵抗素子R28、R27、R33、R34、第2の差動負帰
還回路DNF2(抵抗素子R21〜R24)、切換回路SW
3、SW4などからなり、一対の出力ノードN3 、N4
に対応して一対の外部端子T3 、T4 が接続されてい
る。
【0078】初段のgmアンプGm5の一対の入力ノー
ド(+)、(−)には、対応して入力信号Bおよびバイ
アス電圧VB2が与えられ、上記一対の入力ノード
(+)、(−)間には抵抗素子R20が接続されている。
【0079】第1のBTLアンプ11の構成は、前記し
た第2のBTLアンプ12の構成と基本的には同様であ
るが、切換回路SW3、SW4などの構成が異なる。こ
の理由は、現状のプロセスの制限により、ベースエミッ
タ間の逆耐圧が大きいV−PNPトランジスタ(Q35、
Q39)、(Q57、Q60)を差動スイッチに使用している
からである。
【0080】即ち、切換回路SW3は、差動スイッチ用
のPNPトランジスタQ35、Q39、出力段駆動用のNP
NトランジスタQ44、ダイオードQ37、Q45からなり、
上記差動スイッチ用のトランジスタQ39、Q35のエミッ
タ共通接続ノードとVccライン1との間には前記電流源
I3 が接続されている。
【0081】そして、上記差動スイッチ用のトランジス
タQ39は、ベースがレベルシフト用のダイオードQ45を
順方向に介して出力ブリッジ回路の第1の出力ノードN
3 に接続され、コレクタが前記出力段駆動用トランジス
タQ43のベースに接続されている。そして、上記出力段
駆動用トランジスタQ43のコレクタが小信号駆動用のパ
ワートランジスタQ47のベースに接続されている。
【0082】また、前記差動スイッチ用のトランジスタ
Q35は、ベースが小信号駆動用のパワートランジスタQ
47のエミッタ(Vcc/2の中間電源ライン3)に接続さ
れ、コレクタがダイオードQ37を順方向に介して前記温
度特性補償用のダイオードQ40、Q41の直列接続ノード
に接続され、また、出力段駆動用トランジスタQ44のベ
ースに接続されている。この出力段駆動用トランジスタ
Q44は、エミッタが前記出力段駆動用トランジスタQ4
2、Q43の直列接続ノードに接続されており、コレクタ
が大信号駆動用のパワートランジスタQ48のベースに接
続されている。
【0083】一方、前記したように小信号時と大信号時
とに対応してパワートランジスタQ49、Q50を選択的に
オン状態に制御するための切換回路SW4は、前記切換
回路SW3に準じて、差動スイッチ用のPNPトランジ
スタQ57、Q60、出力段駆動用のNPNトランジスタQ
53、ダイオードQ61、Q52により構成されており、上記
差動スイッチ用のトランジスタQ57、Q60のエミッタ共
通接続ノードとVccライン1との間には前記電流源I4
が接続されている。
【0084】上記各切換回路SW3、SW4は、BTL
アンプの出力電圧のレベルがVcc/2の分圧電位が与え
られる中間電源ライン3を基準にした規定の閾値を越え
た時に、前記閾値を越えた側の1段隣りの電位を持つ1
本の電源ライン(本例ではVccライン1)に出力ブリッ
ジ回路の上側の出力段トランジスタを実質的に接続する
とともに、出力段トランジスタの駆動電流を切り換える
役割を持っている。
【0085】換言すれば、図5の2段縦積みアンプにお
ける4個の切換回路SW1〜SW4は、各BTLアンプ
の出力電圧のレベルの増大に応じて各出力ブリッジ回路
の動作電源電圧が段階的に大きくなるように、出力ブリ
ッジ回路の接続先の電源ラインを実質的に切り換えて電
源レール間におけるBTLアンプの出力ブリッジ回路の
縦積み段数を段階的に大きくするように制御するととも
に、出力段トランジスタの駆動電流を切り換える役割を
持っている。
【0086】次に、図5の2段縦積みアンプの動作原理
について図2〜図4を参照しながら詳述する。
【0087】まず、第2のBTLアンプの動作について
説明する。
【0088】入力端子IN-1の入力信号Aは、gmアン
プGm1で増幅され、さらにgmアンプGm2により増
幅されて差動信号としてgmアンプGm3およびgmア
ンプGm4に入力する。
【0089】gmアンプGm3の出力信号は、ダーリン
トン接続されたトランジスタQ1 、Q2 を経て出力段駆
動用トランジスタQ7 、Q8 に入力する。上記出力段駆
動用トランジスタQ7 は出力段パワートランジスタQ14
を駆動し、出力段駆動用トランジスタQ8 は出力段パワ
ートランジスタQ11またはQ15を駆動する。
【0090】gmアンプGm4の出力信号は、ダーリン
トン接続されたトランジスタQ30、Q27を経て出力段駆
動用トランジスタQ23、Q22に入力する。上記出力段駆
動用トランジスタQ23は出力段パワートランジスタQ17
を駆動し、出力段駆動用トランジスタQ22は出力段パワ
ートランジスタQ20またはQ16を駆動する。
【0091】これにより、出力ブリッジ回路の左辺側と
右辺側は極性が反転している信号により対称的に駆動さ
れ、BTLアンプの動作が行われる。
【0092】この際、前記出力段パワートランジスタQ
11、Q15を切り換え使用するための差動回路(スイッチ
回路SW1)において、差動スイッチをなすトランジス
タQ6 、Q10は、出力ブリッジ回路の第1の出力ノード
N1 の電圧がVcc/2より高い時は、Q6 がオン、Q10
がオフとなり、小信号用のパワートランジスタQ11に駆
動電流を供給する。
【0093】そして、第1の出力ノードN1 の電圧が降
下してVcc/2に近付くと、Q6 がオフ、Q10がオンと
なり、駆動電流の供給先を小信号用のパワートランジス
タQ11から大信号用のパワートランジスタQ15に切り換
える。この場合、レベルシフタ用のダイオードQ13は、
小信号用のパワートランジスタQ11が飽和する前に差動
スイッチを切り換える役割を有する。
【0094】上記と同様に、前記出力段パワートランジ
スタQ20、Q16を切り換え使用するための差動回路(ス
イッチ回路SW2)において、差動スイッチをなすトラ
ンジスタQ24、Q21は、出力ブリッジ回路の第2の出力
ノードN2 の電圧がVcc/2より高い時は、Q24がオ
ン、Q21がオフとなり、小信号用のパワートランジスタ
Q20に駆動電流を供給する。
【0095】そして、第2の出力ノードN2 の電圧が降
下してVcc/2に近付くと、Q24がオフ、Q21がオンと
なり、駆動電流の供給先を小信号用のパワートランジス
タQ20から大信号用のパワートランジスタQ16に切り換
える。この場合、レベルシフタ用のダイオードQ19は、
小信号用のパワートランジスタQ20が飽和する前に差動
スイッチを切り換える役割を有する。
【0096】次に、第1のBTLアンプ11の動作につ
いて説明する。
【0097】入力端子IN-2の入力信号Bは、gmアン
プGm5で増幅され、さらにgmアンプGm6により増
幅されて差動信号としてgmアンプGm7およびgmア
ンプGm8に入力する。
【0098】gmアンプGm7の出力信号は、ダーリン
トン接続されたトランジスタQ36、Q38を経て出力段駆
動用トランジスタQ42、Q43に入力する。上記出力段駆
動用トランジスタQ42は出力段パワートランジスタQ46
を駆動し、出力段駆動用トランジスタQ43は出力段パワ
ートランジスタQ47を駆動する。そして、出力段駆動用
トランジスタQ44は出力段パワートランジスタQ48を駆
動する。
【0099】gmアンプGm8の出力信号は、ダーリン
トン接続されたトランジスタQ62、Q56を経て出力段駆
動用トランジスタQ55、Q54に入力する。上記出力段駆
動用トランジスタQ55は出力段パワートランジスタQ51
を駆動し、出力段駆動用トランジスタQ54は出力段パワ
ートランジスタQ50を駆動する。そして、出力段駆動用
トランジスタQ53は出力段パワートランジスタQ49を駆
動する。
【0100】これにより、出力ブリッジ回路の左辺側と
右辺側は極性が反転している信号により対称的に駆動さ
れ、BTLアンプの動作が行われる。
【0101】第1のBTLアンプの動作は、基本的には
第2のBTLアンプの動作と同様であるる。即ち、前記
出力段パワートランジスタQ47、Q48を切り換え使用す
るための差動回路(スイッチ回路SW3)において、差
動スイッチをなすトランジスタQ39、Q35は、出力ブリ
ッジ回路の第1の出力ノードN3 の電圧がVcc/2より
低い時は、Q39がオン、Q35がオフとなり、小信号用の
パワートランジスタQ47に駆動電流を供給する。
【0102】そして、第1の出力ノードN3 の電圧が上
昇してVcc/2に近付くと、Q39がオフ、Q35がオンと
なり、駆動電流の供給先を小信号用のパワートランジス
タQ47から大信号用のパワートランジスタQ48に切り換
える。
【0103】上記と同様に、前記出力段パワートランジ
スタQ50、Q49を切り換え使用するための差動回路(ス
イッチ回路SW4)において、差動スイッチをなすトラ
ンジスタQ57、Q60は、出力ブリッジ回路の第2の出力
ノードN4 の電圧がVcc/2より低い時は、Q57がオ
ン、Q60がオフとなり、小信号用のパワートランジスタ
Q50に駆動電流を供給する。
【0104】そして、第2の出力ノードN4 の電圧が上
昇してVcc/2に近付くと、Q57がオフ、Q60がオンと
なり、駆動電流の供給先を小信号用のパワートランジス
タQ50から大信号用のパワートランジスタQ49に切り換
える。
【0105】上記したような動作原理により、出力信号
のピークがVcc/2未満の時は、図2中に示すような
「小信号モード」の動作が行われ、第2のBTLアンプ
12の一対の出力ノードN1 、N2 の信号、第1のBT
Lアンプ11の一対の出力ノードN3 、N4 の信号、実
際のスピーカに印加される差動出力信号はそれぞれ対応
して図3(a)、(b)、(c)に示すような波形にな
る。
【0106】この時、各チャンネルの信号の関係がA=
B、もしくはA=−Bの場合には、図2中に示す矢印の
向きに電源VccからAチャンネル、Bチャンネルに対応
するパワートランジスタを電流が流れ、上下に隣接する
各アンプの動作電流差(差電流)ΔIは生じない。
【0107】なお、図2中には、信号の半サイクルの電
流経路を示しており、逆相になる次の半サイクルでは、
図示していない反対側の出力段トランジスタに電流が流
れ、このような動作が交互に繰り返されてスピーカに出
力電流が供給される。
【0108】これに対して、出力信号のピークがVcc/
2以上の時は、図2中に示すような「大信号モード」の
動作が行われ、第2のBTLアンプ12の一対の出力ノ
ードN1 、N2 の信号、第1のBTLアンプ11の一対
の出力ノードN3 、N4 の信号、実際のスピーカに印加
される差動出力信号はそれぞれ対応して図4(a)、
(b)、(c)に示すような波形になる。
【0109】つまり、出力信号の振幅ピークがVcc/2
を越えようとすると、Aチャンネル側の第2のBTLア
ンプ12の出力ブリッジ回路の下側トランジスタが小信
号駆動用のパワートランジスタQ11またはQ20から大信
号駆動用のパワートランジスタQ15またはQ16に切り換
わり、Bチャンネル側の第1のBTLアンプ11の出力
ブリッジ回路の上側トランジスタが小信号駆動用のパワ
ートランジスタQ47またはQ50から大信号駆動用のパワ
ートランジスタQ48またはQ49に切り換わり、それぞれ
実質的に電源電位がVccのBTLアンプとして動作する
ことになる。
【0110】この場合、Bチャンネル側の第1のBTL
アンプ11の出力ノードの中心バイアス電位はVcc/
4、Aチャンネル側の第2のBTLアンプ12の出力ノ
ードの中心バイアス電位は3Vcc/4に設定されてい
る。
【0111】これは、従来のBTLアンプの出力ノード
の中心バイアス電位であるVcc/2からオフセットして
おり、図4(a)、(b)に示した波形のように、出力
クリップがアンバランスになるが、BTL出力で見る
と、図4(c)に示したように歪のない波形になる。
【0112】なお、出力信号の振幅ピークがVcc/2を
越える部分は、BTL出力信号の一方の信号の波形がク
リップするので、他方の信号の振幅を2倍にしてBTL
出力信号波形が歪まないようにする必要がある。
【0113】この対策としては、各BTLアンプに対応
して差動負帰還回路DNF1、DNF2を接続し、負荷
両端から入力アンプへ差動負帰還を施すことにより比較
的簡単に実現できる。これによって、最終的に出力波形
の上端と下端が双方共にクリップするまでは、負荷両端
の信号波形は歪のない波形となる。
【0114】次に、図1、図5の構成の2段縦積みアン
プの効果について説明する。
【0115】「小信号モード」では、Aチャンネル側で
捨てた電流がBチャンネル側で再度利用されることにな
るので、効率が2倍になる。
【0116】そして、「大信号モード」では、出力波形
の小信号相当部分が効率2倍となり、Vcc/2を越える
部分は効率が1倍となるので、信号レベルにより1〜2
倍の効率向上になる。
【0117】ここで、効率が2倍ということは、同一出
力時のパワーアンプの消費電力(つまり、発熱が)半分
ではなく、半分以下になることに留意されたい。
【0118】また、図5の2段縦積みアンプにおいて
は、切換回路SW1〜SW4の差動スイッチとして、出
力電圧をVcc/2と直接に比較するようにシンプルな構
成の差動アンプを使用しているので、差動スイッチの切
り換え速度が高速であり、出力信号の変化に対するスイ
ッチングの遅れは実用上無視できる。このことは、従来
のSB級アンプにおけるようにスイッチングのタイミン
グ合わせ用に設けていた遅延回路を省略できることを意
味する。
【0119】図9は、従来のB級アンプ、本発明に係る
図1、図5および後述する図8のパワーアンプにおい
て、Vcc=14V、スピーカの負荷抵抗RL-1、RL-2
がそれぞれ4Ωの場合について、後述する理論解析に基
づいてパワーアンプの消費電力を計算し、グラフ化した
ものである。ここで、横軸は1チャンネル当たりの出力
(W)、縦軸は2チャンネル分の消費電力である。
【0120】図9中、同一出力の条件で比較して全出力
範囲で消費電力(発熱)が最も多いのがB級アンプであ
る。本発明のパワーアンプの場合は、最も好条件の時
(同相もしくは逆相、同振幅で出力振幅がVcc/2の
時)は、B級アンプに比べてアンプの理論効率は2倍、
理論消費電力(発熱)は約1/5.7となっていること
に注目されたい。
【0121】本発明のパワーアンプにおいて、効率改善
の見られない最悪のケース、つまり、図2中の最下段に
示した小信号時の動作電流が全て差電流ΔIとなる場合
は、両チャンネルの一方のチャンネル(本例ではAチャ
ンネル)のみの出力があり、他方のチャンネルの出力が
零の場合であるが、この時はB級アンプと同等の効率に
なる。
【0122】しかし、このような最悪のケースは、実際
のステレオ音源では滅多にないケースである。そして、
この時は、一方のチャンネル(本例ではBチャンネル)
のアンプが電力を消費しないモードになっているので、
アンプシステム全体の発熱は従来のB級アンプの半分で
あり、熱問題にダメージを与えることにはならない。
【0123】また、通常のステレオ音源では左右両チャ
ンネル信号の相関が高い以外に、振幅のピークに対して
平均的な出力はかなり小さいので、実用的にも従来のB
級アンプの2倍近い効率の向上が見込まれ、発熱の大幅
な低減が可能である。
【0124】上記したような左右のチャンネルの場合と
同様のことが、4チャンネルステレオの前後のチャンネ
ルについてもいえる。
【0125】また、前段のプリアンプ段やパワートラン
ジスタの駆動段などは、電源レールに対して回路的に2
段縦積みが困難な場合があるが、これらの動作電流はパ
ワートランジスタの動作電流に比べて非常に少ないの
で、効率に対する影響は小さい。
【0126】本願発明者は、上記した本発明の高効率パ
ワーアンプの方式をKB級(KeyedB-class )アンプと
称することにした。
【0127】図8は、本発明の高効率パワーアンプに係
るN段縦積みKB級アンプの基本構成を示すブロック図
である。
【0128】この高効率パワーアンプは、N(≧2の任
意の整数)組のBTLアンプを電源レールに対してスタ
ック(縦積み)したものであり、図1に示したBTLア
ンプの2段縦積みがN段縦積みに拡張されたものであ
る。
【0129】即ち、図8において、1はVccライン、2
はGNDラインであり、これらは電源レールを形成して
いる。
【0130】電源分圧回路60は、電源レール間の電源
電圧を複数(N)に分割(本例では均等に分割)し、接
地電位側から電源電位の順に段階的に高くなる第1乃至
第(N−1)の分圧電位を出力するためのものである。
【0131】31〜3(N−1)は前記第1乃至第(N
−1)の電源分圧電位が対応して供給される(N−1)
本の中間電源ラインである。
【0132】第1のBTLアンプ111乃至第NのBT
Lアンプ11Nは、前記電源分圧回路60による電圧分
割数(N)と同数設けられ、図中下側の第1のアンプ1
11から図中上側の第Nのアンプ11Nの順にそれぞれ
対応して第1チャネル乃至第Nチャネルの信号が入力す
る。
【0133】また、前記第1のBTLアンプ111乃至
第NのBTLアンプ11Nの各出力バイアス電位とし
て、それぞれ対応して第1の分圧電位乃至電源電位より
低く、かつ、接地電位乃至第(N−1)の分圧電位より
高い中間電圧を設定するためのバイアス設定回路(図示
せず)が設けられている。
【0134】切換回路SWは、前記各BTLアンプの出
力ブリッジ回路に対応して設けられており、前記各BT
Lアンプの出力電圧のレベルの増大に応じて対応する各
出力ブリッジ回路の動作電源電圧が段階的に順次大きく
なるように各出力ブリッジ回路の接続先の電源ラインを
実質的に切り換えるように制御される。
【0135】換言すれば、各BTLアンプの出力電圧の
レベルの増大に応じて電源レール間におけるBTLアン
プの出力ブリッジ回路の縦積み段数を段階的に順次大き
くするように切り換え制御されるように構成されてい
る。
【0136】この場合、切換回路SWは、各BTLアン
プの無信号入力時には第1のBTLアンプ111乃至第
NのBTLアンプ11Nの各出力ブリッジ回路をを対応
して前記第1の分圧電位と接地電位との間の中間電位〜
電源電位と第(N−1)の分圧電位との間の中間電位に
接続する。
【0137】そして、対応するBTLアンプの出力電圧
のレベルが対応する中間電源ラインを基準にした規定の
閾値を越えた時に、閾値を越えた側の1段隣りの電位を
持つ1本の中間電源ラインあるいは電源レール用の電源
ラインにBTLアンプの出力ブリッジ回路を接続する。
【0138】さらに、各BTLアンプの差動出力信号波
形を対応する入力信号波形と比例させ、各BTLアンプ
の瞬時差動利得を略一定に維持するための回路(例えば
差動負帰還回路)(図示せず)が設けられている。
【0139】前記電源分圧回路60は、電源レール間に
N個の抵抗素子Ra 〜Rn が直列に接続された抵抗分圧
回路と、上記抵抗分圧回路の(N−1)個の分圧ノード
から対応してバイアスが与えられ、出力段にプッシュプ
ル型のエミッタフォロア回路を有する(N−1)個のバ
ッファ回路Buf1〜Bufnとからなる。そして、こ
の(N−1)個のバッファ回路Buf1〜Bufnの各
出力ノードに対応して(N−1)本の中間電源ラインが
接続されている。
【0140】この場合、バッファ回路Buf1〜Buf
nの各エミッタフォロア回路は、それぞれ電源レール間
に接続されてもよいが、本例では、それぞれ対応して接
続されている中間電源ラインの電位より1段上下の一対
の電源ライン(実質的な電源レール)間に接続されてい
る。これにより、エミッタフォロア回路に流れる電流を
再利用して効率を向上させることが可能になっている。
【0141】そのほか、バイパスコンデンサ、パワース
イッチなどは前記2段縦積みアンプの例に準じて接続さ
れている。
【0142】次に、図8のN段縦積みのKB級アンプの
動作の概要を説明する。
【0143】このN段縦積みアンプは、任意のN組のB
TLアンプが電源レールの間に縦積みされており、N組
のBTLアンプに対応して第1〜第Nチャンネルのオー
ディオ信号が入力する。
【0144】このように縦積みされたNチャンネルのB
TLアンプのそれぞれは、小信号時には実質的に電源電
位がVcc/NのBTLアンプとして動作し、大信号時に
は電源電位がn・Vcc/N(nは2≦n≦Nの範囲の整
数)のBTLアンプとして動作する。
【0145】即ち、小信号時は各BTLアンプに印加さ
れる実質的な電源電位がVcc/Nであり、中〜大信号時
は、信号の増加に伴って各BTLアンプに印加される実
質的な電源電位がVcc/Nステップで順次増大する。
【0146】例えば最も下側の第1チャンネルにおい
て、小信号時は出力段パワートランジスタの上側のトラ
ンジスタはVcc/Nの中間電源ライン31に接続されて
いる。出力信号の瞬時電位がVcc/Nを越えると、その
上位の2・Vcc/Nの中間電源ラインに切換え接続され
る。出力信号の振幅が増加するにつれて、出力段の上側
のパワートランジスタは順に3Vcc/Nの中間電源ライ
ン、4Vcc/Nの中間電源ライン、・・・、(N−1)
Vcc/Nの電位の中間電源ライン3(N−1)に接続さ
れ、最終的にはVccライン1に接続される。
【0147】最下段以外および最上段以外のBTLアン
プには、出力段パワートランジスタの上側、下側の双方
に切換回路が設けられており、出力電圧に応じて電源ラ
インの切り換え接続が行われる。
【0148】また、上下に隣接する2個のBTLアンプ
の動作電流の差ΔIは、当該2個のBTLアンプに共通
の中間電源ラインに接続されている電源分圧回路60の
バッファ回路Buf1〜Bufnで吸収される。
【0149】図8のN段縦積みのKB級アンプは、最適
な信号レベル、位相(最小信号モードでのノンクリップ
最大振幅時、かつ全アンプが同相もしくは逆相・同レベ
ル出力時)において、後述する理論解析によれば、理論
電力効率はB級アンプのN倍に改善され、理論消費電力
(発熱)はB級アンプの(4- π) /(4N-π) へ大幅に低
減される。
【0150】因みに、N=4の場合の4段積み構成で
は、最適な信号レベル、位相(最小信号モードでのノン
クリップ最大振幅時、かつ全アンプが同相もしくは逆相
・同レベル出力)の時、理論電力効率は4倍に改善さ
れ、理論消費電力(発熱)は約1/15に低減される。
【0151】なお、パワー段の駆動電力やプリアンプ部
など周辺の固定的な消費電力が存在する実際のケースで
も、図1、図5に示した2段縦積みアンプの構成によ
り、実用的な楽音信号におけるアンプの発熱量を半減す
ることは十分に可能である。
【0152】次に、上記N段縦積みのKB級アンプの効
果について説明する。
【0153】通常のB級アンプでは、N個の負荷に流れ
る電流は全て並列に電源レールから供給される。
【0154】これに対して、N段縦積みKB級アンプ
は、最も効率が改善される最適条件(全チャンネルが最
小電源モードで、同相もしくは逆相の同一レベルのノン
クリップ最大出力時、つまりBTL出力振幅がVcc/
N)の時、Vccからの電流が最上段のBTLアンプ出力
の負荷から最下段のBTLアンプ出力の負荷までのN個
の負荷に直列に流れ、スピーカを駆動する。
【0155】この結果、N段縦積みのKB級アンプは、
前記最適条件において、通常のB級アンプと比べて、効
率はN倍、消費電力(発熱)は( 4−π) /( 4N−
π) になる。因みに、N=4の場合は、前記最適条件
で、効率は4倍、消費電力は約1/15になる。この効
率の最適条件は、消費電力が最も低減する最適条件であ
る。
【0156】これらを直感的に理解するために、従来の
B級アンプ、本発明のKB級アンプ(N=2段および4
段)、Vcc=14V、RL =4Ωの例について計算した
結果を図9に示した。図9中、横軸は1チャンネル当た
りの出力電力、縦軸は2チャンネル分の消費電力であ
る。全出力範囲にわたって、消費電力を大幅に低減でき
ることが分かる。
【0157】なお、従来のSB級アンプには本質的にN
段縦積み構成の概念はなく、KB級アンプの2段縦積み
構成に相当する効率改善にとどまるほか、中点の大容量
コンデンサを利用しない場合では、逆相信号に対する効
率向上の効果はない。
【0158】換言すれば、本発明のKB級アンプの大き
な利点の1つは、任意の縦積み段数で大幅な消費電力の
低減化を可能とした点である。
【0159】また、上記の説明では電源レールの電圧を
均等にN分割して各電源ラインの基準電圧としている
が、縦積みされているBTLアンプの平均出力電力が異
なる場合は、平均出力の大きいBTLアンプに電圧配分
を多くして、平均出力の小さいBTLアンプに電圧配分
を小さくすると、効率が更に改善される。
【0160】また、上記各説明例ではトランジスタはバ
イポーラタイプを使用しているが、MOSタイプを使用
して上記実施例に準じて構成できることはいうまでもな
い。次に、本発明のKB級アンプを従来例の各種のアン
プと比較して効果を述べる。(1)比較的高効率のSB
級アンプと比べてKB級アンプが優れている点は、(1)
任意のN段構成が可能であり、理論効率をN倍にでき
る。
【0161】(2) パワースイッチは単方向でよく、構成
がシンプルである。
【0162】(3) 2チャンネル構成で比べると、パワー
スイッチの数が少なく素子数が少なくて済む。
【0163】(4) 同相信号だけでなく、逆相信号に対し
ても効率改善効果がある。
【0164】(5) 出力信号と切換えタイミング信号の整
合がよく、遅延回路が不要である。
【0165】(6) 電源分割の非線型化により平均出力の
異なるアンプの混在が効率的に構成できる。
【0166】(7) 奇数チャンネル、例えば3チャンネル
の構成が可能である。
【0167】(2)D級アンプと比べてKB級アンプが
優れている点は、(1) 高周波スイッチングを行わないの
で不要放射が殆んどない。
【0168】(2) 高周波のリークを防止する大容量の出
力ローパスフィルタが不要である。
【0169】(3) 不要放射を低減するためのシールドケ
ースが不要である。
【0170】(4) 回路がシンプルで素子数が少なく、か
つ平易である。
【0171】(5) 回路は低速でよく、安価なプロセスを
採用できる。
【0172】(3)G級アンプと比べてKB級アンプが
優れている点は、(1) 電源本体は単電源でよい。
【0173】(2) 任意のN段構成が可能であり、理論効
率をN倍にできる。
【0174】(3) パワースイッチの数が少なく、シンプ
ルである。
【0175】(4)H級アンプと比べてKB級アンプが
優れている点は、(1) リフトアップ用のパワーアンプ、
大容量コンデンサが不要である。
【0176】(2) 任意のN段構成が可能であり、理論効
率をN倍にできる。
【0177】(3) 回路がシンプルで素子数が少なく、か
つ平易である。
【0178】[理論解析] (1)従来のB級アンプ。
【0179】以下、平均を求めるのに、半周期(πラジ
アン)を考える。
【0180】正弦波の平均入力電力は、
【数1】
【0181】但し、Vccは電源レール電圧、Im は出力
電流振幅、Vm は出力電圧振幅、ωは角周波数、tは時
間、RL は負荷抵抗である。
【0182】正弦波の出力電力は、
【数2】
【0183】効率ηは、
【数3】
【0184】である。
【0185】よく知られているように、出力瞬時電位が
電源電位に達した時、即ち、Vm =Vccの時に効率が最
大になり、最大効率は次式で示される。
【0186】
【数4】
【0187】消費電力は、
【数5】
【0188】である。ここで、消費電力が最大となる条
件を求めてみる。
【0189】
【数6】
【0190】即ち、出力振幅が電源レール電圧の64%
程度の時に消費電力が最大になり、最大消費電力は次式
で示される。
【0191】
【数7】
【0192】さらに、消費電力が最大となる時の最大出
力に対する出力電力の比は、
【数8】
【0193】つまり、最大出力の40%付近で消費電力
(発熱)は最大になる。
【0194】(2)本発明の2段縦積みKB級アンプ。
【0195】まず、小信号モード時の平均入力電力は、
実質的に電源電位がVcc/2のB級BTLと同様である
から、B級の項で計算した結果を援用して簡単に求めら
れる。
【0196】
【数9】
【0197】正弦波出力電力はB級アンプと全く同一で
あるので、次式で示される。
【0198】
【数10】
【0199】従って、小信号モードの効率は、
【数11】
【0200】で示され、この効率は当然にB級の2倍の
効率である。
【0201】次に、大信号モードについて考える。以
下、1/4周期で平均をとる。
【0202】まず、正弦波の平均入力電力は、次式で示
される。
【0203】
【数12】
【0204】上式(12)の第1項は小信号モード時の
入力電力であって実質的な電源電位はVcc/2、上式
(12)の第2項は大信号時の入力電力であって電源電
位はVccである。
【0205】また、式(12)中のθは小信号モードか
ら大信号モードへ切り換わる時の位相角であり、次式で
示される。
【0206】
【数13】
【0207】また、式(12)中のその他の記号は、
(1)従来のB級アンプで示したものを踏襲する。
【0208】次に、正弦波の出力電力はB級と全く同一
であるので、次式で示される。
【0209】
【数14】
【0210】大信号モードの効率ηは、次式で示され
る。
【0211】
【数15】
【0212】上記ηは、Vm がVcc/2とVccの時に極
大値を持ち、Vm がVcc/2の時の極大値およびVm が
Vccの時の極大値は、それぞれ次式で示される。
【0213】
【数16】
【0214】消費電力は、
【数17】
【0215】となるが、式が複雑になるので実際の数値
を入れて計算した結果を図9に示す。
【0216】横軸は1チャンネル当たりの出力(W)、
縦軸は2チャンネル分の消費電力(発熱)である。図9
中、○−○印のカーブは従来のB級アンプ、△−△印の
カーブは本発明の2段縦積みKB級アンプ、×−×印の
カーブは後述する本発明の4段縦積みKB級アンプに対
応する結果である。
【0217】(3)本発明の4段縦積みKB級アンプ。
【0218】簡略化のため、ここでは平均を求めるのに
1/4周期を考える。
【0219】正弦波の平均入力電力を求める。
【0220】3Vcc/4<Vm の時(大信号時)の平均
入力電力は、
【数18】
【0221】で示される。上式(18)中の第1項は実
質的な電源電位がVcc/4の時の入力電力、第2項は電
源電位がVcc/2の時の入力電力、第3項は電源電位が
3Vcc/4の時の入力電力を表している。なお、上式
(18)中のθ1 、θ2 、θ3 は、それぞれ対応して出
力電圧振幅がVcc/4、Vcc/2、3Vcc/4を越える
時の信号位相角である。
【0222】Vcc/2<Vm <3Vcc/4の時(中信号
時)の平均入力電力は、
【数19】
【0223】で示される。
【0224】Vcc/4<Vm <Vcc/2の時(中小信号
時)の平均入力電力は、
【数20】
【0225】で示される。
【0226】0<Vm <Vcc/4の時(小信号時)の平
均入力電力は、
【数21】
【0227】で示される。
【0228】上式(19)〜(21)中、θn (n=1,2,
3,)は小信号モードから次第に大信号モードへ切り換わ
る時の各位相角であり、次式で示される。
【0229】
【数22】
【0230】以下、説明が複雑になるので割愛する。
【0231】次に、N段縦積みKB級アンプの最適条件
における従来のB級アンプからの改善度を比較する。
【0232】最良条件は、各チャンネルが同相もしくは
逆相、同振幅で、かつ出力信号の振幅がN段分割の電源
ラインに達した時、即ち、Vm =Vcc/Nの時である。
【0233】KB級アンプのNチャンネル分の消費電力
は、次式で示される。
【0234】
【数23】
【0235】消費電力が極小になる点は、Vm がVccの
1/N、2/N、…、( N−1) /N、1になるN個の
点である。そのうち1/Nになる点が、B級アンプに比
べて最も消費電力の低減比が大きくなる最適点である。
【0236】Vm =Vcc/Nを前式(23)に代入する
と、次式が得られる。
【0237】
【数24】
【0238】一方、従来のB級アンプのNチャンネル分
の消費電力は、次式で示される。
【0239】
【数25】
【0240】従って、N段縦積みKB級アンプの消費電
力の低減割合は、次式で示される。
【数26】
【0241】上式(26)に数値を代入して計算すると
次表のようになる。
【0242】
【表1】
【0243】この結果から、縦積み段数がかなり多くな
る構成の利用は現状では実際的ではないが、将来のデバ
イス技術や高耐圧応用の進展などによって、本発明の利
点を大きく活用することが可能になるであろう。
【0244】
【発明の効果】上述したように本発明によれば、複数チ
ャンネルのオーディオ信号を高い効率で増幅でき、高効
率で発熱の少ないパワーアンプシステムを実現する上で
好適なオーディオ信号用の電力増幅回路を提供すること
ができる。
【図面の簡単な説明】
【図1】本発明の高効率パワーアンプに係る2段縦積み
アンプの基本構成を示す回路図。
【図2】図1の2段縦積みアンプの小信号入力時、大信
号入力時における各BTLアンプの出力信号の電流経路
を示す回路図。
【図3】図1の2段縦積みアンプの小信号入力時におけ
る動作波形の一例を示す図。
【図4】図1の2段縦積みアンプの大信号入力時におけ
る動作波形の一例を示す図。
【図5】図1の2段縦積みアンプの具体的な回路例を示
す回路図。
【図6】図1の2段縦積みアンプの具体的な回路例を示
す回路図。
【図7】図1の2段縦積みアンプの具体的な回路例を示
す回路図。
【図8】本発明の高効率パワーアンプに係るN段縦積み
アンプの基本構成を示す回路図。
【図9】本発明の高効率パワーアンプの理論消費電力を
従来例のB級アンプと比較して示すグラフ。
【符号の説明】
1、2…電源レール用の電源ライン(1…Vccライン、
2…GNDライン)、 3…中間電源ライン、 4…電源分圧回路、 SW1〜SW4…切換回路、 11…第1のBTLアンプ、 12…第2のBTLアンプ、 RL-1…第1の負荷回路、 RL-2…第2の負荷回路。

Claims (10)

    【特許請求の範囲】
  1. 【請求項1】 電源電位が与えられる電源ラインおよび
    接地電位が与えられる電源ラインからなる一対の電源レ
    ールと、 前記電源レール間の電源電圧を複数(N)に分割し、接
    地電位側から電源電位側の順に段階的に高くなる第1乃
    至第(N−1)の分圧電位を出力するための電源分圧回
    路と、 前記第1乃至第(N−1)の分圧電位が対応して供給さ
    れる(N−1)本の中間電源ラインと、 前記電源分圧回路による電圧分割数(N)と同数設けら
    れ、それぞれ対応して第1チャネル乃至第Nチャネルの
    信号が入力し、それぞれ出力ブリッジ回路を有する第1
    乃至第NのBTLアンプと、 前記第1乃至第NのBTLアンプの各出力バイアス電位
    として、それぞれ対応して前記第1の分圧電位乃至電源
    電位より低く、かつ、接地電位乃至第(N−1)の分圧
    電位より高い中間電圧を設定するバイアス設定回路と、 前記各BTLアンプに対応して設けられ、各BTLアン
    プの無信号入力時には、前記第1乃至第NのBTLアン
    プの各出力ブリッジ回路を対応して前記第1の分圧電位
    乃至電源電位と接地電位乃至第(N−1)の分圧電位と
    の間に接続し、前記各BTLアンプの出力電圧のレベル
    の増大に応じて対応する各出力段トランジスタの動作電
    源電圧が段階的に順次大きくなるように各出力ブリッジ
    回路の接続先の電圧を実質的に切り換えて前記電源レー
    ル間における出力ブリッジ回路の縦積み段数を段階的に
    順次大きくする切換回路と、 前記各BTLアンプの差動出力信号波形を対応する入力
    信号波形と比例させ、各BTLアンプの瞬時差動利得を
    略一定に維持するための回路とを具備することを特徴と
    する電力増幅回路。
  2. 【請求項2】 請求項1記載の電力増幅回路において、 前記切換回路は、対応するBTLアンプの出力電圧のレ
    ベルが当該BTLアンプの出力ブリッジ回路に接続され
    ている中間電源ラインを基準にした規定の閾値を越えた
    時に、閾値を越えた側の1段隣りの電位を持つ中間電源
    ラインあるいは電源レール用の電源ラインに前記BTL
    アンプの出力ブリッジ回路を実質的に接続することを特
    徴とする電力増幅回路。
  3. 【請求項3】 請求項2記載の電力増幅回路において、 前記切換回路は、対応するBTLアンプの出力電圧を当
    該BTLアンプの出力ブリッジ回路に接続されている中
    間電源ラインの電圧と比較し、比較結果に応じて前記出
    力ブリッジ回路の実質的な接続先を選択するように切り
    換える差動回路が用いられていることを特徴とする電力
    増幅回路。
  4. 【請求項4】 請求項1乃至3のいずれか1項に記載の
    電力増幅回路において、 前記第1のBTLアンプに対応する切換回路は、第1の
    BTLアンプの出力ブリッジ回路における高電位側の出
    力段トランジスタの接続先を選択し、 前記第NのBTLアンプに対応する切換回路は、第Nの
    BTLアンプの出力ブリッジ回路における低電位側の出
    力段トランジスタの接続先を選択し、 前記第2乃至第(N−1)のBTLアンプにそれぞれ対
    応する各切換回路は、対応するBTLアンプの出力ブリ
    ッジ回路における低電位側の出力段トランジスタおよび
    高電位側の出力段トランジスタのそれぞれの接続先を選
    択することを特徴とする電力増幅回路。
  5. 【請求項5】 請求項4記載の電力増幅回路において、 前記各BTLアンプの出力ブリッジ回路における低電位
    側の出力段トランジスタあるいは高電位側の出力段トラ
    ンジスタは、前記中間電源ラインあるいは電源レール用
    の電源ラインを含む複数の電源ラインに対応して接続さ
    れた複数個の出力段トランジスタを有し、 前記切換回路は、それぞれ対応するBTLアンプの出力
    電圧を当該BTLアンプの出力段トランジスタに接続さ
    れている中間電源ラインの電圧と比較し、比較結果に応
    じて前記複数個の出力段トランジスタのうちの特定の出
    力段トランジスタを選択して前段回路から入力する駆動
    信号を供給するように切り換える差動回路が用いられて
    いることを特徴とする電力増幅回路。
  6. 【請求項6】 請求項1乃至5のいずれか1項に記載の
    電力増幅回路において、 前記中間電源ラインと接地電位が与えられる電源ライン
    との間に接続された低周波信号側路用のコンデンサをさ
    らに具備することを特徴とする電力増幅回路。
  7. 【請求項7】 請求項1乃至6のいずれか1項に記載の
    電力増幅回路において、前記電源分圧回路は、前記電源
    レール間の電源電位を均等に分割することを特徴とする
    電力増幅回路。
  8. 【請求項8】 請求項1乃至6のいずれか1項に記載の
    電力増幅回路において、 前記電源分圧回路は、前記各BTLアンプの平均出力電
    力に応じて動作電源電圧を配分するように前記電源レー
    ル間の電源電位を非線型に分割することを特徴とする電
    力増幅回路。
  9. 【請求項9】 請求項7または8記載の電力増幅回路に
    おいて、 前記電源分圧回路は、 前記電源レール間に複数個の抵抗素子が直列に接続され
    た抵抗分圧回路と、 前記抵抗分圧回路の(N−1)個の分圧ノードから対応
    してバイアスが与えられ、各出力ノードに対応して前記
    (N−1)本の中間電源ラインが接続されるプッシュプ
    ル型の(N−1)個のエミッタフォロア回路とからな
    り、 各エミッタフォロア回路は、それぞれ対応して接続され
    ている中間電源ラインの電位より1段上下の実質的な電
    源レール間に接続されていることを特徴とする電力増幅
    回路。
  10. 【請求項10】 請求項1乃至9のいずれか1項に記載
    の電力増幅回路において、 前記中間電源ラインが1本、前記BTLアンプが2個で
    あることを特徴とする電力増幅回路。
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