JPH09331240A

JPH09331240A - 半導体集積回路装置

Info

Publication number: JPH09331240A
Application number: JP8152037A
Authority: JP
Inventors: Tamio Ikehashi; 民雄池橋; Kenichi Imamiya; 賢一今宮
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1996-06-13
Filing date: 1996-06-13
Publication date: 1997-12-22

Abstract

(57)【要約】【課題】本発明は、配線遅延削除効果をより高め、か
つ、使用するトランジスタの数を削減した半導体集積回
路装置を提供する事を目的とする。【解決手段】信号が入力される信号入力端子と、前記信
号入力端子に入力端子が接続された第一のシュミット・
トリガ回路と、前記第一のシュミット・トリガ回路の出
力端子に接続された配線と、前記配線の他端に、入力端
子が接続されたインバース・シュミット・トリガ回路
と、前記インバース・シュミット・トリガ回路の出力端
子が、入力端子に接続された第二のシュミットトリガ回
路と、前記第二のシュミット・トリガ回路の他端が接続
され、信号を出力する出力端子とから構成され、かつ、
配線遅延を削除する機能を有するインバース・シュミッ
ト・トリガ回路は従来の回路よりも大幅に素子数が減少
している事を特徴としている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は集積回路装置に関す
るもので、特に配線遅延を削除する為に使用されるもの
である。

【０００２】

【従来の技術】配線遅延削除を目的とした回路はT.Iim
a, M.Mizuno, T.Horiuchi and M.Yamashita, "1995 Sym
posium on VLSI Circut Digest of Technical Paper"
に示されている。以下のその回路を例に取り説明す
る。

【０００３】配線遅延削除を目的とした回路を図７に示
した。図７に示されるように、この回路は、入力端子、
インバータ１、配線２、Ｔｒａｎｓｉｅｎｔｓｅｎｓ
ｉｔｉｖｅａｃｃｅｌｅｒａｔｏｒｃｉｒｃｕｉｔ
３（以下、ＴＳＡ回路と言う）、配線３、シュミット・
トリガ回路４、出力端子が直列に接続されて構成され
る。ここで、配線２及び３は、配線遅延をもたらす長い
配線とする。

【０００４】また、ＴＳＡ３の詳細回路図を図８に示し
た。図８に示されるように、この回路３は、トランジス
タＱ１〜Ｑ２４から構成されている。この回路を用いれ
ば配線遅延を３０％削減する事が出来る。

【０００５】上記の様に、図８に示される回路において
は、ＴＳＡ回路３の存在により、配線遅延をもたらす配
線２の配線遅延を削減する事が出来る。また、出力端子
にシュミット・トリガ回路４を接続する事により、出力
端子より後段に雑音を伝え難くする事が出来る。

【０００６】

【発明が解決しようとする課題】しかしながら、ＴＳＡ
３を配線の中央部に配置しているので、配線２に起因し
た配線遅延は削除する事が出来るが、配線４に起因する
配線遅延を削除する事は出来ない。従って、全体として
の配線遅延の削除の効果は低くなってしまう。

【０００７】また、図８を示したように、ＴＳＡ回路３
は２４個のＭＯＳトランジスタから構成されるので、レ
イアウト上の占有面積の損失が大きい。本発明は以上の
様な問題を鑑みたものであり、配線遅延削除効果をより
高め、かつ、使用するトランジスタの数を削減した半導
体集積回路装置を提供する事を目的とする。

【０００８】

【課題を解決するための手段】本発明は、信号が入力さ
れる信号入力端子と、前記信号入力端子に入力端子が接
続された第一のシュミット・トリガ回路と、前記第一の
シュミット・トリガ回路の出力端子に接続された配線
と、前記配線の他端に、入力端子が接続されたインバー
ス・シュミット・トリガ回路と、前記インバース・シュ
ミット・トリガ回路の出力端子が、入力端子に接続され
た第二のシュミットトリガ回路と、前記第二のシュミッ
ト・トリガ回路の他端が接続され、信号を出力する出力
端子とから構成され、かつ、配線遅延を削除する機能を
有するインバース・シュミット・トリガ回路は従来の回
路よりも大幅に素子数が減少している事を特徴としてい
る。本発明は、以上の様に構成されているので、より配
線遅延効果を高める事が出来、かつ、使用するトランジ
スタの数を削減出来る。

【０００９】

【発明の実施の形態】本発明の実施形態を図を用いて詳
細に説明する。図１は本発明にかかる半導体集積回路の
概念図を示している。図１に示した様に、本発明にかか
る半導体集積回路は、信号入力手段、配線４０、遅延・
雑音削除手段、信号受信手段が順に接続されて成る。

【００１０】ここで、信号入力手段とは、後段の回路
（遅延・雑音削除手段、信号受信手段）に信号を伝達す
る回路の事を意味し、種々の回路が考えられ、端子と考
えても良い。

【００１１】また、信号受信手段とは、その前段の回路
（信号入力手段、遅延・雑音削除手段）から伝達して来
た信号を受ける回路であり、その後さらに信号を他の回
路（図示せず）に伝えてもよい。また、配線４０は配線
遅延の原因となる長い配線である。

【００１２】次に、図１に示した遅延・雑音削除手段の
詳細図を図２に示した。図２に示される様に、遅延・雑
音削除手段は、インバース・シュミット・トリガ回路５
０とシュミット・トリガ回路６０が直列に接続されて構
成される。

【００１３】また、シュミット・トリガ回路６０の等価
回路図及びその特性を図３に示した。図３（１）に示す
ように、シュミット・トリガ回路６０は、トランジスタ
Ｑ１００〜Ｑ１０２とインバータ５０１から構成され
る。

【００１４】また、シュミット・トリガ回路において、
トランジスタＱ１００及びＱ１０１はインバータを構成
し、トランジスタＱ１０２の電流経路は電源電圧ＶＤＤ
と出力間に、ゲート端子はインバータ５０１を介して出
力に接続される。

【００１５】また、図から判るように、シュミット・ト
リガ回路は５個のトランジスタから構成される。ここ
で、インバータ５０２は、最も簡単な２トランジスタ構
成のものを想定した。

【００１６】図３（１）に示されたシュミット・トリガ
回路の伝達特性を図３（２）に示した。図３（２）に示
されるように、シュミット・トリガ回路の伝達特性は、
基本はインバータ動作（反転動作）であるが、二つのし
きい電圧ＶＴＨ５、ＶＴＨ６を有している。すなわち、
シュミット・トリガ回路の伝達特性は、ヒステリシス特
性を有している。

【００１７】次に、シュミット・トリガ回路の基本動作
を説明する。いま入力端子がＶＣＣであると仮定する
（位置Ａ）。その後、入力電圧を０Ｖにまで減少させる
と、入力電圧がしきい値ＶＴＨ５より小さくなると出力
電圧は反転し、位置Ｂに達する。すなわち、経路７１を
通って位置Ｂに到達する。

【００１８】今度は、位置Ｂから入力電圧をＶＣＣまで
上昇させると、入力電圧がしきい値ＶＴＨ６よりも大き
くなると出力信号は再度反転し、再び位置Ａに達する。
すなわち、経路７２を通って再び位置Ａに到達する。

【００１９】上述した様に、シュミット・トリガ回路は
二つのしきい値電圧を有しており、かつ、信号を反転さ
せるためには、通常のインバータよりも大きな信号変化
が必要である。従って、シュミット・トリガ回路は、多
少の雑音信号が入力されても出力信号が反転しないの
で、高いノイズマージンを実現できる。一方、このシュ
ミット・トリガ回路は、通常のインバータよりも入力信
号が大きく変化して初めて出力信号が反転するので、通
常のインバータよりも応答速度が遅い。

【００２０】次に、図４にインバース・シュミット・ト
リガ回路の等価回路及びその伝達特性を示した。図４
（１）に示されるように、インバース・シュミット・ト
リガ回路はトランジスタＱ１０３〜Ｑ１０６及びシュミ
ット・トリガ回路５０２から構成される。

【００２１】図４（１）に示される様に、３個のトラン
ジスタＱ１０３〜Ｑ１０５の電流経路が電源電圧ＶＤＤ
とＧＮＤ間に直列に接続され、トランジスタＱ１０３の
ゲート端子は、シュミット・トリガ回路５０２を介して
入力に、トランジスタＱ１０４及びＱ１０５のゲート端
子は入力にそれぞれ接続される。また、トランジスタＱ
１０６の電流経路は電源電圧ＶＤＤと出力の間に接続さ
れ、ゲート端子は入力に接続される。また、出力はノー
ドＮ１に接続される。

【００２２】このインバース・シュミット・トリガ回路
は９個のトランジスタから構成される。ただし、シュミ
ット・トリガ回路５０２は前述の様に５個のトランジス
タから構成されるものとした。

【００２３】次に、図４（１）に示されるインバース・
シュミット・トリガ回路の伝達特性を図４（２）に示し
た。インバース・シュミット・トリガ回路の伝達特性
は、前述のシュミット・トリガ回路と同様に反転動作を
基本とし、かつ、二つのしきい値（ＶＴＨ１、ＶＴＨ
２）を有している。しかし、前述のシュミット・トリガ
回路と異なる点は、逆ヒステリシス特性を有している事
である。

【００２４】すなわち、入力電圧ＶＤＤ（位置Ｄ）を仮
定する。その後、入力電圧を０Ｖにまで減少させ、入力
電圧がしきい値ＶＴＨ２より小さくなると出力電圧は反
転し、位置Ｅに達する。すなわち、経路７３を通って位
置Ｅに到達する。

【００２５】今度はその逆で、位置Ｅから入力電圧をＶ
ＣＣまで上昇させると、入力電圧がしきい値ＶＴＨ１よ
りも大きくなると出力信号は再度反転し、再び位置Ｄに
達する。すなわち、経路７４を通って再び位置Ｄに到達
する。

【００２６】経路７３を通って位置Ｄから位置Ｅに変化
するとき、比較的高いしきい値ＶＴＨ２で出力信号が反
転してしまうので、インバース・シュミット・トリガ回
路は雑音を拾い易い。

【００２７】しかし、一方で、インバース・シュミット
・トリガ回路は、シュミット・トリガ回路に比べて応答
速度が速いという利点がある。図２に示される回路で
は、遅延の原因となる配線４０の後段に応答速度が速い
インバース・シュミット・トリガ回路５０が接続されて
いるので、配線４０で発生する配線遅延を削減する事が
出来る。

【００２８】また、このインバース・シュミット・トリ
ガ回路５０のすぐ後段にシュミット・トリガ回路６０が
接続されているので、そのすぐ後段の信号受信手段への
雑音の伝達を抑制する事が出来る。

【００２９】また、インバース・シュミット・トリガ回
路５０は、前述の様に９個のトランジスタから構成され
ているので、２４個の素子から構成される従来のＴＳＡ
回路に比べて素子数を半分以下に削減する事が出来る。

【００３０】また、図２に示す様な回路を構成すれば、
配線遅延及び使用素子の削減という当初の目的は達成で
きる。しかし、前述の様に、インバース・シュミット・
トリガ回路５０はノイズマージンが低く、雑音を拾い易
い。

【００３１】そこで、図２に示される信号入力手段に、
インバース・シュミット・トリガ回路５０に雑音を伝え
難くするための雑音遮断機能を付加してもよい。図５
（１）に信号入力手段に雑音遮断機能を付加した詳細回
路図を示した。図５（１）に示されるように、信号入力
手段の末端に、ノイズマージンの高いシュミット・トリ
ガ回路７０を付加した。

【００３２】これにより、雑音を拾い易いインバース・
シュミット・トリガ回路５０に入力される雑音を削減す
る事が出来る。また、シュミット・トリガ回路７０は応
答速度が遅いが、このシュミット・トリガ回路７０は入
力の末端に接続されているので、配線遅延を増長する事
はない。

【００３３】また、信号受信手段に接続されたシュミッ
ト・トリガ回路６０は、インバース・シュミット・トリ
ガ回路５０及びシュミット・トリガ回路７０の電源電圧
並びに配線４０を駆動している電源線に含まれる雑音を
削除する作用も持っている。

【００３４】また、図６（１）に、信号入力手段を単に
入力端子に、信号受信手段を単に出力端子に置き換えて
たものを示した。また、図６（２）に示すように配線４
０及び４１がかなり長いときには、遅延・雑音削除手段
を複数設けても良い。

【００３５】

【発明の効果】本発明にかかる半導体集積回路は、以上
の様に構成されているので、雑音の伝播を抑えつつ配線
遅延を抑制し、かつ、使用するトランジスタの数を削減
する事が可能となる。

【図面の簡単な説明】

【図１】本発明にかかる半導体集積回路の概念回路図。

【図２】本発明にかかる半導体集積回路の第一の詳細回
路図。

【図３】シュミット・トリガ回路の詳細回路図及び伝達
特性。

【図４】インバース・シュミット・トリガ回路の詳細回
路図及び伝達特性。

【図５】本発明にかかる半導体集積回路の第二実施形態
の詳細回路図。

【図６】本発明にかかる半導体集積回路の第三及び四実
施形態の詳細回路図。

【図７】従来の配線遅延を削減する事を目的とした半導
体集積回路図。

【図８】ＴＳＡ回路の詳細回路図。

【符号の説明】

４０配線５０インバース・シュミット・トリガ回路６０、７０シュミット・トリガ回路

Claims

【特許請求の範囲】

【請求項１】信号が入力される信号入力端子と、前記信号入力端子に入力端子が接続された第一のシュミ
ット・トリガ回路と、前記第一のシュミット・トリガ回路の出力端子に接続さ
れた配線と、前記配線の他端に、入力端子が接続されたインバース・
シュミット・トリガ回路と、前記インバース・シュミット・トリガ回路の出力端子
が、入力端子に接続された第二のシュミットトリガ回路
と、前記第二のシュミット・トリガ回路の他端が接続され、
信号を出力する出力端子と、からなる事を特徴とする半導体集積回路装置。
【請求項２】信号が入力される信号入力端子と、信号が出力される信号出力端子と、配線遅延の原因となる配線と、前記信号入力端子と前記配線の一端との間に接続され、
順ヒステリシス特性を有する第一のシュミット・トリガ
回路と、前記第一のシュミット・トリガ回路が有すヒステリシス
特性と逆ヒステリシス特性を有し、前記配線の他端に入
力端子接続されたインバース・シュミット・トリガ回路
と、前記インバース・シュミットトリガ回路の出力端子と前
記信号出力端子との間に接続され、順ヒステリシス特性
を有した第二のシュミット・トリガ回路と、からなる事
を特徴とする半導体集積回路装置。
【請求項３】前記シュミット・トリガ回路は、第一及
び第二のしきい値を持つ事を特徴とする請求項１及び２
記載の半導体集積回路装置。
【請求項４】配線遅延の原因となる配線と、前記配線の一端に接続され、前記配線に信号を伝える為
の信号入力手段と、前記配線の他端が入力端子に接続され、前記配線の配線
遅延を削除すると共に、後段に雑音を伝播する事を抑制
する為の遅延・雑音削除手段と、前記遅延・雑音手段の出力端子に接続され、前記配線を
伝播して来た信号を受信する為の信号受信手段と、から
構成される事を特徴とする半導体集積回路装置。
【請求項５】前記信号入力手段は、雑音を遮断する事
が可能である事を特徴とする請求項４記載の半導体集積
回路装置。
【請求項６】前記遅延・雑音削除手段が、ヒステリシ
ス特性を有したシュミット・トリガ回路と、前記シュミット・トリガ回路の入力端子に接続され、前
記ヒステリシス特性とは逆のヒステリシス特性を有する
インバース・シュミット・トリガ回路と、から構成され
る事を特徴とする請求項４記載の半導体集積回路装置。
【請求項７】前記信号受信手段が、前記遅延・雑音削
除手段を有する事を特徴とする請求項４乃至６記載の半
導体集積回路装置。