JPH06177734A - 高電圧スイッチング回路 - Google Patents

高電圧スイッチング回路

Info

Publication number
JPH06177734A
JPH06177734A JP5191968A JP19196893A JPH06177734A JP H06177734 A JPH06177734 A JP H06177734A JP 5191968 A JP5191968 A JP 5191968A JP 19196893 A JP19196893 A JP 19196893A JP H06177734 A JPH06177734 A JP H06177734A
Authority
JP
Japan
Prior art keywords
transistor
branch
type
gate
diode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP5191968A
Other languages
English (en)
Inventor
Olivier Rouy
ルイ オリビエ
Emilio Yero
イェロ エミリオ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SGS THOMSON MICROELECTRONICS
STMicroelectronics SA
Original Assignee
SGS THOMSON MICROELECTRONICS
SGS Thomson Microelectronics SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SGS THOMSON MICROELECTRONICS, SGS Thomson Microelectronics SA filed Critical SGS THOMSON MICROELECTRONICS
Publication of JPH06177734A publication Critical patent/JPH06177734A/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/10—Modifications for increasing the maximum permissible switched voltage
    • H03K17/102—Modifications for increasing the maximum permissible switched voltage in field-effect transistor switches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356104—Bistable circuits using complementary field-effect transistors
    • H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit

Landscapes

  • Electronic Switches (AREA)
  • Amplifiers (AREA)
  • Read Only Memory (AREA)

Abstract

(57)【要約】 【構成】 高電圧スイッチング回路は２つのブランチを
有する。各ブランチは、Ｐ型負荷トランジスタ、順方向
バイアスダイオード、Ｎ型スイッチングトランジスタを
有し、それらが高電圧と接地の間に直列接続されてい
る。Ｎ型トランジスタのゲートは、一方のブランチで
は、スイッチング信号Ｃにより制御され、もう一方のブ
ランチでは、反転スイッチング信号／Ｃにより制御され
る。第１のブランチのＮ型トランジスタのドレインから
取った出力ＯＵＴと高電圧ＶＰＰとの間に、抵抗Ｒと分
離トランジスタＭ９が直列接続されており、分離トラン
ジスタのゲートが第２のブランチから取った回路の出力
に接続されている。 【効果】 このような構造により、スイッチング回路の
負荷トランジスタ、スイッチングトランジスタおよび分
離トランジスタにかかるストレスが、数段と減少する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、特にプログラム可能な
集積回路に適用される高電圧スイッチ回路に関するもの
である。集積回路では、しばしば、回路の公称論理レベ
ルより高い電圧レベルを利用可能にする必要がなる。例
えば記憶回路では、信号は５ボルトの論理信号である
が、プログラミングのためには12ボルト程度の高電圧Ｖ
ＰＰを利用可能にする必要がある。従って、５ボルトの
論理制御信号で、この信号を12ボルト論理制御信号に変
換し、出力でそれを負荷回路にスイッチする回路が必要
となる。
【０００２】
【従来の技術】そのような回路を図１に示す。標準的な
方法において、回路は、２つのブランチで構成されてい
る。各ブランチは、それぞれＮ型スイッチングトランジ
スタＭ０、Ｍ１を有し、更に、それぞれＰ型制御負荷ト
ランジスタＭ２、Ｍ３を有し、これらが接地と高電圧Ｖ
ＰＰの間に直列接続されている。一方のブランチのＮ型
トランジスタは、そのゲートでスイッチング信号Ｃによ
って制御されており、他方のブランチのＮ型トランジス
タは、そのゲードで反転スイッチング信号／Ｃによって
制御されている。各ブランチのＰ型トランジスタは、他
方のブランチのＰ型トランジスタとＮ型トランジスタと
の間の接続ノードによってゲートが制御されている。
【０００３】このように、ブランチのうちの一方のＰ型
トランジスタとＮ型トランジスタとの間の接続ノードを
出力として取り出すことにより、出力では、ゼロボルト
レベルまたはレベルＶＰＰ、例えば12ボルトが得られ
る。この種の回路は、以下のように機能する。つまり、
スイッチング信号Ｃが５ボルトである時、ゲートの電位
が５ボルトであり且つソースが接地されているＮ型トラ
ンジスタＭ０は、オンである。Ｎ型トランジスタＭ１の
ゲートの電位は、反転スイッチング信号／Ｃにより固定
され、このとき０ボルトに等しく、このトランジスタ
は、オフである。従って、トランジスタＭ０のドレイン
の電位は、０ボルトである。トランジスタＭ０のドレイ
ンによってゲートが制御されソースが高電圧ＶＰＰに接
続されているＰ型トランジスタＭ３は、オンである。ト
ランジスタＭ１がオフであるために、トランジスタＭ３
とＭ１との間の接続ノードＢは、12ボルトに近づく。従
って、ゲートで12ボルト付近の電圧を受けるＰ型トラン
ジスタＭ２は、オフである。かくして、平衡状態が成立
する。トランジスタＭ１およびＭ２がオフであるため
に、トランジスタＭ０のドレインの電位は、０ボルトで
安定し、トランジスタＭ３のドレインの電位は、ＶＰＰ
で安定する。
【０００４】スイッチング信号Ｃが０ボルトに移ると、
役割が反対になる。平衡状態では、トランジスタＭ０と
Ｍ２の間の接続ノードＡが12ボルトとなり、トランジス
タＭ１とトランジスタＭ３の間の接続ノードＢは０ボル
トとなる。このような回路では、ゲート／ドレイン電
圧、ゲート／ソース電圧またはドレイン／ソース電圧の
降下が非常に大きく、高電圧ＶＰＰに等しい。トランジ
スタにストレスがかかり、ゲート酸化物がエージング現
象によって劣化したり、ドレインとソース間のチャンネ
ルに穴が開いたり、ドレイン／基板またはドレイン／ウ
ェル接合の絶縁破壊およびソース／基板またはソース／
ウェル接合の絶縁破壊といった現象につながる。これら
の現象は良く知られている。
【０００５】トランジスタにかかるストレスは、多大な
欠点となっている。標準的な保護システムとして使用さ
れるのは、図２に示すような、Ｐ型負荷トランジスタの
保護的カスケード接続と、Ｎ型スイッチングトランジス
タのもう１つの保護カスケード接続である。各ブランチ
において、Ｐ型保護トランジスタＭ６、Ｍ７およびＮ型
保護トランジスタＭ４、Ｍ５が、スイッチング回路のＰ
型トランジスタＭ２、Ｍ３とＮ型トランジスタＭ０、Ｍ
１の間に直列接続されている。それらのゲートは、回路
の公称電源電圧Ｖｃｃに接続されている。つまり、Ｎ型
保護トランジスタＭ４、Ｍ５は、Ｎ型スイッチングトラ
ンジスタＭ０、Ｍ１を保護するためにカスケード接続さ
れており、Ｐ型保護トランジスタは、Ｐ型負荷トランジ
スタＭ２、Ｍ３を保護するためにカスケード接続されて
いる。これらＰ型負荷トランジスタＭ２、Ｍ３は、それ
ぞれゲートが、他方のブランチのＰ型スイッチングトラ
ンジスタとＰ型保護トランジスタとの間の接続ノードに
よって制御される。出力レベルＯＵＴは、一方のブラン
チのＰ型保護トランジスタとＮ型保護トランジスタの
間、図２の例ではトランジスタＭ５とＭ７の間から取
る。
【０００６】Ｎ型保護トランジスタＭ４、Ｍ５は、ゲー
トがＶｃｃで閾値電圧がＶｔｎ（通常は１ボルト）であ
り、ソースがＶｃｃ−Ｖｔｎレベル以上に上昇するのを
防ぐ。さもなければそれ以上オン状態ではいられない。
従ってＮ型スイッチングトランジスタＭ０、Ｍ１のドレ
インの電位は、Ｖｃｃ−Ｖｔｎ（つまり通常は４ボル
ト）以上に上がることはない。Ｐ型保護トランジスタＭ
６、Ｍ７は、ゲートがＶｃｃであり閾値電圧が絶対値Ｖ
ｔｐ（通常は１ボルト）であり、ソースが〔Ｖｃｃ−Ｖ
ｔｐ〕以下に低下するのを防ぐ。さもなければオン状態
ではいられない。従って、Ｐ型負荷トランジスタＭ２、
Ｍ３のドレインの電位は、〔Ｖｃｃ＋Ｖｔｐ〕、つまり
通常は６ボルト以下に落ちることはない。一方のブラン
チのドレイン電位が他方のブランチのＰ型負荷トランジ
スタのゲートに印加されるために、これらのゲートにつ
いて同様のことが当てはまる。
【０００７】かくして、スイッチング信号Ｃのレベルに
応じて、０ボルトまたはＶＰＰが出力ＯＵＴにスイッチ
される。しかし、各種の負荷およびスイッチング保護ト
ランジスタのゲート／ドレイン、ゲート／ソースまたは
ソース／ドレインにおける電圧の降下は、上記の回路
（図１）における値よりも遙かに小さい。なぜならば、
最初はわずか２個のトランジスタ間で分配されていた電
圧降下が、４個のトランジスタに分配されるからであ
る。このような回路では、一方のブランチの２個のＰ型
トランジスタがＶＰＰのスイッチングに利用され、一方
のブランチの２個のＮ型トランジスタが０ボルトのスイ
ッチングに利用される。
【０００８】ここで、ある一定の時間、電源電圧Ｖｃｃ
が印加されないことがあり得る。そのような条件下で
は、高電圧ＶＰＰが存在すると、カスケード回路の保護
トランジスタの端子で大きな電圧の降下が起こる。事
実、Ｖｃｃ＝０であれば、Ｐ型保護トランジスタのゲー
トは０ボルトとなり、ソースはＶＰＰとなり得る。この
場合、Ｐ型保護トランジスタは導通状態となり、ＶＰＰ
をドレインに伝達する。このとき、Ｎ型保護トランジス
タのドレインがＶＰＰとなり、一方、ゲートは０ボルト
である。従って、Ｐ型およびＮ型保護トランジスタに大
きなストレスがかかる。
【０００９】
【発明が解決しようとする課題】本発明では、別のタイ
プの回路を提案して上記の問題点を解決する。図２に示
した上記の回路では、電圧降下の分配によって、平衡状
態において、ゲート／ドレイン間、ゲート／ソース間ま
たはドレイン／ソース間の電圧降下を、通常レベルの電
圧ＶＰＰおよびＶｃｃについて、６ボルト以下とするこ
とができる。
【００１０】
【課題を解決するための手段】各ブランチのＰ型トラン
ジスタとＮ型トランジスタのドレインにおいて小さなプ
ラスまたマイナスの電圧降下を生じさせることにより、
ゲート／ドレイン間、ゲート／ソース間およびドレイン
／ソース間の電圧降下を減少させる。１ボルトの減少に
より、ストレスを数段と減少させるのに十分な程度電場
が減少する。各ブランチのＰ型トランジスタとＮ型スイ
ッチングトランジスタとの間に順方向バイアスダイオー
ドを直列に配置すれば、これが閾値電圧に等しい電圧降
下を生じる。従って、各ブランチ内に電圧降下が加えら
れる。例えば、１つのブランチのＰ型トランジスタのド
レインには、ダイオードの閾値電圧に等しい電位が存在
することになり、もはや０ボルトではなくなる。Ｎ型ト
ランジスタのドレインには、〔電位ＶＰＰ−ダイオード
の閾値電圧〕が存在することになる。この保護手段は、
０ボルトまたはＶＰＰを同一の出力にスイッチングする
ために使用することはできない。
【００１１】本発明の１つの実施例では、回路の出力Ｏ
ＵＴが、抵抗の一方の端子に印加されており、もう一方
の端子は高電圧に接続されており、０ボルトとＶＰＰレ
ベルを高い精度で出力にスイッチするようになされてい
る。本発明では、更に、抵抗と出力ＯＵＴの間に、スイ
ッチング回路の他方のブランチから取り出される出力に
よってゲートを制御された分離トランジスタを介在させ
ることが提案される。
【００１２】他方のブランチのＰ型トランジスタとダイ
オードとの間から取り出される出力により、分離トラン
ジスタがオン／オフされ、０ボルトまたはＶＰＰが抵抗
の端子に印加される。１つの改良例では、分離トランジ
スタのゲートを制御する出力点とＰ型トランジスタとの
間にダイオードを接続する。つまりゲートを制御する出
力が２個のダイオード間に存在する。第１のダイオード
は０ボルトレベルを閾値電圧分だけ上昇させ、第２のダ
イオードがＶＰＰレベルを閾値閾値電圧分だけ低下させ
る。
【００１３】
【作用】請求の範囲に記載した通り、本発明は、高電圧
ＶＰＰをスイッチングする回路に関するものである。こ
の回路は、２つのブランチを有し、それぞれのブランチ
において、Ｐ型トランジスタとＮ型トランジスタとが高
電圧ＶＰＰと接地との間に直列接続されている。各ブラ
ンチのＰ型トランジスタは、他方のブランチのＰ型トラ
ンジスタとＮ型トランジスタとの間の接続ノードによっ
てゲートが制御されている。１つのブランチのＮ型トラ
ンジスタは、ゲートがスイッチング信号により制御され
ており、他方のブランチのＮ型トランジスタは、ゲート
が反転スイッチング信号により制御されている。
【００１４】本発明では、各ブランチにおいてダイオー
ドがＰ型トランジスタとＮ型トランジスタの間に接続さ
れており、分離トランジスタが、ブランチによって与え
られる回路の出力と抵抗との間に配置されており、この
分離トランジスタは、ゲートが他方のブランチから取り
出される出力により制御される。ダイオードは、この他
方のブランチの第１のダイオードとＰ型トランジスタの
間に配置されるのが好ましい。このようにして、抵抗と
接続された分離トランジスタ自体がストレスより保護さ
れる。本発明のその他の特徴および有利点を、添付した
図を参照しながら、以下詳細に説明する。以下の記載は
本発明を限定するものではない。図１および図２はすで
に説明してある。図１、２、３、４および５に共通の要
素については同一の参照符号を用いるものとする。
【００１５】
【実施例】図３に示すスイッチング回路は、２つのブラ
ンチを有している。各ブランチは、Ｐ型トランジスタＭ
２およびＭ３をそれぞれ有し、それらトランジスタは、
順方向バイアスダイオードＤ０、Ｄ１およびＮ型トラン
ジスタＭ０、Ｍ１とそれぞれ直列接続されている。以上
２つのトランジスタとダイオードは、それぞれのブラン
チにおいて、高電圧ＶＰＰと接地との間に直列接続され
ている。トランジスタＭ２、Ｍ３のソースは、それぞれ
高電圧ＶＰＰに接続されている。トランジスタＭ２、Ｍ
３のドレインは、それぞれダイオードＤ０、Ｄ１のアノ
ードに接続されている。トランジスタＭ０、Ｍ１のドレ
インは、それぞれダイオードＤ０、Ｄ１のカソードに接
続されている。トランジスタＭ０、Ｍ１のソースは、そ
れぞれ接地に接続されている。
【００１６】第１のブランチにおいて、Ｐ型トランジス
タＭ２は、第２のブランチのトランジスタＭ３とダイオ
ードＤ１の間の接続ノードによってゲートを制御されて
いる。Ｎ型トランジスタＭ０は、スイッチング信号Ｃに
よってゲートを制御されている。第２のブランチでは、
Ｐ型トランジスタＭ３が、第１のブランチのトランジス
タＭ２とダイオードＤ０の間の接続ノードによってゲー
トを制御されており、Ｎ型トランジスタＭ１が、反転ス
イッチング信号／Ｃによってゲートを制御されている。
ダイオードＤ０、Ｄ１が順方向バイアスであるために、
端子間に、それらの閾値電圧（ダイオードＤ０ではＶ
０、ダイオードＤ１ではＶ１）にほぼ等しい電圧降下を
生じる。
【００１７】スイッチング電圧Ｃが５ボルトである時、
トランジスタＭ０はオンで、トランジスタＭ１はオフで
ある。平衡状態では、トランジスタＭ０がそのドレイン
の電位を０ボルトにするが、ダイオードＤ０がその端子
間において閾値電圧Ｖ０に等しい電圧降下を与える。ダ
イオードＤ０とトランジスタＭ２との間の接続ノードＡ
の電圧は、従って、この閾値電圧Ｖ０に等しくなる。第
２のブランチでも同様の現象が起きる。つまりダイオー
ドＤ１が、その端子間において閾値電圧Ｖ１に等しい電
圧降下を与える。従って、ダイオードＤ１とトランジス
タＭ３との間の接続ノードＢの電圧は、トランジスタＭ
３がオンであるために、平衡状態では電圧がＶＰＰに等
しくなる。トランジスタＭ１のドレインの電位は、〔電
圧ＶＰＰ−ダイオードＤ１の閾値電圧Ｖ１〕となる。ス
イッチング信号が０ボルトである時の回路の作業は、こ
れと対称であるので、容易に辿ることができる。
【００１８】このスイッチング回路の第１の実施例で
は、トランジスタのゲート／ドレイン間、ゲート／ソー
ス間またはドレイン／ソース間の電圧降下は、最大でＶ
ＰＰ−ｖｉ（ここでｖｉはダイオードの閾値電圧）。電
圧降下はダイオードの閾値電圧分だけ減少された。この
ことによってスイッチング回路のトランジスタにストレ
スがかかるのを防ぐことが可能となり、ゲート酸化物の
劣化を避けることができる。ダイオードもストレスを受
けることがない。
【００１９】１つの例として、ＶＰＰ＝12ボルト、ｖ０
＝ｖ１＝１ボルトで、スイッチング信号が５のとき、ト
ランジスタＭ０はソースが接地されており、ドレインが
０ボルトで、ゲートが５ボルトである。トランジスタＭ
１はソースが接地されており、そのドレインは〔ＶＰＰ
−ｖ１〕＝11ボルトで、ゲートが０ボルトである。トラ
ンジスタＭ２はドレインがｖ０＝１ボルトで、そのソー
スが12ボルト、ゲートは〔ＶＰＰ−ｖ１〕＝11ボルトで
ある。トランジスタＭ３はドレインは12ボルト、ソース
が12ボルトで、ゲートはｖ０＝１ボルトである。従っ
て、異なる電極間の最大の電圧降下は、11ボルトとな
り、このためトランジスタにストレスがかかるのを防ぐ
ことが可能になる。
【００２０】図３に示した例では、ダイオードがＮ型ま
たはＰ型トランジスタにより形成されており、そのゲー
トはドレインに接続されている。例えば第１のブランチ
のダイオードＤ０は、ゲートがドレインに接続されたＮ
型トランジスタである。そのドレインは、トランジスタ
Ｍ２のドレインに接続されており、そのソースは、トラ
ンジスタＭ０のドレインに接続されている。そして、ダ
イオードの閾値電圧が基板効果によって上昇する。つま
り、トランジスタのソースのバイアス電圧と共に閾値電
圧が上昇する。つまり、この基板効果は、スッチングト
ランジスタおよび負荷トランジスタにおける電圧降下を
さらに減少させるために有効に利用される。
【００２１】上述したスイッチング回路の出力信号ＯＵ
ＴをダイオードＤ１とＰ型トランジスタＭ３との間の接
続ノードから取る場合は、出力ＯＵＴは、ＶＰＰあるい
はダイオードＤ１の閾値電圧ｖ１のいずれかの値をと
る。出力ＯＵＴをＮ型トランジスタＭ１とダイオードＤ
１との間の接続ノードから取る場合には、出力レベル
は、０ボルトまたはＶＰＰ−ｖ１のいずれかに等しくな
る。上述した回路を使用して、ＶＰＰおよび０を同じ出
力にスイッチングすることはできない。選択した出力に
応じて、出力レベルは、〔ＶＰＰ−ｖｉ〕および０ボル
ト、あるいはＶＰＰおよびｖｉとなろう。ここで、ｖｉ
は、ダイオードＤｉ（出力を第１のブランチ、第２のブ
ランチのいずれから取るかによってＤ０またはＤ１とな
る）の閾値電圧を示す。
【００２２】トランスファトランジスタが高レベル電圧
ＶＰＰを負荷にスイッチングさせる制御の場合には、実
際に、唯一の全電圧レベルが利用可能であることが必要
となる。つまりＰ型トランスファトランジスタをオフに
するためのＶＰＰ、またはＮ型トランスファトランジス
タをオフにするためには０ボルトのレベルが必要であ
る。図３に示すように、スイッチング回路の出力がＰ型
トランスファトランジスタＭ８のゲートを制御するもの
とす。トランジスタＭ８のソースは高電圧レベルのＶＰ
Ｐに接続されており、ドレインは、高い電圧が印加され
ねばならない負荷回路Ｌに接続されている。この場合、
行わなければならないことは、パワートランジスタＭ８
をオフにしてそのゲートに全電圧レベルＶＰＰを印加す
るか、あるいはパワートランジスタＭ８を高い導通状態
にしてそのゲートに十分０ボルトに近いレベルを印加
し、大量の電流を流すかのいずれかである。しかしなが
ら、０ボルトを印加する必要はない。１ボルト程度の電
圧を印加すれば十分である。類推によって、トランスフ
ァトランジスタがＮ型トランジスタで、そのドレインが
高電圧ＶＰＰに接続されてそのソースが負荷回路Ｌに接
続されているならば、これをオフにするにはゲートに０
ボルトを印加しなければならない。しかし、このトラン
ジスタを高い導通状態にするには、ＶＰＰに近い電圧を
かけるだけで十分である。従って、Ｐ型のトランスファ
トランジスタを用いてロスなくＶＰＰを負荷回路に伝達
することが可能であり、一方、Ｎ型トランジスタは、Ｖ
ＰＰからトランスファトランジスタの閾値電圧を差し引
いた電圧のみを伝達するのに使用可能であることに注意
されたい。
【００２３】従って、上述しそして図３に示した回路
は、高電圧レベルをスイッチングするための容量性負荷
を制御するのに非常に適している。この回路は、簡単か
つ安価に製造することができる。特にダイオードがＮ型
またはＰ型トランジスタで形成されている。この回路に
よりスイッチング回路のＮおよびＰ型トランジスタを効
果的に保護することが可能になる。さらに、この回路
は、従来の技術とは異なり、回路の公称電源電圧Ｖｃｃ
に左右されることがない。従って、スイッチング回路
は、電圧ＶＰＰとＶｃｃの互いに対するレベルに関連し
た問題を持たない。スイッチング回路は、電圧ＶＰＰレ
ベル以外の要因に左右されることがなくなる。こうし
て、ＶＰＰが適正なレベルであってもなくても、および
Ｖｃｃの状態に係わらず、すべての考えられるケースに
おいて、必要とされる回路のトランジスタの保護が行わ
れる。
【００２４】上述したスイッチング回路は、非常に高い
出力インピーダンスを有する。事実、トランジスタＭ２
およびＭ３は、Ｎ型トランジスタのドレインの電位を０
ボルト付近のレベルとするためには、かなり抵抗性でな
ければならない。このスイッチング回路は、従って、容
量性負荷のみを制御することができる。しかし、例えば
アナログ電圧発生回路など、抵抗性負荷の高電圧レベル
を制御することも必要となるような適用場面が多い。そ
の場合スイッチングされるレベルは、非常に正確でなけ
ればならない。実際にスイッチングされる電圧の値は、
まさに０およびＶＰＰでなければならない。ＶＰＰおよ
びｖｉまたは〔ＶＰＰ−ｖｉ〕及び０ボルトをスイッチ
ングすることは許されない。実際、これらの回路は、パ
ラメータとして抵抗に流れ込む電流を使用する。この電
流は、抵抗にかかる電圧に大きく左右される。
【００２５】以上の条件下では、図３に示すようなスイ
ッチング回路は適当でない。なぜなら、もしスイッチン
グトランジスタ、例えばＭ１のドレインから取られるス
イッチング回路の出力と高電圧ＶＰＰのレベルとの間に
抵抗が直列に接続されていれば、スイッチング信号Ｃが
５ボルトに等しいとき、トランジスタＭ１はオフであ
る。抵抗に流れ込む電流は発生しない。抵抗における電
圧の降下は０であるために、抵抗はトランジスタＭ１の
ドレインを高電圧ＶＰＰにする。つまりこの場合は、ス
イッチングトランジスタにストレスをかけるのは抵抗性
負荷である。同様に、負荷トランジスタ、例えばＭ３の
ドレインから取られるスイッチング回路の出力と接地と
の間に抵抗が直列に接続されていれば、スイッチング信
号が０ボルトのとき、トランジスタＭ３はオフであり、
抵抗に流れる電流は発生しない。抵抗における電圧降下
は０であるために、抵抗は、トランジスタＭ３のドレイ
ンを０ボルトにする。つまり負荷トランジスタにストレ
スをかけるのは、抵抗性負荷である。
【００２６】さらに、図３に示すスイッチング回路は、
０ボルトとＶＰＰを同一の出力ＯＵＴにスイッチングす
ることはできない。つまり２つのレベルのうちの一方が
ダイオードの閾値電圧の影響をうける。更に、このダイ
オードの閾値電圧は、方法および基板効果に応じて変化
するもので、このパラメータに関してある程度の不明確
さが生じることがある。
【００２７】本発明は、０ボルトまたはＶＰＰを抵抗性
負荷にスイッチングすることのできるスイッチング回路
の実施例を提供する。この実施例は図４に示されてい
る。本発明では、一方のブランチから取られたスイッチ
ング回路の出力ＯＵＴと抵抗との間に、分離トランジス
タが直列に接続されている。このトランジスタのゲート
は、もう一方のブランチから取った出力によって制御さ
れている。図４に示す実施例では、図３の回路より出発
して、Ｎ型分離トランジスタＭ９が抵抗Ｒとスイッチン
グトランジスタＭ１のドレインの間に配置されている。
抵抗Ｒのもう一方の端子は、高電圧ＶＰＰに接続されて
いる。分離トランジスタＭ９のゲートは、ダイオードＤ
０と負荷トランジスタＭ２との間の接続ノードＡに接続
されている。
【００２８】図４に示す選択した実施例では、スイッチ
ング信号Ｃが５ボルトのとき、スイッチングトランジス
タＭ０がオンで、スイッチングトランジスタＭ１がオフ
である。この場合、トランジスタＭ１のドレインの電位
が〔ＶＰＰ−ｖ１〕であることが判っている。負荷トラ
ンジスタＭ２とダイオードＤ０との間の接続ノードＡに
よって制御されている分離トランジスタＭ９のゲートの
電位は、ダイオードＤ０の閾値電圧ｖ０に等しい。従っ
て、ソースが〔ＶＰＰ−ｖ１〕であり、ゲートがｖ０で
あるＮ型分離トランジスタＭ９は、導通状態ではない。
抵抗Ｒに電流は流れない。従って、分離トランジスタＭ
９のドレインの電位はＶＰＰとなる。
【００２９】スイッチング信号が０ボルトである時、ト
ランジスタＭ１はオンで、トランジスタＭ０がオフであ
る。トランジスタＭ０がオフであるために、ダイオード
Ｄ０とトランジスタＭ２との間の接続ノードＡの電位
は、ＶＰＰである。従って、ＶＰＰが分離トランジスタ
Ｍ９のゲートに印加される。トランジスタＭ１は、オン
である。つまりドレインの電位は、０ボルトである。従
って分離トランジスタＭ９のソースは、０ボルトとな
り、Ｍ９は、高い導通状態となり、そのドレインの電位
は、０ボルトとなる。抵抗Ｒの端子間において最大限の
電圧ＶＰＰの降下が得られる。スイッチング信号Ｃが０
のとき、分離トランジスタＭ９は、ストレスから保護さ
れていない。つまりゲートはＶＰＰ、ソースは０ボル
ト、ドレインは０ボルトとなっている。
【００３０】図４の実施例を改良したものを図５に示
す。この例では、順方向バイアスのダイオードＤ２を、
第１のブランチのダイオードＤ０と負荷トランジスタＭ
２の間に接続し、分離トランジスタＭ９のゲートの制御
出力を、２個のダイオードＤ０とＤ２の間の接続ノード
Ａから取ることが提案されている。スイッチングトラン
ジスタＭ０がオンのとき、接続ノードＡの電位は、ダイ
オードＤ０の閾値電圧ｖ０に等しくなる。そしてトラン
ジスタＭ０がオフのとき、ダイオードＤ０の端子では、
ダイオードＤ２の閾値電圧ｖ２に等しい電圧降下が起き
るため、接続ノードＡの電位はもはやＶＰＰではなく、
〔ＶＰＰ−ｖ２〕である。次に分離トランジスタＭ９の
ゲートの電圧は、ｖ０あるいは〔ＶＰＰ−ｖ２〕であ
り、ソースおよびドレインにおける電圧レベルがいくつ
であっても分離トランジスタがストレスより保護され
る。
【００３１】Ｐ型負荷トランジスタ、例えばＭ３にドレ
インと接地との間に設置された抵抗についての相補的な
解決法も簡単に辿ることができる。このとき、本発明の
分離トランジスタは、Ｐ型トランジスタであり、好まし
くは抵抗と負荷トランジスタＭ３のドレインとの間に直
列に配置され、そのゲートは、ダイオードＤ０とダイオ
ードＤ２との間の接続ノードによってゲートを制御さ
れ、数倍の大きさでかかるストレスを減少させるように
なっている。上記に記載され、図４に示される実施例、
あるいはここには示されていない相補的な解決方法によ
って、抵抗性負荷Ｒが完全に０ボルトか完全にＶＰＰに
スイッチングされ、同時にスイッチング回路の様々なス
イッチングトランジスタをストレスより保護し、図５に
示す改良例では、抵抗性負荷に結合された分離トランジ
スタも保護することが可能になる。
【００３２】好ましくは、スイッチング回路は、ＣＭＯ
Ｓ技術によって製造するのが有利である。この場合、第
１のブランチの２つのダイオードＤ１とＤ２について
は、１つはＮ型トランジスタでもう一方はＰ型トランジ
スタより製造し、ＣＭＯＳ技術では容易な対称構造を持
たせるものとする。図５に示した例では、点線で示され
ている順方向バイアスダイオードＤ３が、スイッチング
回路の第２のブランチのダイオードＤ１とトランジスタ
Ｍ３の間に加えられて、完全に対称構造を取っている。
従って第２のブランチには、ダイオードＤ３の閾値電圧
ｖ３に等しい付加的な電圧降下が生じる。さらに、トラ
ンジスタＭ１のドレインの電位は、０ボルトまたは〔Ｖ
ＰＰ−ｖ１−ｖ３〕に等しくなろう。
【００３３】図５に示した実施例において、ダイオード
Ｄ２とＤ３は、Ｐ型トランジスタで造られており、その
ゲートはドレインに接続されている。ダイオードをＮ型
トランジスタで製造してもＰ型トランジスタで製造して
も、ダイオードの閾値電圧は、Ｎ型トランジスタの場合
はＮ型トランジスタの閾値電圧に等しく、Ｐ型トランジ
スタの場合はＰ型トランジスタの閾値電圧に等しい。図
５に描かれた図において、Ｐ型トランジスタＭ３のゲー
トは、ダイオードＤ２と負荷トランジスタＭ２との間の
接続ノードによって制御されており、トランジスタＭ２
のゲートは、ダイオードＤ３と負荷トランジスタＭ３と
の間の接続ノードによって制御されている。スイッチン
グ信号Ｃが５ボルトである時、負荷トランジスタＭ２の
ゲートの電位ＶＰＰであり、負荷トランジスタＭ３のゲ
ートの電位はｖ０である。スイッチング信号Ｃが０ボル
トのとき、トランジスタＭ２のゲートの電位はｖ１であ
り、トランジスタＭ３のゲートの電位はＶＰＰである。
【００３４】もう１つの実施例（図示せず）において、
一方のブランチの負荷トランジスタのゲートを、もう一
方のブランチの２個のダイオード間の接続ノードによっ
て制御することもまさに可能である。従って、本発明の
スイッチング回路は、スイッチング回路のトランジスタ
にストレスを起こさずに、ＶＰＰまたはＶｃｃが取るレ
ベルに関係なく、電圧ＶＰＰの高レベルを抵抗負荷へと
スイッチングするために使用できる。従って、このスイ
ッチング回路が集積されたプログラム可能な回路は、回
路への電源電圧不足および電圧源の欠陥によってスイッ
チング回路が損傷を受ける危険がないために、非常によ
く保護されており、信頼性が高い。
【図面の簡単な説明】
【図１】保護なしのスイッチング回路。
【図２】従来技術による保護手段を備えたスイッチング
回路。
【図３】本発明で使用される高電圧スイッチング回路。
【図４】本発明による、抵抗負荷への高電圧スイッチン
グ回路の第２の実施例。
【図５】図４に示すスイッチング回路の改良例。
【符号の簡単な説明】
Ｍ０、Ｍ１・・・Ｎ型スイッチングトランジスタ Ｍ２、Ｍ３・・・Ｐ型制御負荷トランジスタ Ｍ４、Ｍ５・・・Ｎ型保護トランジスタ Ｍ６、Ｍ７・・・Ｐ型保護トランジスタ Ｍ８・・・パワートランジスタ Ｍ９・・・分離トランジスタ Ｄ０、Ｄ１・・・ダイオード Ａ、Ｂ・・・接続ノード Ｃ・・・スイッチング信号 ／Ｃ・・・反転スイッチング信号 Ｒ・・・抵抗 Ｌ・・・負荷回路
フロントページの続き (72)発明者 エミリオ イェロ フランス国 13090 エクサン プロバン ス リュ ルネ カシン ７

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 ２つのブランチを有し、各ブランチは、
    高電圧ＶＰＰと接地との間に直列接続されたＰ型ＭＯＳ
    トランジスタとＮ型ＭＯＳトランジスタを有し、それぞ
    れのＰ型トランジスタのゲートは、他方のブランチのＰ
    型トランジスタとＮ型トランジスタとの間の接続ノード
    に接続されており、第１のブランチのＮ型トランジスタ
    はそのゲートにスイッチング信号を受けようになってお
    り、第２のブランチのＮ型トランジスタはそのゲートに
    反転スイッチング信号を受けようになっており、各ブラ
    ンチのＰ型トランジスタとＮ型トランジスタの間に少な
    くとも１つの順方向バイアスの保護ダイオードが接続さ
    れており、さらに高電圧ＶＰＰと第１のブランチのＮ型
    トランジスタのドレインから取った回路の出力との間に
    抵抗と分離トランジスタが直列接続されており、分離ト
    ランジスタのゲートが第２のブランチから取った回路の
    出力に接続されていることを特徴とする高電圧ＶＰＰの
    スイッチング回路。
  2. 【請求項２】 ２つのブランチを有し、各ブランチは、
    高電圧ＶＰＰと接地との間に直列接続されたＰ型ＭＯＳ
    トランジスタとＮ型ＭＯＳトランジスタを有し、それぞ
    れのＰ型トランジスタのゲートは、他方のブランチのＰ
    型トランジスタとＮ型トランジスタとの間の接続ノード
    に接続されており、第１のブランチのＮ型トランジスタ
    はそのゲートにスイッチング信号を受けようになってお
    り、第２のブランチのＮ型トランジスタはそのゲートに
    反転スイッチング信号を受けようになっており、各ブラ
    ンチのＰ型トランジスタとＮ型トランジスタの間に少な
    くとも１つの順方向バイアスの保護ダイオードが接続さ
    れており、さらに接地と第１のブランチのＰ型トランジ
    スタのドレインから取った回路の出力との間に抵抗と分
    離トランジスタが直列接続されており、分離トランジス
    タのゲートが第２のブランチから取った回路の出力に接
    続されていることを特徴とする高電圧ＶＰＰのスイッチ
    ング回路。
  3. 【請求項３】 第２のブランチにおいて、Ｐ型トランジ
    スタのドレインと保護ダイオードとの間に第１の順方向
    バイアスダイオードが直列接続されており、分離トラン
    ジスタのゲートを制御するための第２のブランチの出力
    は、第１のダイオードと保護ダイオードとの間の接続ノ
    ードから取られていることを特徴とする請求項１に記載
    のスイッチング回路。
  4. 【請求項４】 第１のブランチにおいて、第２の順方向
    バイアスダイオードが、第２のブランチの第２のダイオ
    ードと対称に配置されていることを特徴とする請求項３
    に記載のスイッチング回路。
  5. 【請求項５】 ＣＭＯＳ技術によって製造され、ブラン
    チの２個のダイオードが２個のトランジスタであり、１
    つはＰ型トランジスタでもう１つがＮ型トランジスタで
    あることを特徴とする請求項１〜４のいずれか一項に記
    載のスイッチング回路。
JP5191968A 1992-07-06 1993-07-06 高電圧スイッチング回路 Withdrawn JPH06177734A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR9208332A FR2693327B1 (fr) 1992-07-06 1992-07-06 Circuit de commutation de haute tension.
FR9208332 1992-07-06

Publications (1)

Publication Number Publication Date
JPH06177734A true JPH06177734A (ja) 1994-06-24

Family

ID=9431599

Family Applications (1)

Application Number Title Priority Date Filing Date
JP5191968A Withdrawn JPH06177734A (ja) 1992-07-06 1993-07-06 高電圧スイッチング回路

Country Status (5)

Country Link
US (1) US5406141A (ja)
EP (1) EP0578526B1 (ja)
JP (1) JPH06177734A (ja)
DE (1) DE69314555T2 (ja)
FR (1) FR2693327B1 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100578584B1 (ko) * 1997-02-11 2006-05-12 스펜션 엘엘씨 고전압 ｃｍｏｓ 레벨 시프터
JP2012514379A (ja) * 2008-12-29 2012-06-21 アギア システムズ インコーポレーテッド 電圧レベル変換回路
JP2017147561A (ja) * 2016-02-16 2017-08-24 新日本無線株式会社 レベルシフト回路

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0703665B1 (en) * 1994-09-21 2003-06-11 NEC Electronics Corporation Voltage level shift circuit
US5619150A (en) * 1995-07-07 1997-04-08 Micron Quantum Devices, Inc. Switch for minimizing transistor exposure to high voltage
US5572147A (en) * 1995-09-08 1996-11-05 United Microelectronics Corporation Power supply voltage detector
DE19710487A1 (de) * 1996-03-13 1997-09-18 Toshiba Kawasaki Kk Halbleitervorrichtung
US5736869A (en) * 1996-05-16 1998-04-07 Lsi Logic Corporation Output driver with level shifting and voltage protection
US5804998A (en) * 1996-12-26 1998-09-08 International Business Machines Corporation Voltage upwardly compliant CMOS off-chip driver
US5963061A (en) * 1997-04-08 1999-10-05 Micron Technology, Inc. Switch for minimizing transistor exposure to high voltage
KR100261558B1 (ko) * 1997-07-15 2000-07-15 김영환 씨모스 디지탈 레벨 시프트 회로
US6028449A (en) * 1997-08-05 2000-02-22 Lsi Logic Corporation Integrated circuit I/O buffer having pull-up to voltages greater than transistor tolerance
US5966030A (en) * 1997-08-05 1999-10-12 Lsi Logic Corporation Output buffer with regulated voltage biasing for driving voltages greater than transistor tolerance
US5963057A (en) * 1997-08-05 1999-10-05 Lsi Logic Corporation Chip level bias for buffers driving voltages greater than transistor tolerance
US5900750A (en) * 1997-08-15 1999-05-04 Lsi Logic Corporation 5V output driver on 2.5V technology
US6005413A (en) * 1997-09-09 1999-12-21 Lsi Logic Corporation 5V tolerant PCI I/O buffer on 2.5V technology
US6002290A (en) * 1997-12-23 1999-12-14 Sarnoff Corporation Crisscross voltage level shifter
US6118303A (en) * 1998-04-17 2000-09-12 Lsi Logic Corporation Integrated circuit I/O buffer having pass gate protection with RC delay
US6130556A (en) * 1998-06-16 2000-10-10 Lsi Logic Corporation Integrated circuit I/O buffer with 5V well and passive gate voltage
US6169432B1 (en) * 1998-11-09 2001-01-02 Vantis Corporation High voltage switch for providing voltages higher than 2.5 volts with transistors made using a 2.5 volt process
JP2001036388A (ja) * 1999-07-16 2001-02-09 Sharp Corp レベルシフト回路および半導体装置
US6300800B1 (en) 1999-11-24 2001-10-09 Lsi Logic Corporation Integrated circuit I/O buffer with series P-channel and floating well
JP2001319490A (ja) * 2000-05-12 2001-11-16 Mitsubishi Electric Corp 高電圧スイッチ回路および当該高電圧スイッチ回路を備える半導体記憶装置
JP4117780B2 (ja) * 2002-01-29 2008-07-16 セイコーインスツル株式会社 基準電圧回路および電子機器
US7053651B2 (en) * 2004-09-15 2006-05-30 Avago Technologies General Ip Pte. Ltd. Low power CMOS switching
US7696805B2 (en) * 2007-03-31 2010-04-13 Sandisk 3D Llc Level shifter circuit incorporating transistor snap-back protection
US7696804B2 (en) * 2007-03-31 2010-04-13 Sandisk 3D Llc Method for incorporating transistor snap-back protection in a level shifter circuit
US7847612B2 (en) * 2009-02-10 2010-12-07 Himax Technologies Limited Level shift circuit
TW201234778A (en) * 2011-02-01 2012-08-16 Raydium Semiconductor Corp Level shifter
US8604868B2 (en) * 2011-04-01 2013-12-10 Stmicroelectronics S.R.L. Dynamic biasing circuit for a protection stage using low voltage transistors
TWI459341B (zh) * 2012-03-19 2014-11-01 Raydium Semiconductor Corp 電位平移電路
KR101538157B1 (ko) * 2013-02-22 2015-07-22 주식회사 하이딥 전압 레벨 변환기 및 이를 이용한 ｒｆ 스위칭 구동 장치
US9191001B2 (en) 2013-12-20 2015-11-17 Cirrus Logic, Inc. Transistor devices operating with switching voltages higher than a nominal voltage of the transistor

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4039862A (en) * 1976-01-19 1977-08-02 Rca Corporation Level shift circuit
US4161663A (en) * 1978-03-10 1979-07-17 Rockwell International Corporation High voltage CMOS level shifter
JPH06103597B2 (ja) * 1985-06-26 1994-12-14 株式会社日立製作所 半導体集積回路装置
FR2587567B1 (fr) * 1985-09-17 1987-11-20 Thomson Csf Circuit de conversion d'une entree differentielle en niveaux logiques cmos
US4845381A (en) * 1987-10-01 1989-07-04 Vlsi Technology, Inc. Voltage level shifting circuit
JPH01109824A (ja) * 1987-10-22 1989-04-26 Nec Corp レベル変換回路
JPH01226218A (ja) * 1988-03-07 1989-09-08 Canon Inc レベルシフト用集積回路
KR100236876B1 (ko) * 1990-03-28 2000-01-15 가나이 쓰도무 신호의 스윙을 저감하는 cmos 회로
JPH04277920A (ja) * 1991-03-06 1992-10-02 Nec Corp レベルシフト回路
US5243236A (en) * 1991-12-31 1993-09-07 Intel Corporation High voltage CMOS switch with protection against diffusion to well reverse junction breakdown

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100578584B1 (ko) * 1997-02-11 2006-05-12 스펜션 엘엘씨 고전압 ｃｍｏｓ 레벨 시프터
JP2012514379A (ja) * 2008-12-29 2012-06-21 アギア システムズ インコーポレーテッド 電圧レベル変換回路
JP2017147561A (ja) * 2016-02-16 2017-08-24 新日本無線株式会社 レベルシフト回路

Also Published As

Publication number Publication date
FR2693327B1 (fr) 1994-08-26
US5406141A (en) 1995-04-11
DE69314555D1 (de) 1997-11-20
DE69314555T2 (de) 1998-02-19
EP0578526A1 (fr) 1994-01-12
FR2693327A1 (fr) 1994-01-07
EP0578526B1 (fr) 1997-10-15

Similar Documents

Publication Publication Date Title
JPH06177734A (ja) 高電圧スイッチング回路
US4717840A (en) Voltage level sensing power-up reset circuit
US7061217B2 (en) Integrated power switching circuit
US4409501A (en) Power-on reset circuit
US10295577B1 (en) Current sensor with extended voltage range
US8604862B2 (en) Four-quadrant bootstrapped switch circuit
KR960003529B1 (ko) 반도체 메모리 장치의 칩 초기화 신호 발생회로
US4390803A (en) Semiconductor driver circuit
US6518818B1 (en) High voltage CMOS output driver in low voltage process
US5977811A (en) Shift level circuit for a high side driver circuit
US6828846B2 (en) Analog switch circuit
US4786825A (en) CMOS Schmitt trigger circuit using ratioed currents to establish switching thresholds
JPH0693615B2 (ja) ドライバ回路
EP0902517B1 (en) Circuit with hot-electron protection and method
CN114624485A (zh) 应用于高压模拟集成电路的低压熔丝修调电路
US6563372B1 (en) Device for the control of a translator-type high voltage selector switch
US7489559B2 (en) Recursive device for switching over a high potential greater than a nominal potential of a technology in which the device is made and related system and method
US4672241A (en) High voltage isolation circuit for CMOS networks
KR100382037B1 (ko) 정전압회로를 갖는 반도체 기억장치
US10139850B2 (en) Analog boost circuit for fast recovery of mirrored current
KR19980050807A (ko) 고출력 전압 생성용 반도체 회로
GB2201059A (en) High voltage FET circuit
US7301745B2 (en) Temperature dependent switching circuit
KR100358254B1 (ko) 반도체칩상에서비교적높은전압을스위칭하기위한회로장치및상기회로장치를동작시키기위한방법
US10763851B2 (en) Gate control circuit and transistor drive circuit

Legal Events

Date Code Title Description
A300 Application deemed to be withdrawn because no request for examination was validly filed

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20001003