JPH01256215A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の利用分野］ 本発明は半導体集積回路装置に係り、特に、ＣＭＯＳト
ランジスタ及びバイポーラトランジスタから成る高速で
低消費電力の半導体集積回路装置に関する。

［従来の技術１ 従来のＣＭＯＳトランジスタ及びバイポーラトランジス
タを使用した論理回路を第２図に示す。

ここではインバータについて示す。

このインバータ回路は２つの負荷抵抗１０４゜１０５と
ＰＭＯＳトランジスタ１００とＮＭＯＳトランジスタ１
０１と２つのＮＰＮバイポーラトランジスタ（以下ＮＰ
ＮＩ−ランジスタと略す）１０２．１０３から構成され
る。入力１０６が“ｌ”レベルであると、ＮＭＯＳトラ
ンジスタｌＯ１がオン状態になり、ＰＭＯＳ）ランジス
タ１００がオフ状態になる。この結果ＮＰＮトランジス
タ１０２のベース電流供給経路が遮断されＮＰＮトラン
ジスタ１０２がオフ状態になるとともに、出力１０７及
びＮＰＮＩ−ランジスタ１０２のベースに蓄積された電
荷を電荷供給源とするＮＰＮトランジスタ１０３のベー
ス電流供給経路が導通しＮＰＮトランジスタ１０３がオ
ン状態となり、出力１０７は急速に“０”レベルに変化
する。

また入力１０６が“０“レベルであると、ＰＭＯＳトラ
ンジスタ１００はオン状態になり、ＮＭｎ５トランジス
タ１０１はオフ状態になる。この結果、ＮＰＮトランジ
スタ１０３のベース電流供給経路が遮断されＮＰＮ）ラ
ンジスタ１０３がオフ状態になるとともに、ＮＰＮＩ−
ランジスク１０２のベース電流供給経路が導通しＮＰＮ
Ｉ−ランジスク１０２はオン状態となり、出力１０７は
急速に”ｌ”レベルに変化する。この動作で判るように
ＣＭＯＳトランジスタ及びバイポーラトランジスタを使
用した論理回路では、論理を入力インピーダンスの高い
ＣＭＯＳトランジスタで採り、負荷の駆動を伝達コンダ
クタンスの大きなバイポーラトランジスタで行なうため
、高速かつ低消費電力という特徴を有している。

［発明が解決しようとする課題］ しかし、前述の従来技術では、抵抗素子をバイポーラト
ランジスタのバイパス回路として使用しており、抵抗・
ＭＯＳ！−ランジスタ・バイポーラトランジスタの３種
類のデバイスを製造管理する必要があり、工程が複雑に
なると共に、製造ばらつきにより、消費電力が大きく変
動し、歩留りを低下させてしまうという課題を有してい
た。

そこで本発明はこのような課題を解決するもので、その
目的とするところは、製造管理が容易で製造ばらつきの
少ない安価な高速かつ低消費電力の半導体集積回路装置
を提供するものである。

［課題を解決するための手段］ 本発明の半導体集積回路装置は、 ■　コレクタが電源端子に、エミッタが出力端子に接続
される第１のＮＰＮバイポーラトランジスタと、コレク
タが上記出力端子に、エミッタが固定電位端子に接続さ
れる第２のＮＰＮバイポーラトランジスタと、ゲートが
入力端子に、ソース及びドレインがそれぞれ上記第１の
ＮＰＮバイポーラトランジスタのコレクタとベースとに
接続されるＰ型電界効果トランジスタと、ゲートが上記
入力端子に、ドレイン及びソースがそれぞれ上記第２の
ＮＰＮバイポーラトランジスタのコレクタとベースに接
続される第１のＮ型電界効果トランジスタと、ゲート及
びソースが上記第１のＮＰＮバイポーラトランジスタの
ベースに接続され、ドレインが上記出力端子に接続され
る第２の電界効果トランジスタと、ゲートが抵抗を介し
電源端子に接続され、ドレイン及びソースがそれぞれ上
記第２のＮＰＮバイポーラトランジスタのベースとエミ
ッタとに接続される第３のＮ型電界効果トランジスタを
具備することを特徴とする。

■　コレクタが電源端子に、エミッタが出力端子に接続
される第１のＮＰＮバイポーラトランジスタと、コレク
タが上記出力端子に、エミッタが固定電子端子に接続さ
れる第２のＮＰＮバイポーラトランジスタと、Ｋ個（Ｋ
≧２）の入力端子と、各ゲートがそれぞれ異なる上記入
力端子に、各ソース及び各ドレインが上記第１のＮＰＮ
バイポーラトランジスタのコレクタとベースの間に並列
にそれぞれ接続されるに個のＰ型電界効果トランジスタ
と、各ゲートがそれぞれ異なる上記入力端子に、各ドレ
イン及び各ソースが上記第２のＮＰＮバイポーラトラン
ジスタのコレクタとベースとの間に直列にそれぞれ接続
されるに個のＮ型電界効果トランジスタと、ゲート及び
ソースが上記第１のＮＰＮバイポーラトランジスタのベ
ースに接続され、ドレインが上記出力端子に接続される
他のＮ型電界効果トランジスタと、ゲートが抵抗を介し
電源端子に接続され、ドレイン及びソースがそれぞれ上
記第２のＮＰＮバイポーラトランジスタのベースとエミ
ッタとに接続される更に他のＮ型電界効果トランジスタ
を具備することを特徴とする。

■　コレクタが電源端子に、エミッタが出力端子に接続
される第１のＮＰＮバイポーラトランジスタと、コレク
タが上記出力端子に、エミッタが固定電位端子に接続さ
れる第２のＮＰＮバイポーラトランジスタと、Ｋ個（Ｋ
≧２）の入力端子と、各ゲートがそれぞれ異なる上記入
力端子に、各ソース及び各ドレインが上記第１のＮＰＮ
バイポーラトランジスタのコレクタとベースの間に直列
にそれぞれ接続されるに個のＰ型電界効果トランジスタ
と、各ゲートがそれぞれ異なる上記入力端子に、各ドレ
イン及び各ソースが上記第２のＮＰＮバイポーラトラン
ジスタのコレクタとベースとの間に並列にそれぞれ接続
されるに個のＮ型電界効果トランジスタと、ゲート及び
ソースが上記第１のＮＰＮバイポーラトランジスタのベ
ースに接続され、ドレインが上記出力端子に接続される
他のＮ型電界効果トランジスタと、ゲートが抵抗を介し
電源端子に接続され、ドレイン及びソースがそれぞれ上
記第２のＮＰＮバイポーラトランジスタのベースとエミ
ッタとに接続される更に他のＮ型電界効果トランジスタ
を具備することを特徴とする。

［作　用］ 本発明の上記の構成によれば、出力段を形成するＮＰＮ
Ｉ−ランジスタのバイパス回路を、電圧特性を有するＮ
ＭＯＳトランジスタで作成できるため、スイッチング動
作で発生するＮＰＮトランジスタ間での慣通電流を著し
く低減することができる。

〔実　施　例］ 以下、本発明を実施例により詳細に説明する。

（実施例１） 第１図にトーテムポール出力形インバータを示す。

第１図に於いて、１４はコレクタが電源端子ｌに、エミ
ッタが出力端子１８に接続される第１のＮＰＮバイポー
ラトランジスタ（以下単にＮＰＮトランジスタと称す）
、１５はコレクタが出力端子１８に、エミッタが固定電
位端子２に接続される第２のＮＰＮ　トランジスタ、ｌ
Ｏはゲートが入力端子１７に、ソース及びドレインがそ
れぞれ第１のＮＰＮトランジスタのコレクタとベースと
に接続されるＰ型電界効果トランジスタ（以下単にＰＭ
ＯＳトランジスタと称す）、１１はゲートが入力端子１
７に、ドレイン及びソースがそれぞれ第２のＮＰＮトラ
ンジスタのコレクタとベースとに接続される第１のＮ型
電界効果トランジスタ（以下単にＮＭＯＳトランジスタ
と称す）、１２はゲート及びソースが第１のＮＰＮトラ
ンジスタのベースに接続され、ドレインが出力端子１８
に接続される第２のＮＭＯＳトランジスタ、１３はゲー
トが抵抗１６を介し電源端子ｌに、ドレイン及びソース
がそれぞれ第２のＮＰＮ）−ランジスタのベースとエミ
ッタとに接続される第３のＮＭＯＳトランジスタである
。

人力１６が“０“レベルの時、ＰＭＯＳＩ−ランジスタ
ｌＯがオンとなり、第１のＮＭＯＳｌ−ランジスタ１１
がオフとなる。また第２のＮＭＯＳトランジスタ１２は
ダイオードとして、第３のＮＭＯＳトランジスタ１３は
可変抵抗として動作する。したがって第１のＮＰＮ）ラ
ンジスタ１４のベース電位が上昇し、第１のＮＰＮ）ラ
ンジスタ１４はオンとなる。一方、第２のＮＰＮトラン
ジスタ１５は非飽和領域にある第３のＮＭＯＳトランジ
スタ１３を介してベース、エミッタ間が短絡されオフと
なる。この結果、第１のＮＰＮＩ−ランジスタ１４のエ
ミッタ電流は負荷を充電し出力１８は“ｌ”レベルとな
る。

入力１６が“１”レベルの時、ＰＭＯＳＩ−ランジスタ
ｌＯがオフとなり、第１のＮＭＯＳトランジスタ１１が
オンとなる。したがって第１のＮＰＮトランジスタ１４
のベース電位は、ダイオードとして動作する第２のＮＭ
ＯＳトランジスタ１２により、エミッタ電位に対しＮＭ
ＯＳトランジスタのゲートしきい値電圧骨高い電位にま
で低下する。ＮＭＯ３のゲートしきい値電圧をバイポー
ラトランジスタのオン電圧より小さい値に設定すること
により第１のＮＰＮトランジスタ１４はオフする。一方
、第２のＮＰＮトランジスタ１５のベース、コレクタ間
は第１のＮＭＯＳｌ−ランジスタ１１を介して短絡され
るので、第２のＮＰＮ　ｌ−ランジスタ１５のベースに
は出力１８からベース電流が供給され、第２のＮＰＮト
ランジスタ１５はオンとなり、出力１７は“０”レベル
となる。ここで第３のＮＭＯＳトランジスタ１３は抵抗
を介しゲートが電源端子１に接続されており、電源変動
によるゲート膜破壊を防止する。また電圧特性を有する
為、動作時には電流リミッタとして働き、出力電流を安
定させると共に、静止時には高抵抗として働き、漏れ電
流の低減を実現できる。

本実施例によれば、ＣＭＯＳトランジスタとバイポーラ
トランジスタの最小構成の高速かつコンパクトなインパ
ーク回路が実現できる。

また本実施例によれば、高レベル出力側ＮＰＮバイポー
ラトランジスタのバイパス回路にＮＭＯＳトランジスタ
を用いたダイオードを使用しているため、高速スイッチ
ングが可能である。

更に本実施例によれば、スイッチング動作を行なう素子
に抵抗等の補助素子を用いる必要がないため、回路安定
性及び回路パフォーマンスを高（することができ、ＬＳ
Ｉ化に適した回路構成が実現できる。

（実施例２） 第３図にトーテムポール形２人力ＮＯＲ回路を示す。

第３図に於いて、２Ｇはコレクタが電源端子ｌに、エミ
ッタが出力端子３０に接続される第１のＮＰＮ　ｌ−ラ
ンジスタ、２７はコレクタが出力端子３０に、エミッタ
が固定電位端子２に接続される第２のＮＰＮトランジス
タ、２９は２個の入力端子、２０及び２１は、各ゲート
がそれぞれ異なる入力端子２９に、各ソース及び各ドレ
インが、第１のＮＰＮｔ−ランジスタ２６のコレクタと
ベースとの間に直列にそれぞれ接続される第１及び第２
のＰＭＯ５Ｉ−ランジスタ、２２及び２３は、各ゲート
がそれぞれ異なる入力端子２９に、各ソース及び各ドレ
インが、第２のＮＰＮトランジスタ２７のコレクタとベ
ースとの間に並列にそれぞれ接続される第１及び第２の
ＮＭＯＳ）ランジスタ、２４はゲート及びソースが第１
のＮＰＮトランジスタのベースに接続され、ドレインが
出力端子３０に接続される第３のＮＭＯＳトランジスタ
、２５はゲートが抵抗２８を介し電源端子ｌに、ドレイ
ン及びソースがそれぞれ第２のＮＰＮトランジスタのベ
ースとエミッタとに接続される第４のＮＭＯＳトランジ
スタである。

まず入力２９両方が“０”レベルの時、第１、第２のＰ
ＭＯ５ｔ−ランジスタ２０．２１の両方がオンとなり、
第１、第２のＮＭＯＳトランジスタ２２．２３の両方が
オフとなる。また第３のＮＭＯＳトランジスタ２４はダ
イオードとして、第４のＮＭＯＳｌ−ランジスタ２５は
可変抵抗として動作する。したがって第１のＮＰＮ）ラ
ンジスタ２６のベース電位が上昇し、第１のＮＰＮトラ
ンジスタ２６はオンとなる。一方、第２のＮＰＮトラン
ジスタ２７は非飽和領域にある第４のＮＭＯＳトランジ
スタ２５を介してベース、エミッタ間が短絡されオフと
なる。この結果、第１のＮＰＮトランジスタ２６のエミ
ッタ電流は負荷を充電し、出力３０は”１”レベルとな
る。

入力２９の少なくとも一方が“１”レベルにある時、第
１．第２のＰＭＯＳトランジスタ２ｏ、２１の少なくと
も一方がオフし、ＰＭＯＳトランジスタの直列接続では
オフとなる、また第１、第２のＮＭＯＳトランジスタ２
２．２３の少な（とも一方がオンし、ＮＭＯＳトランジ
スタの並列接続ではオンとなる。したがって第１のＮＰ
Ｎトランジスタ２６のベース電位は、ダイオードとして
動作する第３のＮＭＯＳ）ランジスタ２４により、エミ
ッタ電位に対しＮＭＯＳトランジスタのゲートしきい値
電圧骨高い電位にまで低下する。

ＮＭＯＳｌ−ランジスタのゲートしきい値電圧をバイポ
ーラトランジスタのオン電圧より小さい値に設定するこ
とにより第１のＮＰＮ　ｔ−ランジスタ２６はオフする
。一方、第２のＮＰＮトランジスタ２７のベース、コレ
ツク間は第１、第２のＮＭＯＳトランジスタ２２．２３
の少なくとも一方を介して短絡されるので、第２のＮＰ
Ｎトランジスタ２７はオンとなり、出力３０は“０”レ
ベルとなる。

本実施例においても、第１の実施例と同様な効果が達成
できる。また本実施例によれば、高速かつコンパクトな
ＮＯＲ回路を構成できるので、ＬＳＩ化のための論理設
計が容易となる。

なお、本実施例では２人力ＮＯＲ回路を例にとって説明
したが、３人力ＮＯＲ１４人力ＮＯＲ等の一般の多入力
ＮＯＲ回路にも本発明は容易に拡張し得るものである。

（実施例３） 第４図にトーテムポール形２人力ＮＡＮＤ回路を示す。

第４図に於いて、４６はコレクタが電源端子ｌに、エミ
ッタが出力端子５０に接続される第１のＮＰＮ）ランジ
スタ、４７はコレクタが出力端子５０に、エミッタが固
定電位端子２に接続される第２のＮＰＮ　ｌ−ランジス
タ、４９は２個の入力端子、４０及び４１は、各ゲート
がそれぞれ異なる入力端子４９に、各ソース及び各ドレ
インが、第１のＮＰＮトランジスタ４６のコレクタとベ
ースとの間に並列にそれぞれ接続される第１及び第２の
ＰＭＯＳトランジスタ、４２及び４３は、各ゲ−トがそ
れぞれ異なる入力端子４９に、各ソース及び各ドレイン
が、第２のＮＰＮＩ−ランジスタ４７のコレクタとベー
スとの間に直列にそれぞれ接続される第１及び第２のＮ
ＭＯＳｌ−ランジスタ、４４はゲート及びソースが第１
のＮＰＮ）ランジスタのベースに接続され、ドレインが
出力端子５０に接続される第３のＮＭＯＳトランジスタ
、４７はゲートが抵抗４８を介し電源端子１に、ドレイ
ン及びソースがそれぞれ第２のＮＰＮトランジスタのベ
ースとエミッタとに接続される第４のＮＭＯＳトランジ
スタである。

まず入力４９の少なくとも一方が“０”レベルの時、第
１、第２のＰＭＯＳトランジスタ４０．４１の少なくと
も一方がオンし、ＰＭＯＳトランジスタの並列接続では
オンとなる。また第１、第２のＮＭＯＳ）ランジスタ４
２．４３の少なくとも一方がオフし、ＮＭＯＳトランジ
スタの直列接続ではオフとなる。また第３のＮＭＯＳト
ランジスタ４４はタイオードとして、第４のＮＭＯＳト
ランジスタ４５は可変抵抗として動作する。したがって
第１のＮＰＮトランジスタ４６のベース電位が上昇し、
第１のＮＰＮＩ−ランジスタ４６はオンとなる。一方第
２のＮＰＮトランジスタ４７は非飽和領域にある第４の
ＮＭＯＳトランジスタ４５を介してベース、エミッタ間
が短絡されオフとなる。この結果、第１のＮＰＮトラン
ジスタ４Ｇのエミッタ電流は負荷を充電し、出力５ｏは
“ｌ”レベルとなる。

入力４９両方が“ｌ”レベルの時、第１、第２のＰＭＯ
Ｓ）ランジスク４０．４１の両方がオフし、ＰＭＯＳ）
−ランジスタの並列接続ではオフとなる。また第１、第
２のＮＭＯＳトランジスタ４２．４３の両方がオンし、
ＮＭＯＳｌ−ランジスタの直列接続ではオンとなる。し
たがって第１のＮＰＮＩ−ランジスタ４６のベース電位
は、ダイオードとして動作する第３のＮＭＯＳｌ−ラン
ジスク４４により、エミッタ電位に対しＮＭＯＳｌ−ラ
ンジスタのゲートしきい値電圧分高い電位にまで低下す
る。ＮＭＯＳトランジスタのゲートしきい値電圧をバイ
ポーラトランジスタのオン電圧より小さい値に設定する
ことにより第１のＮＰＮ　ｌ−ランジスタ４６はオフす
る。一方、第２のＮＰＮ　Ｉ−ランジスタ４７のベース
、コレクタ間は第１及び第２のＮＭＯＳｌ−ランジスタ
４２．４３を介して短絡されるので、第２のＮＰＮ）ラ
ンジスタ４７はオンとなり、出力５０は“０”レベルと
なる。

本実施例においても、第１の実施例と同様な効果が達成
できる。また本実施例によれば高速かつコンパクトなＮ
ＡＮＤ回路を構成できるので、ＬＳＩ化のための論理設
計が容易となる。

なお、本実施例では２人力ＮＡＮＤ回路を例にとって説
明したが、３人力ＮＡＮＤ、４人力ＮＡＮＤ等の一般の
多大力ＮＡＮＤ回路にも本発明は容易に拡張し得るもの
である。

【発明の効果１ 以上述べた様に本発明によれば、バイポーラトランジス
タ回路の高駆動能力とＣＭＯＳ回路の低消費電力特性を
兼ね備＾た回路を最小段数で構成し、高速、低消費電力
、高集積密度かつ高回路パフォーマンスの半導体集積回
路装置を得ることができる。

【図面の簡単な説明】

第１図は本発明の半導体集積回路装置の一実施例を示す
インバータ回路図。 第２図は従来の半導体集積回路装置を示すインバータ回
路図。 第３図は本発明の他の実施例を示す２人力ＮＯＲ回路図
。 第４図は本発明の更に他の実施例を示す２人力ＮＡＮＤ
回路図。 ｌ・・・・・・・・・電源端子 ２・・・・・・・・・固定電位端子 ｌＯ・・・・・・・・・ＰＭＯ３Ｉ−ランジスタ１１．
１２．１３・・・ＮＭＯＳ）ランジスタ１４．１５・・
・・・・ＮＰＮバイポーラトランジスタ １７・・・・・・・・・入力端子 １８・・・・・・・・・出力端子 １６・・・・・・・・・抵抗素子 １００・・・・・・・・・ＰＭＯ５Ｉ−ランジスタ１０
１・・・・・・・・・ＮＭＯＳトランジスタ１０２．１
０３・・・・・ＮＰＮバイポーラトランジスタ １０６・・・・・・・・・入力端子 １０７・・・・・・・・・出力端子 １０４．１０５・・・・・抵抗素子 ２０．２１・・・・・・ＰＭＯＳトランジスタ２２．２
３．２４．２５ ・・・ＮＭＯＳトランジスタ ２６．２７・・・・・・ＮＰＮバイポーラトランジスタ ２９・・・・・・・・・入力端子 ３０・・・・・・・・・出力端子 ２８・・・・・・・・・抵抗素子 ４０．４１・・・・・・ＰＭＯＳトランジスタ４２．４
３．４４．４５ ・・・ＮＭＯＳｌ−ランジスク ４６．４７・・・・・・ＮＰＮバイポーラトランジスタ ４９・・・・・・・・・人力端子 ５０・・・・・・・・・出力端子 ４８・・・・・・・・・抵抗素子 以上 出願人　セイコーエプソン株式会社 代理人　弁理士　上柳　雑音（他１名）第１図 第２図 第３図 ■ 第４図

Claims (3)

【特許請求の範囲】
1. （１）コレクタが電源端子に、エミッタが出力端子に接
   続される第１のＮＰＮバイポーラトランジスタと、コレ
   クタが上記出力端子に、エミッタが固定電位端子に接続
   される第２のＮＰＮバイポーラトランジスタと、ゲート
   が入力端子に、ソース及びドレインがそれぞれ上記第１
   のＮＰＮバイポーラトランジスタのコレクタとベースと
   に接続されるＰ型電界効果トランジスタと、ゲートが上
   記入力端子に、ドレイン及びソースがそれぞれ上記第２
   のＮＰＮバイポーラトランジスタのコレクタとベースに
   接続される第１のＮ型電界効果トランジスタと、ゲート
   及びソースが上記第１のＮＰＮバイポーラトランジスタ
   のベースに接続され、ドレインが上記出力端子に接続さ
   れる第２の電界効果トランジスタと、ゲートが抵抗を介
   し電源端子に接続され、ドレイン及びソースがそれぞれ
   上記第２のＮＰＮバイポーラトランジスタのベースとエ
   ミッタとに接続される第３のＮ型電界効果トランジスタ
   を具備することを特徴とする半導体集積回路装置。
2. （２）コレクタが電源端子に、エミッタが出力端子に接
   続される第１のＮＰＮバイポーラトランジスタと、コレ
   クタが上記出力端子に、エミッタが固定電子端子に接続
   される第２のＮＰＮバイポーラトランジスタと、Ｋ個（
   Ｋ≧２）の入力端子と、各ゲートがそれぞれ異なる上記
   入力端子に、各ソース及び各ドレインが上記第１のＮＰ
   Ｎバイポーラトランジスタのコレクタとベースの間に並
   列にそれぞれ接続されるＫ個のＰ型電界効果トランジス
   タと、各ゲートがそれぞれ異なる上記入力端子に、各ド
   レイン及び各ソースが上記第２のＮＰＮバイポーラトラ
   ンジスタのコレクタとベースとの間に直列にそれぞれ接
   続されるＫ個のＮ型電界効果トランジスタと、ゲート及
   びソースが上記第１のＮＰＮバイポーラトランジスタの
   ベースに接続され、ドレインが上記出力端子に接続され
   る他のＮ型電界効果トランジスタと、ゲートが抵抗を介
   し電源端子に接続され、ドレイン及びソースがそれぞれ
   上記第２のＮＰＮバイポーラトランジスタのベースとエ
   ミッタとに接続される更に他のＮ型電界効果トランジス
   タを具備することを特徴とする半導体集積回路装置。
3. （３）コレクタが電源端子に、エミッタが出力端子に接
   続される第１のＮＰＮバイポーラトランジスタと、コレ
   クタが上記出力端子に、エミッタが固定電位端子に接続
   される第２のＮＰＮバイポーラトランジスタと、Ｋ個（
   Ｋ≧２）の入力端子と、各ゲートがそれぞれ異なる上記
   入力端子に、各ソース及び各ドレインが上記第１のＮＰ
   Ｎバイポーラトランジスタのコレクタとベースの間に直
   列にそれぞれ接続されるＫ個のＰ型電界効果トランジス
   タと、各ゲートがそれぞれ異なる上記入力端子に、各ド
   レイン及び各ソースが上記第２のＮＰＮバイポーラトラ
   ンジスタのコレクタとベースとの間に並列にそれぞれ接
   続されるＫ個のＮ型電界効果トランジスタと、ゲート及
   びソースが上記第１のＮＰＮバイポーラトランジスタの
   ベースに接続され、ドレインが上記出力端子に接続され
   る他のＮ型電界効果トランジスタと、ゲートが抵抗を介
   し電源端子に接続され、ドレイン及びソースがそれぞれ
   上記第２のＮＰＮバイポーラトランジスタのベースとエ
   ミッタとに接続される更に他のＮ型電界効果トランジス
   タを具備することを特徴とする半導体集積回路装置。