KR20120026517A - 광대역 반도체 파워 ｊｆｅｔ용의 고온 게이트 드라이버 및 이를 포함하는 집적회로 - Google Patents

광대역 반도체 파워 ｊｆｅｔ용의 고온 게이트 드라이버 및 이를 포함하는 집적회로 Download PDF

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에스에스 에스시 아이피, 엘엘시
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Abstract

본 발명은 광대역 반도체 파워 JFET용의 고온 내열 게이트 드라이버에 관한 것으로, (ⅰ) 입력, (ⅱ) 출력, (ⅲ) 제1 공급전압을 받기위한 제1 레퍼런스 라인, (ⅳ) 제2 공급전압을 받기위한 제2 레퍼런스 라인, (ⅴ) 접지단자, (ⅵ) 제1 JFET, (ⅶ) 제2 JFET, (ⅷ) 제3 JFET, (ⅸ) 제4 JFET, (ⅹ) 제5 JFET 및 (iⅹ) 제6 JFET(Q106)를 갖고, 고온에서 견딜 수 있는 비반전 및 반전 게이트 드라이버에 관한 것이다. 이런 게이트 드라이버는 SiC 파워 JFET의 최대온도에서도 제대로 동작할 수 있다.

Description

광대역 반도체 파워 ＪＦＥＴ용의 고온 게이트 드라이버 및 이를 포함하는 집적회로{HIGH TEMPERATURE GATE DRIVERS FOR WIDE BANDGAP SEMICONDUCTOR POWER JFETS AND INTEGRATED CIRCUITS INCLUDING THE SAME}
본 발명은 게이트 드라이버와 이를 포함한 집적회로에 관한 것으로, 구체적으로는 광대역 반도체 파워 JFET용의 고온 내열 게이트 드라이버에 관한 것이다.
실리콘 카바이드(SiC) JFET(junction field effect transistor)의 가장 큰 적용분야는 고온 환경에 맞게 설계된 전력전자분야이다. SiC JFET가 예외적으로 고온에서도 작 동작할 수는 있어도, 고온에서 견딜 수 있는 게이트 드라이버는 아직 없는 형편이다. 현재의 해결책은 제어부를 저온환경에 배치하거나, 시스템의 일부나 전체의 안전 작동온도를 유지하기 위한 냉각장치를 사용하는 것이다. 그러나, 어떤 반도체 파워 트랜지스터라도 최적의 성능을 내려면, 기생영향(예; 원치않는 공진이나 게이트 제어신호에서의 접지잡음)을 줄이기 위해 게이트 드라이버를 가능한한 파워 트랜지스터에 가까이 배치해야만 한다. 이런 종류의 원치않는 기생영향으로 인해 파워 트랜지스터가 잘못 스위칭되고 장치나 시스템이 고장날 우려가 높아진다.
파워 트랜지스터는 일반적으로 풀업(pull-up)이나 풀다운(pull-down) 트랜지스터를 갖는 토템폴(totem pole) 회로로 구동된다. 이런 트랜지스터들은 보통 MOSFET(metal-oxide-semiconductor field effect transistor)나 BJT(bipolar junction transistor)이고 (한쪽은 양극이고 다른쪽은 접지된) 단극 공급전압이나 (양극과 음극을 갖는) 쌍극 공급전압에 연결된다. 가장 일반적이고 간단한 형태의 토템폴 회로는 상보로직(논리)를 이용해 구성되고, 그 예로는 NPN, PNP, P-채널 또는 N-채널 소자가 있다. 그러나, 2개의 N형 소자로도 같은 기능을 얻을 수 있다.
토템폴 회로는 전류증폭기로 기능하고, 필요하다면 전랍레벨 시프터로 작용하여 입력단에서 저전류 구동신호를 받아 부하 트랜지스터를 위한 고전류를 생성한다. 풀업, 풀다운 전원전압은 입력 제어신호의 논리 하이나 로우 값에 일치할 필요가 없다. 다른 파워 트랜지스터와 마찬가지로, SiC 파워 JFET 역시 토템폴 드라입버에 의해 구동될 수 있다. 이 작업은 Si BJT/MOSFET, IGFET(insulated gated field effect transistor) 또는 MISFET를 이용해 이산형으로 이루어질 수 있다. 그러나, 이런 소자들은 SiC 파워 JFET의 최대온도(즉, 300℃를 넘는 온도)에서는 작동할 수 없다.
이상의 문제점을 감안하여, 본 발명은 SiC 파워 JFET의 최대온도에서 동작할 수 있는 게이트 드라이버를 제공하는 것을 목적으로 한다. 이런 드라이버들을 사용하면 고온 환경에서도 SiC 파워 JFET(증가형이든 공핍형이든)를 최적으로 이용할 수 있다.
본 발명은 고온에서 견딜 수 있는 비반전 게이트 드라이버에 관한 것이다. 이 게이트 드라이버는 (ⅰ) 입력, (ⅱ) 출력, (ⅲ) 제1 공급전압을 받기위한 제1 레퍼런스 라인, (ⅳ) 제2 공급전압을 받기위한 제2 레퍼런스 라인, (ⅴ) 접지단자, (ⅵ) 제1 JFET, (ⅶ) 제2 JFET, (ⅷ) 제3 JFET, (ⅸ) 제4 JFET, (ⅹ) 제5 JFET 및 (iⅹ) 제6 JFET(Q106)를 갖는다. 제1 내지 제6 JFET 각각은 게이트, 소스, 드레인을 갖는다.
이런 게이트 드라이버는 아래와 같이 구성된다:
(ⅰ) 제1 JFET의 게이트는 제1 JFET(Q101)의 소스에 연결되고, 제1 JFET의 드레인은 제1 공급전압을 받기위한 제1 레퍼런스 라인에 연결;
(ⅱ) 제2 JFET의 게이트는 입력에 연결되고, 제2 JFET의 드레인은 제1 JFET의 게이트와 소스에 연결되며, 소스는 제2 공급전압을 받기위한 제2 레퍼런스 라인에 연결;
(ⅲ) 제3 JFET의 게이트는 제3 JFET의 소스에 연결되고, 드레인은 제1 공급전압을 받기위한 제1 레퍼런스 라인과 제1 JFET의 드레인에 연결;
(ⅳ) 제4 JFET의 게이트는 제1 JFET의 소스와 게이트와 제2 JFET의 드레인에 연결되고, 드레인은 제3 JFET의 게이트와 소스에 연결되며, 소스는 제2 공급전압을 받기위한 제2 레퍼런스 라인과 제2 JFET의 소스에 연결;
- 제5 JFET(Q105)의 게이트는 제3 JFET(Q103)의 소스와 게이트와 제4 JFET(Q104)의 드레인에 연결;
(ⅴ) 제5 JFET의 드레인은 제1 레퍼런스 라인과 제3 JFET의 드레인과 제1 JFET의 드레인에 연결되고, 소스는 출력에 연결;
(ⅵ) 제6 JFET의 게이트는 제1 JFET의 소스와 게이트와 제2 JFET의 드레인과 제4 JFET의 게이트에 연결되고, 드레인은 제5 JFET의 소스와 출력에 연결되며, 소스는 제2 JFET의 소스와 제4 JFET의 소스와 제2 레퍼런스 라인에 연결됨.
이들 제1 내지 제6 JFET들 각각이 SiC N-채널 JFET이다.
또, 제1 및 제3 JFET들은 공핍형이고, 제2 및 제4 내지 제6 JFET들은 증가형일 수 있다.
또, 제1 레퍼런스 라인이 접지 레퍼런스드 양극전압이나 스위치공통 레퍼런스드 양극전압에 연결되고, 제2 레퍼런스 라인이 접지 레퍼런스드 음극전압이나 스위치공통 레퍼런스드 음극전압에 연결될 수 있다. 이 게이트 드라이버는 제1 단자와 제2 단자를 갖는 레벨-시프팅 커패시터를 더 포함하고, 이 커패시터의 제1 단자는 입력에 연결되며 제2 단자는 제2 JFET의 게이트에 연결될 수 있다.
또, 게이트 드라이버가, ⒧ 게이트 드라이버의 출력을 인에이블 또는 디스에이블하기 위한 인에이블 전압 입력단; 및 ⒨ 게이트와 소스와 드레인을 갖는 제7 JFET;를 더 포함하고, 제7 JFET의 게이트는 인에이블 전압 입력단에 연결되고, 드레인은 제1 JFET의 소스와 게이트, 제2 JFET의 드레인, 제4 JFET의 게이트 및 제6 JFET의 게이트에 연결되고, 소스는 접지단자에 연결될 수 있다.
또, 제1 레퍼런스 라인은 접지 레퍼런스드 양극전압원이나 스위치공통 레퍼런스드 양극전압원에 연결되고, 제2 레퍼런스 라인은 접지단자나 스위치공통 단자에 연결될 수도 있다.
또, 게이트 드라이버가, ⒧ 게이트 드라이버의 출력을 인에이블 또는 디스에이블하기 위한 인에이블 전압 입력단; ⒨ 게이트와 소스와 드레인을 갖는 제7 JFET로서, 게이트는 인에이블 전압 입력단에 연결되고, 소스는 접지단자에 연결되며, 드레인은 제4 JFET의 드레인, 제3 JFET의 게이트와 소스 및 제5 JFET의 게이트에 연결되는 제7 JFET; 및 ⒩ 게이트와 소스와 드레인을 갖는 제8 JFET로서, 게이트는 인에이블 전압 입력단과 제7 JFET의 게이트에 연결되고, 소스는 접지단자에 연결되며, 드레인은 제6 JFET의 드레인과 제5 JFET의 소스와 출력에 연결되는 제8 JFET;를 더 포함할 수도 있다.
게이트 드라이버의 입력이 저전류 접지 레퍼런스드 입력 로직신호 또는 저전류 스위치공통 레퍼런스드 입력 로직신호일 수도 있다. 게이트 드라이버의 출력은 접지 레퍼런스드 신호나 스위치공통 레퍼런스드 신호일 수 있다.
본 발명은 고온에서 견디는 반전 게이트 드라이버에 관한 것이기도 하다. 이 게이트 드라이버는 (ⅰ) 입력, (ⅱ) 출력, (ⅲ) 제1 공급전압을 받기위한 제1 레퍼런스 라인, (ⅳ) 제2 공급전압을 받기위한 제2 레퍼런스 라인, (ⅴ) 접지단자, (ⅵ) 제1 JFET, (ⅶ) 제2 JFET, (ⅷ) 제3 JFET, (ⅸ) 제4 JFET, (ⅹ) 제5 JFET 및 (iⅹ) 제6 JFET를 갖는다. 6개 JFET 각각은 게이트와 소스와 드레인을 갖는다.
이 게이트 드라이버는 아래와 같이 구성된다:
(ⅰ) 제1 JFET의 게이트는 제1 JFET의 소스에 연결되고, 드레인은 제1 레퍼런스 라인에 연결;
(ⅱ) 제2 JFET의 게이트는 레벨-시프팅 커패시터를 통해 입력에 연결되고, 드레인은 제1 JFET의 게이트와 소스에 연결되며, 소스는 제2 레퍼런스 라인에 연결;
(ⅲ) 제3 JFET의 게이트는 제3 JFET의 소스에 연결되고, 드레인은 제1 레퍼런스 라인과 제1 JFET의 드레인에 연결;
(ⅳ) 제4 JFET의 게이트는 제1 JFET의 소스와 게이트와 제2 JFET의 드레인에 연결되고, 드레인은 제3 JFET의 게이트와 소스에 연결되며, 소스는 제2 레퍼런스 라인과 제2 JFET의 소스에 연결;
(ⅴ) 제5 JFET의 게이트는 제1 JFET의 소스와 게이트와 제2 JFET의 드레인 및 제4 JFET의 게이트에 연결되고, 드레인은 제1 레퍼런스 라인과 제3 JFET의 드레인과 제1 JFET의 드레인에 연결되며, 소스는 출력에 연결;
(ⅵ) 제6 JFET의 게이트는 제3 JFET의 소스와 게이트와 제4 JFET의 드레인에 연결되고, 드레인은 제5 JFET의 소스와 출력에 연결되며, 소스는 제2 JFET의 소스와 제4 JFET의 소스와 제2 레퍼런스 라인에 연결됨.
이들 6개 JFET 모두 SiC N-채널 JFET이다.
또, 제1 및 제3 JFET는 공핍형이고, 나머지는 증가형이다.
또, 제1 레퍼런스 라인이 접지 레퍼런스드 양극전압이나 스위치공통 레퍼런스드 양극전압에 연결되고, 제2 레퍼런스 라인이 접지 레퍼런스드 음극전압이나 스위치공통 레퍼런스드 음극전압에 연결된다.
또, 이 게이트 드라이버는 제1 단자와 제2 단자를 갖는 레벨-시프팅 커패시터를 더 포함하고, 이 커패시터의 제1 단자는 입력에 연결되며 제2 단자는 제2 JFET의 게이트에 연결된다.
또, 제1 레퍼런스 라인은 접지 레퍼런스드 양극전압원이나 스위치공통 레퍼런스드 양극전압원에 연결되고, 제2 레퍼런스 라인은 접지단자나 스위치공통 단자에 연결될 수 있다.
이 게이트 드라이버의 입력은 저전류 접지 레퍼런스드 입력 로직신호 또는 저전류 스위치공통 레퍼런스드 입력 로직신호일 수 있다. 출력은 접지 레퍼런스드 신호나 스위치공통 레퍼런스드 신호이다. 인 것을 특징으로 하는 반전 게이트 드라이버.
본 발명은 또한, 이상 설명한 비반전 게이트 드라이버; RC 드라이브 인터페이스 회로 또는 역병렬 다이오드 드라이브 인터페이스 회로; 및 광대역 반도체 파워 JFET를 포함하는 집적회로도 제공한다. 이EO, 광대역 반도체 파워 JFET가 SiC 파워 JFET일 수 있다.
본 발명은 또한 전술한 반전 게이트 드라이버; RC 드라이브 인터페이스 회로 또는 역병렬 다이오드 드라이브 인터페이스 회로; 및 광대역 반도체 파워 JFET;를 포함하는 집적회로도 제공한다. 마찬가지로, 이때의 광대역 반도체 파워 JFET는 SiC 파워 JFET일 수 있다.
도 1은 본 발명의 일례에 따라 음극 전압원을 갖는 SiC 고온 접지 레퍼런스드 비반전 게이트 드라이버의 회로도;
도 2는 본 발명에 따른 SiC 고온 접지 레퍼런스드 비반전 게이트 드라이버의 회로도;
도 3은 본 발명에 따른 게이트 드라이버의 출력단을 인에이블/디스에이블하기 위한 전압(Venable)과 음극 전압원을 갖는 SiC 고온 게이트 드라이버의 회로도;
도 4는 전압 입력단(Venable)을 갖는 SiC 고온 접지 레퍼런스드 비반전 게이트 드라이버의 회로도;
도 5는 양극과 음극 전압원을 갖는 본 발명에 따른 SiC 고온 접지 레퍼런스드 반전 게이트 드라이버의 회로도;
도 6은 본 발명에 따른 SiC 고온 접지 레퍼런스드 양극전압원 반전 게이트 드라이버의 회로도;
도 7은 도 1~4에 도시된 비반전 게이트 드라이버의 파형도;
도 8은 도 5~6에 도시된 반전 게이트 드라이버의 파형도;
도 9A는 본 발명의 일례에 따른 게이트 드라이버용의 RC 드라이브 인터페이스 회로도;
도 9B는 본 발명의 일례에 따른 게이트 드라이버용의 역병렬 드라이브 인터페이스 회로도;
도 10은 SiC형 트랜지스터를 이용한 N-채널 로직 토템폴 회로도;
도 11은 SiC형 트랜지스터를 이용한 N-채널 로직 공핍부하 인버터의 회로도회로도.
이하, 첨부 도면들을 참조하여 본 발명에 대해 자세히 설명한다.
다른 파워 트랜지스터와 마찬가지로, SiC 파워 JFET는 보통 토템폴(totem pole) 드라이버로 구동된다. 이 임무는 SiBJT/MOSFET나 IGFET(insulated gate field effect transistor) 또는 MISFET(metal-insulator-semiconductor FET)에 의해서 이산적으로 달성될 수 있지만, 현재 이런 종류의 소자들 중에서 SiC 파워 JFET의 최대 온도조건에 맞는 고온 소신호 이산소자는 없다.
소신호, 공핍형-증가형 WBG N-채널 JFET는 전류 SiC 파워 JFET 소자의 설계를 기반으로 제작될 수 있다. 그러나, 현재 p형 소자 설계는 전혀 구할 수 없으므로, 소신호 WBG N-채널 JFET만으로 이루어진 게이트 드라이버는 CMOS 로직보다는 N-채널로직을 기반으로 한 회로설계를 필요로 한다. N-채널이나 CMOS 로직의 비슷한 실리콘 이산소자들을 이용해 비슷한 회로를 설계할 수 있지만, 모든 SiC 회로처럼 고온동작은 전혀 불가능하다.
소신호 공핍-증가형 SiC JFET를 사용한 모든 SiC N-채널 로직게이트 드라이버를 이용한 회로라면 고온 게이트 드라이버 회로로서 입력으로서의 디지털 로직펄스를 받을 수 있고, 또한 파워 JFET에 필요한 피크 전류와 올바른 전압 레벨의 게이트 제어펄스를 생성할 수도 있을 것이다.
소신호 WBG(SiC 또는 GaN) N-채널 JFET만을 사용해 고온 게이트 드라이버를 구성하기 위해, N-채널 토템폴을 먼저 개발했다. 도 10은 소신호 SiC JFET 기술을 이용한 N-채널 토템폴(1000)의 회로도이다. 토템폴에 사용된 소자들은 수 암페어 정도의 피크전류는 통과시키고 수십 볼트의 전압은 차단하는데 필요할 수 있다.
토템폴의 상부측 소자를 구동시키기 위해, 입력신호가 게이트에서 반전된다. 이런 동작은 소신호 SiC JFET만을 이용해 구축된 N-채널 로직 인버터 회로에 의해 이루어진다. 사용할 수 있는 N-채널 인버터에는 증가부하형, 공핍부하형, 저항부하형의 3종류가 있다.
도 11은 소신호 SiC JFET 기술을 이용한 N-채널 로직 공핍부하형 인버터(1100)의 회로도이다. 이 인버터에 사용된 소자들은 토템폴 JFET의 게이트에 필요한 수십 mA 정도의 피크전류는 통과시키고 동일한 전압 레벨은 차단하기만 하면 된다.
입력제어신호와 하부 스위치 사이에는 드라이버의 고장이 유저의 제어회로에 직접적인 피해를 입히지 않도록 버퍼를 배치한다. 한쪽 스위치의 신호만 반전시키면 되지만, 하부 FET의 버퍼도 인버터형일 수 있다.
도 1~6은 게이트 드라이버의 여러가지 실시예의 회로도들이다. 게이트 드라이버들은 보통 2개의 N-채널로직 반전 버퍼 뒤에 하나의 N-채널 로직 토템폴이 이어져 이루어진다.
본 발명의 목적에 의하면, 본 발명은 비반전(non-inverting) 게이트 드라이버에 관한 것이다.
도 1은 본 발명의 일례에 따른 SiC 고온 접지 레퍼런스드 비반전 게이트 드라이버(100)의 회로도이다. 도 1의 N-채널 게이트 드라이버는 공핍형과 증가형의 소신호 N-채널 SiC JFET를 이용해 개발된 것이다. 일례로, 비반전 게이트 드라이버(100)는 (ⅰ) 입력(Vin), (ⅱ) 출력(Vout), (ⅲ) 제1 공급전압(Vdd)을 받기위한 제1 레퍼런스 라인, (ⅳ) 제2 공급전압(Vss)을 받기위한 제2 레퍼런스 라인, (ⅴ) 접지단자, (ⅵ) 제1 JFET(Q101), (ⅶ) 제2 JFET(Q102), (ⅷ) 제3 JFET(Q103), (ⅸ) 제4 JFET(Q104), (ⅹ) 제5 JFET(Q105) 및 (iⅹ) 제6 JFET(Q106)를 갖는다. 제1 내지 제6 JFET(Q101~6) 각각은 게이트, 소스, 드레인을 갖는다.
도 1에 의하면, 비반전 게이트 드라이버(100)는 아래와 같은 구성을 갖는다:
- 제1 JFET(Q101)의 게이트는 제1 JFET(Q101)의 소스에 연결;
- 제1 JFET(Q101)의 드레인은 제1 공급전압(Vdd)을 받기위한 제1 레퍼런스 라인에 연결;
- 제2 JFET(Q102)의 게이트는 입력(Vin)에 연결;
- 제2 JFET(Q102)의 드레인은 제1 JFET(Q101)의 게이트와 소스에 연결;
- 제2 JFET(Q102)의 소스는 제2 공급전압(Vss)을 받기위한 제2 레퍼런스 라인에 연결;
- 제3 JFET(Q103)의 게이트는 제3 JFET(Q103)의 소스에 연결;
- 제3 JFET(Q103)의 드레인은 제1 공급전압(Vdd)을 받기위한 제1 레퍼런스 라인과, 제1 JFET(Q101)의 드레인에 연결;
- 제4 JFET(Q104)의 게이트는 제1 JFET(Q101)의 소스와 게이트와 제2 JFET(Q102)의 드레인에 연결;
- 제4 JFET(Q104)의 드레인은 제3 JFET(Q103)의 게이트와 소스에 연결;
- 제4 JFET(Q104)의 소스는 제2 공급전압(Vss)을 받기위한 제2 레퍼런스 라인과, 제2 JFET(Q102)의 소스에 연결;
- 제5 JFET(Q105)의 게이트는 제3 JFET(Q103)의 소스와 게이트와 제4 JFET(Q104)의 드레인에 연결;
- 제5 JFET(Q105)의 드레인은 제1 공급전압(Vdd)을 받기위한 제1 레퍼런스 라인과, 제3 JFET(Q103)의 드레인과, 제1 JFET(Q101)의 드레인에 연결;
- 제5 JFET(Q105)의 소스는 출력(Vout)에 연결;
- 제6 JFET(Q106)의 게이트는 제1 JFET(Q101)의 소스와 게이트와, 제2 JFET(Q102)의 드레인과, 제4 JFET(Q104)의 게이트에 연결;
- 제6 JFET(Q106)의 드레인은 제5 JFET(Q105)의 소스와 출력(Vout)에 연결;
- 제6 JFET(Q106)의 소스는 제2 JFET(Q102)의 소스와, 제4 JFET(Q104)의 소스와, 제2 공급전압(Vss)을 받기위한 제2 레퍼런스 라인에 연결.
여기서 게이트 드라이버(100)의 제1 내지 제6 JFET(Q101~6)은 모두 SiC N-채널 JFET이다.
또, 게이트 드라이버(100)의 제1 및 제3 JFET(Q101,103)은 공핍형이고, 나머지 JFET는 증가형일 수 있다.
또, 제1 공급전압(Vdd)을 받기위한 제1 레퍼런스 라인은 접지 레퍼런스드 양극전압이나 스위치공통 레퍼런스드 양극전압에 연결된다. 제2 공급전압(Vss)을 받기위한 제2 레퍼런스 라인은 접지 레퍼런스드 음극전압이나 스위치공통 레퍼런스드 음극전압에 연결된다. 도 1의 회로의 게이트 드라이버는 레벨 시프팅 커패시터(C1)를 더 포함한다. 이 커패시터(C1)의 한 단자는 입력(Vin)에 연결되고, 다른 단자는 제2 JFET(Q102)의 게이트에 연결된다.
증가형 JFET를 한두개 더 추가하면, 게이트 드라이버에 인에이블/디스에이블 입력단을 추가할 수 있다. Venable 입력단에 0V의 전압을 걸어주면, 게이트 드라이버의 출력단이 인에이블된다. Venable 입력단에 +5V를 걸어주면, 게이트 드라이버의 출력(Vout)이 디스에이블된다. 이는 인에블링 입력단을 필요로 하는 모든 회로에 대한 본 발명의 다른 실시예이다. 공핍형이나 증가형 SiC 파워 JPET의 구동전압을 최적화하기 위해 전압(Vdd, Vss)을 조절할 수 있다.
도 3은 본 발명에 따른 게이트 드라이버의 출력단을 인에이블/디스에이블하기 위한 전압(Venable)과 음극 전압원을 갖는 SiC 고온 게이트 드라이버(300)의 회로도이다. 이 회로는 (ⅰ) 게이트 드라이버의 출력(Vout)을 인에이블/디스에이블하기 위한 인에이블 전압 입력단(Venable)과, (ⅱ) 제7 JFET(Q307)를 갖는다. 제7 JFET(Q107)의 게이트는 인에이블 전압 입력단(Venable)에 연결되고, 드레인은 제1 JFET(Q301)의 소스와 게이트, 제2 JFET(Q302)의 드레인, 제4 JFET(Q304)의 게이트 및 제6 JFET(306)의 게이트에 연결되며, 제7 JFET(Q307)의 소스는 접지단자에 연결된다.
한편, 제1 공급전압(Vdd)을 받는 제1 레퍼런스 라인은 접지 레퍼런스드 양극전압원이나 스위치공통 레퍼런스드 양극전압원에 연결되고, 제2 공급전압(Vss)을 받는 제2 레퍼런스 라인은 접지단자나 스위치공통 단자에 연결된다. 전압 입력단(Venable)을 갖는 SiC 고온 접지 레퍼런스드 비반전 게이트 드라이버(400)의 회로도가 도 4에 도시되었다. 이 게이트 드라이버(400)는 (ⅰ) 게이트 드라이버의 출력(Vout)을 인에이블/디스에이블하기 위한 인에이블 전압 입력단(Venable)과, (ⅱ) 제7 JFET(Q407)(여기서, 제7 JFET(Q407)의 게이트는 전압 입력단(Venable)에 연결되고, 소스는 접지단자에 연결되며, 드레인은 제4 JFET(Q404)의 드레인, 제3 JFET(Q403)의 게이트와 소스, 제5 JFET의 게이트에 각각 연결됨), 및 (ⅲ) 제8 JFET(Q408)을 더 포함하는데, 여기서 제8 JFET(Q408)의 게이트는 전압 입력단(Venable)과 제7 JFET(Q407)의 게이트에 연결되고, 소스는 접지단자에 연결되며, 드레인은 제6 JFET(Q406)의 드레인과 제5 JFET(Q405)의 소스와 출력(Vout)에 각각 연결된다.
게이트 드라이버의 입력(Vin)은 저전류, 접지 레퍼런스드 입력 로직신호 또는 저전류 스위치공통 레퍼런스드 입력 로직신호이다. 게이트 드라이버의 출력(Vout)은 접지 레퍼런스드 신호나 스위치공통 레퍼런스드 신호이다.
한편, 본 발명은 반전 게이트 드라이버에 관한 것으로, 도 5에 도시된 반전 게이트 드라이버(500)는 (ⅰ) 입력(Vin), (ⅱ) 출력(Vout), (ⅲ) 제1 공급전압(Vdd)을 받기위한 제1 레퍼런스 라인, (ⅳ) 제2 공급전압(Vss)을 받기위한 제2 레퍼런스 라인, (ⅴ) 접지단자, (ⅵ) 제1 JFET(Q501), (ⅶ) 제2 JFET(Q502), (ⅷ) 제3 JFET(Q503), (ⅸ) 제4 JFET(Q504), (ⅹ) 제5 JFET(Q505) 및 (iⅹ) 제6 JFET(Q506)를 갖는다. 6개 JFET 각각은 게이트와 소스와 드레인을 갖는다.
도 5에 도시된 바와 같이, 반전 게이트 드라이버(500)는 아래와 같은 구성을 갖는다:
- 제1 JFET(Q501)의 게이트는 제1 JFET(Q501)의 소스에 연결;
- 제1 JFET(Q501)의 드레인은 제1 공급전압(Vdd)을 받기위한 제1 레퍼런스 라인에 연결;
- 제2 JFET(Q502)의 게이트는 레벨-시프팅 커패시터(C5)를 통해 입력(Vin)에 연결;
- 제2 JFET(Q502)의 드레인은 제1 JFET(Q501)의 게이트와 소스에 연결;
- 제2 JFET(Q502)의 소스는 제2 공급전압(Vss)을 받기위한 제2 레퍼런스 라인에 연결;
- 제3 JFET(Q503)의 게이트는 제3 JFET(Q503)의 소스에 연결;
- 제3 JFET(Q503)의 드레인은 제1 공급전압(Vdd)을 받기위한 제1 레퍼런스 라인과, 제1 JFET(Q501)의 드레인에 연결;
- 제4 JFET(Q504)의 게이트는 제1 JFET(Q501)의 소스와 게이트와 제2 JFET(Q502)의 드레인에 연결;
- 제4 JFET(Q504)의 드레인은 제3 JFET(Q503)의 게이트와 소스에 연결;
- 제4 JFET(Q504)의 소스는 제2 공급전압(Vss)을 받기위한 제2 레퍼런스 라인과, 제2 JFET(Q502)의 소스에 연결;
- 제5 JFET(Q505)의 게이트는 제1 JFET(Q501)의 소스와 게이트, 제2 JFET(Q502)의 드레인 및 제4 JFET(Q504)의 게이트에 연결;
- 제5 JFET(Q505)의 드레인은 제1 공급전압(Vdd)을 받기위한 제1 레퍼런스 라인과, 제3 JFET(Q503)의 드레인과, 제1 JFET(Q501)의 드레인에 연결;
- 제5 JFET(Q505)의 소스는 출력(Vout)에 연결;
- 제6 JFET(Q506)의 게이트는 제3 JFET(Q503)의 소스와 게이트와, 제4 JFET(Q504)의 드레인에 연결;
- 제6 JFET(Q506)의 드레인은 제5 JFET(Q505)의 소스와 출력(Vout)에 연결;
- 제6 JFET(Q506)의 소스는 제2 JFET(Q502)의 소스와, 제4 JFET(Q504)의 소스와, 제2 공급전압(Vss)을 받기위한 제2 레퍼런스 라인에 연결.
6개 JFET 모두 SiC N-채널 JFET이다.
또, 제1 및 제3 JFET(Q501,503)은 공핍형이고, 나머지는 증가형이다.
또, 제1 공급전압(Vdd)을 받기위한 제1 레퍼런스 라인은 접지 레퍼런스드 양극전압이나 스위치공통 레퍼런스드 양극전압에 연결된다. 제2 공급전압(Vss)을 받기위한 제2 레퍼런스 라인은 접지 레퍼런스드 음극전압이나 스위치공통 레퍼런스드 음극전압에 연결된다.
도 6의 다른 회로도에서는, 게이트 드라이버의 제1 레퍼런스 라인이 접지 레퍼런스드 양극전압이나 스위치공통 레퍼런스드 양극전압에 연결된다. 제2 공급전압(Vss)을 받기위한 제2 레퍼런스 라인은 접지 단자나 스위치공통 단자에 연결된다.
게이트 드라이버의 입력(Vin)은 저전류, 접지 레퍼런스드 입력 로직신호 또는 저전류 스위치공통 레퍼런스드 입력 로직신호이다. 게이트 드라이버의 출력(Vout)은 접지 레퍼런스드 신호나 스위치공통 레퍼런스드 신호이다.
도 1~6의 반전 버퍼 스테이지는 저항부하, 증가부하 또는 공핍부하를 기초로 창출될 수 있다. 제1 및 제2 JFET를 갖는 제1 반전버퍼는 제3, 제4 JFET, 하나의 토템폴 트랜지스터, 비반전 회로용의 제6 JFET 및 반전회로용의 제5 JFET를 갖는 제2 인버터를 구동한다. 제1 인버터는 토템폴 트랜지스터를 구동하기위해 전류를 충분히 증폭한다. 이어서, 제2 인버터는 나머지 토템폴 트랜지스터와 비반전 회로용의 제5 JFET 및 반전회로용의 제6 JFET를 구동하는데 사용된다.
도 2~6에 도시된 다른 예에서는 제1 인버터가 인버터용의 제6 JFET가 아닌 비반전 회로용의 제5 JFET를 구동하고, 제2 인버터는 제5 JFET가 아닌 제6 JFET를 구동하는 점이 다르다. 도 1에 도시된 비반전 회로에서는, 입력전압(Vin)이 로직 하이상태로 바뀌면서, 제2 JFET(증가형 트랜지스터)가 제1 인버터의 출력을 로우 상태로 유도하도록 구동된다. (공핍형) 제1 트랜지스터는 포화상태로 구동되고 온상태 전압을 Vdd까지 올린다. 제4 JFET(증가형)의 게이트는 접지되고 제1 인버터의 출력에 의해 핀치-오프(pinch-off) 상태로 고정된다. 이어서, 제2 인버터의 출력이 제3 JFET(공핍형)에 의해 Vdd까지 상승된다. 제2 인버터의 출력에 의해 제5 JFET(증가형)이 작동되어 회로의 출력을 Vdd까지 높인다. 입력이 로직 로우 상태로 바뀌면, 제2 JFET가 핀치오프되고, 제1 JFET는 제1 인버터의 출력을 하이 상태로 높인다. 제4 JFET가 작동되어 제2 인버터의 출력을 로우 상태로 만든다. 제5 JFET가 핀치오프되고, 제6 JFET가 작동되어 드라이버 회로의 출력을 로우상태로 만든다.
도 7은 도 1~4의 비반전 게이트 드라이버의 파형도이다.
도 8은 도 5~6의 반전 게이트 드라이버의 파형도이다.
이상 설명한 SiC 파워 JFET를 갖는 본 발명의 게이트 드라이버를 충분히 활용하기 위해, 드라이버 인터페이스 회로를 추가로 사용할 수 있다. 도 9A는 본 발명에 따른 RC 드라이브 인터페이스 회로도이다. 도 9B는 본 발명에 따른 역병렬 다이오드 드라이브 인터페이스 회로도이다. 이들 회로는 추가 전압레벨 시프팅과 게이트전류 제어에 사용된다. (이산형이든 등가형이든) 직렬 게이트 저항을 추가하여 dV/dt를 더 조절할 수 있다.
본 발명의 이상의 실시예들은 응용례에 따라 다양한 방법으로 실현될 수 있다.
일례로, 이산, 소신호, SiC, 공핍형, 증가형 N-채널 JFET를사용해 게이트 드라이버를 제작할 수 있다.
한편으로는, 고온에 견디는 포장의 집적회로에 게이트 드라이버를 적용하여 SiC 파워 JFET를 구동하기 위한 싱글칩 게이트 드라이버를 제공할 수 있다. 이때, 싱글칩 게이트 드라이버를 SiC 파워 JFET에 아주 가까이 놓을 수 있다.
또, 파워 JFET가 고온 포장에 포장되어 있는 싱글칩 집적회로로 게이트 드라이버를 제작하여 집적된 게이트 드라이버/스위치 방식을 구현할 수 있다.
입력제어신호는 드라이버 회로의 출력에 연결된 파워 트랜지스터처럼 동일한 접지나 스위치에 사용될 수 있다. 이런 회로는 최하단이나 최상단 요소로 적절하다.

Claims (22)

  1. ⒜ 입력;
    ⒝ 출력;
    ⒞ 제1 공급전압을 받기 위한 제1 레퍼런스 라인;
    ⒟ 제2 공급전압을 받기 위한 제2 레퍼런스 라인;
    ⒠ 접지단자;
    ⒡ 게이트, 소스 및 드레인을 갖는 제1 JFET로서, 제1 JFET의 게이트가 제1 JFET의 소스에 연결되며, 제1 JFET의 드레인이 제1 레퍼런스 라인에 연결되는 제1 JFET;
    ⒢ 게이트, 소스 및 드레인을 갖는 제2 JFET로서, 제2 JFET의 드레인이 제1 JFET의 게이트와 소스에 연결되고, 제2 JFET의 소스가 제2 레퍼런스 라인에 연결되는 제2 JFET;
    ⒣ 게이트, 소스 및 드레인을 갖는 제3 JFET로서, 제3 JFET의 게이트가 제3 JFET의 소스에 연결되고, 제3 JFET의 드레인이 제1 레퍼런스 라인과 제1 JFET의 드레인에 연결되는 제3 JFET;
    ⒤ 게이트, 소스 및 드레인을 갖는 제4 JFET로서, 제4 JFET의 게이트는 제1 JFET의 소스와 드레인 및 제2 JFET의 드레인에 연결되고, 제4 JFET의 드레인은 제3 JFET의 게이트와 소스에 연결되며, 제4 JFET의 소스는 제2 레퍼런스 라인과 제2 JFET의 소스에 연결되는 제4 JFET;
    ⒥ 게이트, 소스 및 드레인을 갖는 제5 JFET로서, 제5 JFET의 게이트는 제3 JFET의 소스와 게이트 및 제4 JFET의 드레인에 연결되고, 제5 JFET의 드레인은 제1 레퍼런스 라인과 제3 JFET의 드레인과 제1 JFET의 드레인에 연결되며, 제5 JFET의 소스는 출력에 연결되는 제5 JFET;
    ⒦ 게이트, 소스 및 드레인을 갖는 제6 JFET로서, 제6 JFET의 게이트는 제1 JFET의 소스 및 게이트, 제2 JFET의 드레인 및 제4 JFET의 게이트에 연결되고, 제6 JFET의 드레인은 제5 JFET의 소스와 출력에 연결되며, 제6 JFET의 소스는 제2 JFET의 소스, 제4 JFET의 소스 및 제2 레퍼런스 라인에 연결되는 제6 JFET;를 포함하는 것을 특징으로 하는 비반전 게이트 드라이버.
  2. 제1항에 있어서, 상기 제1 내지 제6 JFET들 각각이 SiC N-채널 JFET인 것을 특징으로 하는 비반전 게이트 드라이버.
  3. 제2항에 있어서, 상기 제1 및 제3 JFET들은 공핍형이고, 제2 및 제4 내지 제6 JFET들은 증가형인 것을 특징으로 하는 비반전 게이트 드라이버.
  4. 제1항에 있어서, 상기 제1 레퍼런스 라인이 접지 레퍼런스드 양극전압이나 스위치공통 레퍼런스드 양극전압에 연결되고, 상기 제2 레퍼런스 라인이 접지 레퍼런스드 음극전압이나 스위치공통 레퍼런스드 음극전압에 연결되는 것을 특징으로 하는 비반전 게이트 드라이버.
  5. 제1항에 있어서, 제1 단자와 제2 단자를 갖는 레벨-시프팅 커패시터를 더 포함하고, 이 커패시터의 제1 단자는 입력에 연결되며 제2 단자는 제2 JFET의 게이트에 연결되는 것을 특징으로 하는 비반전 게이트 드라이버.
  6. 제5항에 있어서,
    ⒧ 게이트 드라이버의 출력을 인에이블 또는 디스에이블하기 위한 인에이블 전압 입력단; 및
    ⒨ 게이트와 소스와 드레인을 갖는 제7 JFET;를 더 포함하고,
    제7 JFET의 게이트는 인에이블 전압 입력단에 연결되고, 드레인은 제1 JFET의 소스와 게이트, 제2 JFET의 드레인, 제4 JFET의 게이트 및 제6 JFET의 게이트에 연결되고, 소스는 접지단자에 연결되는 것을 특징으로 하는 비반전 게이트 드라이버.
  7. 제1항에 있어서, 상기 제1 레퍼런스 라인은 접지 레퍼런스드 양극전압원이나 스위치공통 레퍼런스드 양극전압원에 연결되고, 제2 레퍼런스 라인은 접지단자나 스위치공통 단자에 연결되는 것을 특징으로 하는 비반전 게이트 드라이버.
  8. 제7항에 있어서,
    ⒧ 게이트 드라이버의 출력을 인에이블 또는 디스에이블하기 위한 인에이블 전압 입력단;
    ⒨ 게이트와 소스와 드레인을 갖는 제7 JFET로서, 게이트는 인에이블 전압 입력단에 연결되고, 소스는 접지단자에 연결되며, 드레인은 제4 JFET의 드레인, 제3 JFET의 게이트와 소스 및 제5 JFET의 게이트에 연결되는 제7 JFET; 및
    ⒩ 게이트와 소스와 드레인을 갖는 제8 JFET로서, 게이트는 인에이블 전압 입력단과 제7 JFET의 게이트에 연결되고, 소스는 접지단자에 연결되며, 드레인은 제6 JFET의 드레인과 제5 JFET의 소스와 출력에 연결되는 제8 JFET;를 더 포함하는 것을 특징으로 하는 비반전 게이트 드라이버.
  9. 제1항에 있어서, 상기 입력이 저전류 접지 레퍼런스드 입력 로직신호 또는 저전류 스위치공통 레퍼런스드 입력 로직신호인 것을 특징으로 하는 비반전 게이트 드라이버.
  10. 제1항에 있어서, 상기 출력이 접지 레퍼런스드 신호나 스위치공통 레퍼런스드 신호인 것을 특징으로 하는 비반전 게이트 드라이버.
  11. ⒜ 입력;
    ⒝ 출력;
    ⒞ 제1 공급전압을 받기 위한 제1 레퍼런스 라인;
    ⒟ 제2 공급전압을 받기 위한 제2 레퍼런스 라인;
    ⒠ 접지단자;
    ⒡ 게이트, 소스 및 드레인을 갖는 제1 JFET로서, 제1 JFET의 게이트가 제1 JFET의 소스에 연결되며, 제1 JFET의 드레인이 제1 레퍼런스 라인에 연결되는 제1 JFET;
    ⒢ 게이트, 소스 및 드레인을 갖는 제2 JFET로서, 제2 JFET의 게이트가 입력에 연결되고, 제2 JFET의 드레인이 제1 JFET의 게이트와 소스에 연결되며, 제2 JFET의 소스가 제2 레퍼런스 라인에 연결되는 제2 JFET;
    ⒣ 게이트, 소스 및 드레인을 갖는 제3 JFET로서, 제3 JFET의 게이트가 제3 JFET의 소스에 연결되고, 제3 JFET의 드레인이 제1 레퍼런스 라인과 제1 JFET의 드레인에 연결되는 제3 JFET;
    ⒤ 게이트, 소스 및 드레인을 갖는 제4 JFET로서, 제4 JFET의 게이트는 제1 JFET의 소스와 게이트와 제2 JFET의 드레인에 연결되고, 제4 JFET의 드레인은 제3 JFET의 게이트와 소스에 연결되며, 제4 JFET의 소스는 제2 레퍼런스 라인과 제2 JFET의 소스에 연결되는 제4 JFET;
    ⒥ 게이트, 소스 및 드레인을 갖는 제5 JFET로서, 제5 JFET의 게이트는 제1 JFET의 소스와 게이트, 제2 JFET의 드레인 및 제4 JFET의 게이트에 연결되고, 제5 JFET의 드레인은 제1 레퍼런스 라인, 제3 JFET의 드레인 및 제1 JFET의 드레인에 연결되며, 제5 JFET의 소스는 출력에 연결되는 제5 JFET;
    ⒦ 게이트, 소스 및 드레인을 갖는 제6 JFET로서, 제6 JFET의 게이트는 제3 JFET의 소스 및 게이트 및 제4 JFET의 드레인에 연결되고, 제6 JFET의 드레인은 제5 JFET의 소스에 연결되며, 제6 JFET의 소스는 제2 JFET의 소스, 제4 JFET의 소스 및 제2 레퍼런스 라인에 연결되는 제6 JFET;를 포함하는 것을 특징으로 하는 반전 게이트 드라이버.
  12. 제11항에 있어서, 상기 제1 내지 제6 JFET들 각각이 SiC N-채널 JFET인 것을 특징으로 하는 반전 게이트 드라이버.
  13. 제12항에 있어서, 상기 제1 및 제3 JFET들은 공핍형이고, 제2 및 제4 내지 제6 JFET들은 증가형인 것을 특징으로 하는 반전 게이트 드라이버.
  14. 제11항에 있어서, 상기 제1 레퍼런스 라인이 접지 레퍼런스드 양극전압이나 스위치공통 레퍼런스드 양극전압에 연결되고, 상기 제2 레퍼런스 라인이 접지 레퍼런스드 음극전압이나 스위치공통 레퍼런스드 음극전압에 연결되는 것을 특징으로 하는 반전 게이트 드라이버.
  15. 제11항에 있어서, 제1 단자와 제2 단자를 갖는 레벨-시프팅 커패시터를 더 포함하고, 이 커패시터의 제1 단자는 입력에 연결되며 제2 단자는 제2 JFET의 게이트에 연결되는 것을 특징으로 하는 반전 게이트 드라이버.
  16. 제11항에 있어서, 상기 제1 레퍼런스 라인은 접지 레퍼런스드 양극전압원이나 스위치공통 레퍼런스드 양극전압원에 연결되고, 제2 레퍼런스 라인은 접지단자나 스위치공통 단자에 연결되는 것을 특징으로 하는 반전 게이트 드라이버.
  17. 제11항에 있어서, 상기 입력이 저전류 접지 레퍼런스드 입력 로직신호 또는 저전류 스위치공통 레퍼런스드 입력 로직신호인 것을 특징으로 하는 반전 게이트 드라이버.
  18. 제11항에 있어서, 상기 출력이 접지 레퍼런스드 신호나 스위치공통 레퍼런스드 신호인 것을 특징으로 하는 반전 게이트 드라이버.
  19. 제1항의 비반전 게이트 드라이버;
    RC 드라이브 인터페이스 회로 또는 역병렬 다이오드 드라이브 인터페이스 회로; 및
    광대역 반도체 파워 JFET;를 포함하는 것을 특징으로 하는 집적회로.
  20. 제19항에 있어서, 상기 광대역 반도체 파워 JFET가 SiC 파워 JFET인 것을 특징으로 하는 집적회로.
  21. 제11항의 반전 게이트 드라이버;
    RC 드라이브 인터페이스 회로 또는 역병렬 다이오드 드라이브 인터페이스 회로; 및
    광대역 반도체 파워 JFET;를 포함하는 것을 특징으로 하는 집적회로.
  22. 제21항에 있어서, 상기 광대역 반도체 파워 JFET가 SiC 파워 JFET인 것을 특징으로 하는 집적회로.
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