JP5433827B2 - ワイドバンドギャップ半導体パワーjfetのための高温ゲートドライバ及びそれを含む集積回路 - Google Patents
ワイドバンドギャップ半導体パワーjfetのための高温ゲートドライバ及びそれを含む集積回路 Download PDFInfo
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Description
(i)それぞれ、第1JFETのゲート端子は、第1JFETのソース端子に電気的に繋がれ、及び、第1JFETのドレイン端子は、第1供給電圧を受け取るための第1基準線に電気的に繋がれる;
(ii)それぞれ、第2JFETのゲート端子は、入力に電気的に繋がれ、第2JFETのドレイン端子は、第1JFETのゲート端子およびソース端子に電気的に繋がれ、および、第2JFETのソース端子は、第2供給電圧を受け取るための第2基準線に電気的に繋がれる;
(iii)それぞれ、第3JFETのゲート端子は、第3JFETのソース端子に電気的に繋がれ、及び、第3JFETのドレイン端子は、第1供給電圧を受け取るための第1基準線および第1JFETのドレイン端子に電気的に繋がれる;
(iv)それぞれ、第4JFETのゲート端子は、第1JFETのソース端子及びゲート端子並びに第2JFETのドレイン端子に電気的に繋がれ、第4JFETのドレイン端子は、第3JFETのゲート端子およびソース端子に電気的に繋がれ、及び、第4JFETのソース端子は、第2供給電圧を受け取るための第2基準線および第2JFETのソース端子に電気的に繋がれる;
(v)それぞれ、第5JFETのゲート端子は、第3JFETのソース端子及びゲート端子並びに第4JFETのドレイン端子に電気的に繋がれ、第5JFETのドレイン端子は、第1供給電圧を受け取るための第1基準線、第3JFETのドレイン端子および第1JFETのドレイン端子に電気的に繋がれ、及び、第5JFETのソース端子は出力に電気的に繋がれる;および
(vi)それぞれ、第6JFETのゲート端子は、第1JFETのゲート端子及びソース端子、第2JFETのドレイン端子、並びに第4JFETのゲート端子に電気的に繋がれ、第6JFETのドレイン端子は、第5JFETのソース端子および出力に電気的に繋がれ、及び第6JFETのソース端子は、第2JFETのソース端子、第4JFETのソース端子、および第2供給電圧を受け取るための第2基準線に電気的に繋がれる。
(i)それぞれ、第1JFETのゲート端子は、第1JFETのソース端子に電気的に繋がれ、および、第1JFETのドレイン端子は、第1供給電圧を受け取るための第1基準線に電気的に繋がれる:
(ii)それぞれ、第2JFETのゲート端子は、入力に電気的に繋がれ、第2JFETのドレイン端子は、第1JFETのゲート端子およびソース端子に電気的に繋がれ、及び、第2JFETのソース端子は、第2供給電圧を受け取るための第2基準線に電気的に繋がれる;
(iii)それぞれ、第3JFETのゲート端子は、第3JFETのソース端子に電気的に繋がれ、及び、第3JFETのドレイン端子は、第1供給電圧を受け取るための第1基準線および第1JFETのドレイン端子に電気的に繋がれる;
(iv)第4JFETのゲート端子は、第1JFETのソース端子およびゲート端子、並びに第2JFETのドレイン端子に電気的に繋がれ、第4JFETのドレイン端子は、第3JFETのゲート端子およびソース端子に電気的に繋がれ、及び、第4JFETのソース端子は、第2供給電圧を受け取るための第2基準線および第2JFETのソース端子に電気的にそれぞれ繋がれる;
(v)それぞれ、第5JFETのゲート端子は、第1JFETのソース端子およびゲート端子、第2JFETのドレイン端子および第4JFETのゲート端子に電気的に繋がれ、第5JFETのドレイン端子は、第1供給電圧を受け取るための第1基準線、第3JFETのドレイン端子および第1JFETのドレイン端子に電気的に繋がれ、及び第5JFETのソース端子は、出力に電気的に繋がれる;および
(vi)それぞれ、第6JFETのゲート端子は、第3JFETのゲート端子及びソース端子および第4JFETのドレイン端子に電気的に繋がれ、第6JFETのドレイン端子は、第5JFETのソース端子および出力に電気的に繋がれ、および、第6JFETのソース端子は、第2JFETのソース端子、第4JFETのソース端子及び第2供給電圧を受け取るための第2基準線に電気的に繋がれる。
●第1JFET(Q101)のゲート端子は、1JFET(Q101)のソース端子に電気的に繋がれる、および
●第1JFET(Q101)のドレイン端子は、第1供給電圧Vddを受け取るための第1基準線に電気的にそれぞれ繋がれる;
●第2JFET(Q102)のゲート端子は、入力Vinに電気的に繋がれる、
●第2JFET(Q102)のドレイン端子は、第1JFET(Q101)のゲート端子およびソース端子に電気的に繋がれる、および
●第2JFET(Q102)のソース端子は、第2供給電圧Vssを受け取るための第2基準線に電気的にそれぞれ繋がれる;
●第3JFET(Q103)のゲート端子は、第3JFET(Q103)のソース端子に電気的に繋がれる、および
●第3JFET(Q103)のドレイン端子は、第1供給電圧Vddを受け取るための第1基準線および第1JFET(Q101)のドレイン端子に電気的にそれぞれ繋がれる;
●第4JFET(Q104)のゲート端子は、第1JFET(Q101)のソース端子およびゲート端子、並びに第2JFET(Q102)のドレイン端子に電気的に繋がれる、
●第4JFET(Q104)のドレイン端子は、第3JFET(Q103)のゲート端子およびソース端子に電気的に繋がれる、および
●第4JFET(Q104)のソース端子は、第2供給電圧Vssを受け取るための第2基準線および第2JFET(Q102)のソース端子に電気的にそれぞれ繋がれる;
●第5JFET(Q105)のゲート端子は、第3JFET(Q103)のソース端子およびゲート端子、並びに第4JFET(Q104)のドレイン端子に電気的に繋がれる、
●第5JFET(Q105)のドレイン端子は、第1供給電圧Vddを受け取るための第1基準線、第3JFET(Q103)のドレイン端子、及び第1JFET(Q101)のドレイン端子に電気的に繋がれる、
●第5JFET(Q105)ソース端子は、出力Voutに電気的にそれぞれ繋がれる;及び
●第6JFET(Q106)のゲート端子は、第1JFET(Q101)のゲート端子およびソース端子、第2JFET(Q102)のドレイン端子、並びに第4JFET(Q104)のゲート端子に電気的に繋がれる、
●第6JFET(Q106)のドレイン端子は、第5JFET(Q105)のソース端子および出力Voutに電気的に繋がれる、および
●第6JFET(Q106)のソース端子は、第2JFET(Q102)のソース端子、第4JFET(Q104)のソース端子、および第2供給電圧Vssを受け取るための第2基準線に電気的にそれぞれ繋がれる。
●第1JFET(Q501)のゲート端子は、第1JFET(Q501)のソース端子に電気的に繋がれる、および
●第1JFET(Q501)のドレイン端子は、第1供給電圧Vddを受け取るための第1基準線に電気的にそれぞれ繋がれる;
●第2JFET(Q502)のゲート端子は、レベルシフトコンデンサC5を経て入力Vinに電気的に繋がれる、
●第2JFET(Q502)のドレイン端子は、第1JFET(Q501)のゲート端子およびソース端子に電気的に繋がれる、および
●第2JFET(Q502)のソース端子は、第2供給電圧Vssを受け取るための第2基準線に電気的にそれぞれ繋がれる;
●第3JFET(Q503)のゲート端子は、第3JFET(Q503)のソース端子に電気的に繋がれる、および
●第3JFET(Q503)のドレイン端子は、第1供給電圧Vddを受け取るための第1基準線および第1JFET(Q501)のドレイン端子に電気的にそれぞれ繋がれる;
●第4JFET(Q504)のゲート端子は、第1JFET(Q501)のソース端子およびゲート端子および第2JFET(Q502)のドレイン端子に電気的に繋がれる、?
●第4JFET(Q504)のドレイン端子は、第3JFET(Q503)のゲート端子およびソース端子に電気的に繋がれる、および
●第4JFET(Q504)のソース端子は、第2供給電圧Vssを受け取るための第2基準線および第2JFET(Q502)のソース端子に電気的にそれぞれ繋がれる;
●第5JFET(Q505)のゲート端子は、第1JFET(Q501)のソース端子およびゲート端子、第2JFET(Q502)のドレイン端子、および第4JFET(Q504)のゲート端子に電気的に繋がれる、
●第5JFET(Q505)のドレイン端子は、第1供給電圧Vddを受け取るための第1基準線、第3JFET(Q503)のドレイン端子、および第1JFET(Q501)のドレイン端子に電気的に繋がれる、
●第5JFET(Q505)のソース端子は、出力Voutに電気的にそれぞれ繋がれる、および
●第6JFET(Q506)のゲート端子は、第3JFET(Q503)のゲート端子およびソース端子、および第4JFET(Q504)のドレイン端子に電気的に繋がれる、
●第6JFET(Q506)のドレイン端子は、第5JFET(Q505)のソース端子および出力Voutに電気的に繋がれる、および
●第6JFET(Q506)のソース端子は、第2JFET(Q502)のソース端子、第4JFET(Q504)のソース端子および第2供給電圧Vssを受け取るための第2基準線に電気的にそれぞれ繋がれる。
[1]D. A. Neamen, "Electronic Circuit Analysis and Design," Irwin, 1996, pp. 934- 936
[2]米国特許第3,700,981号。
[3] 米国特許第4,042,839号。
[4]米国特許第3,775,693号。
Claims (12)
- (a)入力、
(b)出力、
(c)第1供給電圧を受け取るための第1基準線、
(d)第2供給電圧を受け取るための第2基準線、
(e)グランド端子、
(f)ゲート端子、ソース端子およびドレイン端子を有する第1接合形電界効果トランジスタ(JFET)、
(g)ゲート端子、ソース端子およびドレイン端子を有する第2JFET、
(h)ゲート端子、ソース端子およびドレイン端子を有する第3JFET、
(i)ゲート端子、ソース端子およびドレイン端子を有する第4JFET、
(j)ゲート端子、ソース端子およびドレイン端子を有する第5JFET、および
(k)ゲート端子、ソース端子およびドレイン端子を有する第6JFET、
を含む非反転ゲートドライバであって、
前記第1JFETにおいて、それぞれ、第1JFETのゲート端子は、第1JFETのソース端子に電気的に繋がれ、及び、第1JFETのドレイン端子は、第1供給電圧を受け取るための第1基準線に電気的に繋がれ、
前記第2JFETにおいて、それぞれ、第2JFETのゲート端子は、入力に電気的に繋がれ、第2JFETのドレイン端子は、第1JFETのゲート端子およびソース端子に電気的に繋がれ、および、第2JFETのソース端子は、第2供給電圧を受け取るための第2基準線に電気的に繋がれ、
前記第3JFETにおいて、それぞれ、第3JFETのゲート端子は、第3JFETのソース端子に電気的に繋がれ、及び、第3JFETのドレイン端子は、第1供給電圧を受け取るための第1基準線および第1JFETのドレイン端子に電気的に繋がれ、
前記第4JFETにおいて、それぞれ、第4JFETのゲート端子は、第1JFETのソース端子及びゲート端子並びに第2JFETのドレイン端子に電気的に繋がれ、第4JFETのドレイン端子は、第3JFETのゲート端子およびソース端子に電気的に繋がれ、及び、第4JFETのソース端子は、第2供給電圧を受け取るための第2基準線および第2JFETのソース端子に電気的に繋がれ、
前記第5JFETにおいて、それぞれ、第5JFETのゲート端子は、第3JFETのソース端子及びゲート端子並びに第4JFETのドレイン端子に電気的に繋がれ、第5JFETのドレイン端子は、第1供給電圧を受け取るための第1基準線、第3JFETのドレイン端子および第1JFETのドレイン端子に電気的に繋がれ、及び、第5JFETのソース端子は出力に電気的に繋がれ、
前記第6JFETにおいて、それぞれ、第6JFETのゲート端子は、第1JFETのゲート端子及びソース端子、第2JFETのドレイン端子、並びに第4JFETのゲート端子に電気的に繋がれ、第6JFETのドレイン端子は、第5JFETのソース端子および出力に電気的に繋がれ、及び第6JFETのソース端子は、第2JFETのソース端子、第4JFETのソース端子、および第2供給電圧を受け取るための第2基準線に電気的に繋がれ、
第1供給電圧を受け取るための前記第1基準線は、グランド参照陽極電源電圧またはスイッチ共通参照陽極電源電圧に電気的に繋がれ、及び第2供給電圧を受け取るための前記第2基準線は、グランド端子又はスイッチ共通端子に電気的に繋がれ、
(l)前記ゲートドライバの出力を可能にする、または不可能にするためのイネーブル電圧入力、
(m)ゲート端子、ソース端子およびドレイン端子を有する第7JFET、および
(n)ゲート端子、ソース端子およびドレイン端子を有する第8JFET、
をさらに含み、
前記第7JFETにおいて、それぞれ、第7JFETのゲート端子は、前記イネーブル電圧入力に電気的に繋がれ、第7JFETのドレイン端子は、第4JFETのドレイン端子、第3JFETのゲート端子およびソース端子、並びに第5JFETのゲート端子に電気的に繋がれ、及び、第7JFETのソース端子は、グランド端子に電気的に繋がれ、
前記第8JFETにおいて、それぞれ、第8JFETのゲート端子は、イネーブル電圧入力および第7JFETのゲート端子に電気的に繋がれ、第8JFETのドレイン端子は、第6JFETのドレイン端子、第5JFETのソース端子および出力に電気的に繋がれ、及び第8JFETのソース端子は、グランド端子に電気的に繋がれる、
ことを特徴とする非反転ゲートドライバ。 - (a)入力、
(b)出力、
(c)第1供給電圧を受け取るための第1基準線、
(d)第2供給電圧を受け取るための第2基準線、
(e)グランド端子、
(f)ゲート端子、ソース端子およびドレイン端子を有する第1接合形電界効果トランジスタ(JFET)、
(g)ゲート端子、ソース端子およびドレイン端子を有する第2JFET、
(h)ゲート端子、ソース端子およびドレイン端子を有する第3JFET、
(i)ゲート端子、ソース端子およびドレイン端子を有する第4JFET、
(j)ゲート端子、ソース端子およびドレイン端子を有する第5JFET、および
(k)ゲート端子、ソース端子およびドレイン端子を有する第6JFET、
を含む非反転ゲートドライバであって、
前記第1JFETにおいて、それぞれ、第1JFETのゲート端子は、第1JFETのソース端子に電気的に繋がれ、及び、第1JFETのドレイン端子は、第1供給電圧を受け取るための第1基準線に電気的に繋がれ、
前記第2JFETにおいて、それぞれ、第2JFETのゲート端子は、入力に電気的に繋がれ、第2JFETのドレイン端子は、第1JFETのゲート端子およびソース端子に電気的に繋がれ、および、第2JFETのソース端子は、第2供給電圧を受け取るための第2基準線に電気的に繋がれ、
前記第3JFETにおいて、それぞれ、第3JFETのゲート端子は、第3JFETのソース端子に電気的に繋がれ、及び、第3JFETのドレイン端子は、第1供給電圧を受け取るための第1基準線および第1JFETのドレイン端子に電気的に繋がれ、
前記第4JFETにおいて、それぞれ、第4JFETのゲート端子は、第1JFETのソース端子及びゲート端子並びに第2JFETのドレイン端子に電気的に繋がれ、第4JFETのドレイン端子は、第3JFETのゲート端子およびソース端子に電気的に繋がれ、及び、第4JFETのソース端子は、第2供給電圧を受け取るための第2基準線および第2JFETのソース端子に電気的に繋がれ、
前記第5JFETにおいて、それぞれ、第5JFETのゲート端子は、第3JFETのソース端子及びゲート端子並びに第4JFETのドレイン端子に電気的に繋がれ、第5JFETのドレイン端子は、第1供給電圧を受け取るための第1基準線、第3JFETのドレイン端子および第1JFETのドレイン端子に電気的に繋がれ、及び、第5JFETのソース端子は出力に電気的に繋がれ、
前記第6JFETにおいて、それぞれ、第6JFETのゲート端子は、第1JFETのゲート端子及びソース端子、第2JFETのドレイン端子、並びに第4JFETのゲート端子に電気的に繋がれ、第6JFETのドレイン端子は、第5JFETのソース端子および出力に電気的に繋がれ、及び第6JFETのソース端子は、第2JFETのソース端子、第4JFETのソース端子、および第2供給電圧を受け取るための第2基準線に電気的に繋がれ、
第1供給電圧を受け取るための前記第1基準線は、グランド参照陽極電源電圧またはスイッチ共通参照陽極電源電圧に電気的に繋がれ、および第2供給電圧を受け取るための前記第2基準線は、グランド参照陰極電源電圧またはスイッチ共通参照陰極電源電圧に電気的に繋がれ、
第1端子および第2端子を有するレベルシフトコンデンサをさらに含み、
前記コンデンサの第1端子は、入力に電気的に繋がれ、および前記コンデンサの第2端子は、前記第2JFETのゲート端子に電気的に繋がれ、
(l)前記ゲートドライバの出力を可能にする、または不可能にするためのイネーブル電圧入力、および
(m)ゲート端子、ソース端子およびドレイン端子を有する第7JFET、
をさらに含み、
前記第7JFETにおいて、第7JFETのゲート端子は、前記イネーブル電圧入力に電気的に繋がれ、第7JFETのドレイン端子は、第1JFETのソース端子およびゲート端子、第2JFETのドレイン端子、第4JFETのゲート端子、第6JFETのゲート端子に電気的に繋がれ、及び第7JFETのソース端子は、グランド端子に電気的に繋がれることを特徴とする非反転ゲートドライバ。 - 前記第1JFET、前記第2JFET、前記第3JFET、前記第4JFET、前記第5JFETおよび前記第6JFETは、各々、炭化ケイ素NチャネルJFETを含むことを特徴とする請求項1または2に記載のゲートドライバ。
- 前記第1JFETおよび前記第3JFETは、各々、デプレションモード型JFETを含み、および前記第2JFET、前記第4JFET、前記第5JFET、および前記第6JFETは、各々、エンハンスメントモード型JFETを含むことを特徴とする請求項3に記載のゲートドライバ。
- 第1供給電圧を受け取るための前記第1基準線は、グランド参照陽極電源電圧またはスイッチ共通参照陽極電源電圧に電気的に繋がれ、および第2供給電圧を受け取るための前記第2基準線は、グランド参照陰極電源電圧またはスイッチ共通参照陰極電源電圧に電気的に繋がれることを特徴とする請求項1または2に記載のゲートドライバ。
- 第1端子および第2端子を有するレベルシフトコンデンサをさらに含み、
前記コンデンサの第1端子は、入力に電気的に繋がれ、および前記コンデンサの第2端子は、前記第2JFETのゲート端子に電気的に繋がれることを特徴とする請求項5に記載のゲートドライバ。 - 第1供給電圧を受け取るための前記第1基準線は、グランド参照陽極電源電圧またはスイッチ共通参照陽極電源電圧に電気的に繋がれ、及び第2供給電圧を受け取るための前記第2基準線は、グランド端子又はスイッチ共通端子に電気的に繋がれることを特徴とする請求項1または2に記載のゲートドライバ。
- 前記入力は、弱電流グランド参照入力ロジック信号または弱電流スイッチ共通参照入力ロジック信号を含むことを特徴とする請求項1または2に記載のゲートドライバ。
- 前記出力は、グランド参照信号又はスイッチ共通参照信号を含むことを特徴とする請求項1または2に記載のゲートドライバ。
- 請求項1または2に記載のゲートドライバ、および
ワイドバンドギャップ半導体パワーJFET、
を含むことを特徴とする集積回路。 - 請求項1または2に記載のゲートドライバ、
RC駆動インターフェース回路又はアンチパラレルダイオード駆動インターフェース回路、および
ワイドバンドギャップ半導体パワーJFET、
を含むことを特徴とする集積回路。 - 前記ワイドバンドギャップ半導体パワーJFETが、SiCパワーJFETであることを特徴とする請求項10又は11に記載の集積回路。
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