JPH06132309A - 電界効果トランジスタおよびその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 より一層の高速化に適し、かつ良好な特性精
度等をもたせることが可能である。 【構成】 この接合型の電界効果トランジスタは、ソー
ス４１，ドレイン４２，チャネル領域４３が第１の導電
型の第１の半導体で形成され、第１の半導体の導電型と
は反対の第２の導電型をもつ第２の半導体４８がチャネ
ル領域４３と接してゲ−ト部が構成されている。上記第
１の半導体には、高速化を図るために、ＧａＡｓなどの
化合物半導体が用いられ、化合物半導体に第１の導電型
不純物（例えばｎ型不純物）がド−ピングされて形成さ
れており、また、第２の半導体４８は、ワイドバンドギ
ャップの半導体として知られている水素化アモルファス
シリコン（ａ−Ｓｉ：Ｈ）などに第２の導電型不純物
（例えばｐ⁺型不純物）がド−ピングされて形成されて
いる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、高速論理回路等に利用
される電界効果トランジスタに関する。

【０００２】

【従来の技術】化合物半導体は、Ｓｉに比べ電子の移動
度が大きいため、高速動作が可能な電子デバイスを実現
することができ、従来、そのような電子デバイスとし
て、ＧａＡｓ ＭＥＳ−ＦＥＴ（Metal Semiconducter
電界効果トランジスタ）が知られている。なお、一般に
化合物半導体のデバイスでは、電子の移動度が大きいの
で、ＭＥＳ−ＦＥＴは、ｎチャネル型ＭＥＳ−ＦＥＴの
構成となっている。図５には、このようなＭＥＳ−ＦＥ
Ｔのゲ−ト部のバンドダイアグラムが示されている。図
５を参照すると、従来のＭＥＳ−ＦＥＴでは、ゲ−ト部
は、チャネル１２と金属１１との接触によるショットキ
ー接合として構成されており、ゲ−ト部の長さ（ゲ−ト
長）は、高速動作させるため１μｍ以下となっている。
なお、図５において、Ｅ_Cは伝導帯のレベル，Ｅ_Vは価電
子帯のレベル，Ｅ_Fはフェルミレベルであり、また、φ
_biはショットキー接合の拡散電位、φ_Bnはショットキー
障壁の高さである。このＭＥＳ−ＦＥＴでは、チャネル
１２と金属１１とのショットキー接合により、チャネル
１２に伸びる空乏層の厚さｗをゲ−ト印加電圧（ゲ−ト
電圧）Ｖ_Gによって変化させドレイン電流を制御してト
ランジスタ動作を得ることができる。チャネル１２に伸
びる空乏層の厚さｗは、ゲ−ト電圧が正となるときに減
少し、ゲ−ト電圧が負となるときに増加し、ゲ−ト電圧
Ｖ_Gが０Ｖのときに次式で表わされる。

【０００３】

【数１】ｗ＝（２εφ_bi／ｑＮ_d）^1/2

【０００４】ここで、εは半導体の誘電率、φ_biは拡散
電位、ｑは素電荷、Ｎｄは半導体のドナ−密度である。
ドナ−密度Ｎｄが１×１０¹⁷（ｃｍ^-3）のｎ型ＧａＡｓ
基板で空乏層の厚さｗを概算すると、拡散電位φ_biが
０．８（ｅＶ）の場合、空乏層の厚さｗは１０００Åと
見積もられる。

【０００５】従って、チャネル層の厚みを、ゲ−ト電圧
Ｖ_Gが０(Ｖ)での空乏層の厚さｗよりも小さくするか，
あるいは大きくするかによって、それぞれエンハンスメ
ント型（Ｅ型），ディプレッション型（Ｄ型）のＭＥＳ
−ＦＥＴを構成することができる。

【０００６】例えば、Ｅ型ＭＥＳ−ＦＥＴとＤ型ＭＥＳ
−ＦＥＴとを組み合わせてＥ−Ｄインバ−タを構成する
ことができ、このＥ−Ｄインバ−タを基本回路としたＤ
ＣＦＬ（ｄｉｒｅｃｔ ｃｏｕｐｌｅｄ ＦＥＴ ｌｏ
ｇｉｃ）回路を高速動作が可能な論理回路として使用す
ることができる。図６はＤＣＦＬ回路の基本構成を示す
図である。図６において、トランジスタＴｒｌ，Ｔｒ３
はＤ型ＭＥＳ−ＦＥＴにより負荷として構成され、トラ
ンジスタＴｒ２，Ｔｒ４はＥ型ＭＥＳ−ＦＥＴによりス
イッチング素子として構成されている。また、Ｖ_DDは正
の電源電圧を示している。

【０００７】図６のＤＣＦＬ回路の動作を説明すると、
トランジスタＴｒ２のゲ−トには、入力信号Ｖｉｎがゲ
−ト電圧として加わる。この際、入力電圧Ｖｉｎ，すな
わちトランジスタＴｒ２のゲ−ト電圧がロウレベルであ
り、閾値電圧以下であるときには、トランジスタＴｒ２
はｏｆｆ状態であり、トランジスタＴｒ２の出力Ｖｏｕ
ｔ１はハイレベルの状態になっている。この状態では、
トランジスタＴｒ４のゲ−トにはハイレベルの信号Ｖｏ
ｕｔ１が加わるので、トランジスタＴｒ４はｏｎ状態と
なり、最終出力Ｖｏｕｔ２はショットキー接合の拡散電
位φ_biに相当する電圧（ＧａＡｓ ＭＥＳ−ＦＥＴでは
０．８（Ｖ）程度）にクランプされ、ハイレベルの状態
になる。これに対し、入力電圧Ｖｉｎすなわちトランジ
スタＴｒ２のゲ−ト電圧がハイレベルであり、閾値電圧
以上となるときには、トランジスタＴｒ２はｏｎ状態と
なり、トランジスタＴｒ２の出力Ｖｏｕｔ１はロウレベ
ルの状態になる、これにより、トランジスタＴｒ４もｏ
ｆｆ状態になって、最終出力Ｖｏｕｔ２はロウレベルと
なる。このＤＣＦＬ回路では、このようにして、インバ
−タ動作が行なわれる。

【０００８】

【発明が解決しようとする課題】以上の説明からわかる
ように、ＭＥＳ−ＦＥＴを使用したＤＣＦＬ回路では、
最終出力Ｖｏｕｔ２のハイレベル状態は、使用するＭＥ
Ｓ−ＦＥＴのショットキー接合の拡散電位φ_biによって
決まる。しかしながら、化合物半導体ＭＥＳ−ＦＥＴの
表面フェルミレベルＥ_Fは、金属の種類に依存せずに例
えばＧａＡｓでは半導体の伝導帯Ｅ_Cから約０．８(ｅ
Ｖ)のところに固定されている。このため、化合物半導
体ＭＥＳ−ＦＥＴの拡散電位φ_biもこの表面フェルミレ
ベルＥ_Fと同程度の電位に固定され、拡散電位φ_biをそ
れ以上大きくすることが難しい。従って、従来のＭＥＳ
−ＦＥＴを使用したＤＣＦＬ回路では、十分な論理振幅
が取れず、この結果、ノイズマ−ジンが小さく、大電流
駆動ができないため、高速化には限界があった。

【０００９】なお、このような問題を解決するため、特
開昭６１−２０４９８３号に記載のＭＥＳ−ＦＥＴが提
案されている。図７はこのＭＥＳ−ＦＥＴのゲート部の
バンドダイアグラムを示す図であり、このＭＥＳ−ＦＥ
Ｔは、チャネル領域として機能する第１の半導体３１と
金属３３との間に、第１の半導体と反対の導電型をもつ
第２の半導体３２がさらに設けられてゲ−ト部が構成さ
れている。ここで、第１導電型の半導体３１よりも電子
親和力が小さいものを第２の半導体３２として選ぶか、
あるいは、次式を満足するように第１の半導体３１，第
２の半導体３２を選ぶことによって、ショットキー障壁
の高さφ_Bnを第２導電型の半導体３２がない場合に比べ
て、ΔＥ_Cだけ高くすることができる。

【００１０】

【数２】 Ｅｇ₂−（ｋＴ／ｑ）×ｌｎ（Ｎｖ／Ｎａ）≧φ_Bn1

【００１１】なお、数２において、Ｅｇ₂は第２導電型
の半導体３２のエネルギ−バンドギャップ、Ｎｖは価電
子帯の実効状態密度、Ｎａはアクセプタ濃度、φ_Bn1は
チャネル領域の半導体の障壁高さ、ｋはボルツマン定
数、Ｔは絶対温度、ｑは電子の素電荷である。また、図
７において、Ｅ_Fmは、金属３３のフェルミレベルであ
る。このように、ショットキー障壁の高さφ_Bnをφ_Bn1
よりもΔＥ_Cだけ高くすることができるので、図５に比
べて、ΔＥ_C分だけ余分に論理振幅をとることができ、
ノイズマージンを大きくし、高速化を図ることができ
る。しかしながら、このＭＥＳ−ＦＥＴでは、第２の半
導体３２を１０〜２００Å程度の非常に薄い厚さに作製
する必要があり、これを均一に作製することが難しく、
デバイスの特性精度等が低下するという欠点があった。

【００１２】また、ＭＥＳ−ＦＥＴの閾値電圧Ｖ_Tは、
チャネルの厚さをａとすると、次式によって与えられ
る。

【００１３】

【数３】Ｖ_T＝φ_bi−（ｑＮ_dａ²）／２ε

【００１４】数３から、閾値を均一にするためにはチャ
ネルの厚さａを正確に制御してデバイスを作製する必要
がある。しかしながら、空乏層の伸びは、高々１０００
Å程度であり、さらに前記表面準位に基づく表面空乏層
の伸びも同程度であることから、従来のＭＥＳ−ＦＥＴ
では、この影響を少なくするためのプロセスおよび構成
上の工夫が必要となり、集積化が困難であるという問題
もあった。

【００１５】本発明は、より一層の高速化に適し、かつ
良好な特性精度等をもたせることが可能であって、さら
に、集積化の容易な電界効果トランジスタおよびその製
造方法を提供することを目的としている。

【００１６】

【課題を解決するための手段】上記目的を達成するの
に、電界効果トランジスタとして、ＭＥＳ−ＦＥＴの構
成のかわりに接合型電界効果トランジスタ（Ｊ−ＦＥ
Ｔ）の構成を用いることが考えられる。すなわち、一般
に、接合型電界効果トランジスタ（Ｊ−ＦＥＴ）では、
ｐ型半導体，ｎ型半導体のアクセプタ濃度Ｎａ，ドナ−
濃度Ｎｄによって拡散電位が決まるため、原理的には半
導体のエネルギ−バンドギャップと同程度の高い拡散電
位を得ることができ、例えばＧａＡｓでは１．２(ｅＶ)
程度の拡散電位が期待できる。また、Ｊ−ＦＥＴのゲ−
ト部は一般にｐ⁺ｎ接合であり、逆バイアス時には空乏
層はその大部分がｎ型半導体側に伸びるため、空乏層の
厚さｗは、前述した数１により表わされ、ｎ型半導体の
ドナ−密度Ｎｄを１×１０¹⁷（ｃｍ^-3）で試算すると１
２００Å程度となる。これにより、空乏層の厚さｗをＭ
ＥＳ−ＦＥＴのチャネルの厚さよりも厚くすることがで
き、均一な素子を作ることが容易になる。

【００１７】しかしながら、従来、実際にＪ−ＦＥＴを
作製するには、ＭＥＳ−ＦＥＴではなかったゲ−ト部の
ｐ⁺層の形成工程が増え、さらにｐ⁺層を１μｍ以下のゲ
−ト長で薄く形成しようとすると、拡散あるいはイオン
注入法では６００〜８００℃の熱処理工程のため拡散が
起こり、精度良く均一にゲ−ト部を作成することが難し
かった。

【００１８】このような問題を回避するため、本発明
は、ソース，ドレイン，チャネル領域が第１の導電型の
第１の半導体で形成され、第１の半導体の導電型とは反
対の第２の導電型をもつ第２の半導体がチャネル領域と
接してゲ−ト部が構成されている接合型の電界効果トラ
ンジスタにおいて、上記第２の半導体が非晶質あるいは
微結晶の半導体であり、該第２の半導体のエネルギ−バ
ンドギャップが第１の半導体のエネルギーバンドギャッ
プよりも大きいことを特徴としている。

【００１９】より具体的には、上記第１の半導体には、
高速化を図るために、例えばＧａＡｓなどの化合物半導
体が用いられ、化合物半導体に第１の導電型不純物（例
えばｎ型不純物）がド−ピングされて形成されており、
また、第２の半導体は、ワイドバンドギャップの半導体
として知られている水素化アモルファスシリコン（ａ−
Ｓｉ：Ｈ），水素化アモルファスシリコンカ−バイト
（ａ−ＳｉＣ：Ｈ），あるいは水素化微結晶シリコン
（μｃ−Ｓｉ：Ｈ）などに第２の導電型不純物（例えば
ｐ⁺型不純物）がド−ピングされて形成されている。

【００２０】ここで、ａ−Ｓｉ：Ｈ、ａ−ＳｉＣ：Ｈお
よびμｃ−Ｓｉ：Ｈのエネルギ−バンドギャップは１．
７〜１．８（ｅＶ）と大きい。また、これらの非晶質あ
るいは微結晶の半導体は、製膜条件によって活性化エネ
ルギ−ΔＥａが可変であるという特徴がある。従って、
これらを電界効果トランジスタのゲ−ト部の第２の半導
体として使用したときに、接合で形成される拡散電位を
自由に設計できるという利点がある。また、これらの非
晶質あるいは微結晶の半導体は、２５０℃〜３５０℃の
低温で例えば後述のようなプラズマＣＶＤ（Ｐ−ＣＶ
Ｄ）法によって製膜することができるので、６００℃〜
８００℃の高温熱処理を必要とした従来のド−ピング法
に比べて、不純物の拡散を抑えることができ、精度良く
かつ均一にゲ−ト部を作成することができる。

【００２１】図１は本発明に係る電界効果トランジス
タ，すなわち接合型電界効果トランジスタの構成例を示
す図である。図１を参照すると、この電界効果トランジ
スタは、ＧａＡｓあるいはＩｎＰなどの半絶縁化合物半
導体基板４４上に、ソ−スとなるｎ⁺型領域４１、ドレ
インとなるｎ⁺型型領域４２、キャリヤの流れるチャネ
ルとして機能するｎ型領域４３が形成されている。ま
た、チャネルとして機能するｎ型領域４３上には、該ｎ
型領域４３と接触して、ｐ⁺型のａ−Ｓｉ：Ｈ、ａ−Ｓ
ｉＣ：Ｈあるいはμｃ−Ｓｉ：Ｈなどのワイドバンドギ
ャップの半導体４８が形成され、ｎ型領域４３とｐ⁺型
半導体４８とのｐ⁺ｎ接合によってゲ−ト部が構成され
ている。また、ｐ⁺型半導体４８上には、金属電極，す
なわちゲ−ト電極４９が配置されている。このように、
チャネルを形成する第１の半導体（上記例ではｎ型半導
体）に、これよりもエネルギ−バンドギャップの大きな
第２の半導体（上記例ではｐ⁺型半導体）をヘテロ接合
させて、ゲ−ト部を構成することによって、従来のｐ⁺
ｎ接合よりも大きな拡散電位を形成することができる。

【００２２】図１の電界効果トランジスタのゲ−ト部
は、例えば、以下のようにして作製される。すなわち、
先づ、半絶縁ＧａＡｓ基板４４上にイオン注入法等でｎ
型チャネル領域４３を形成する。次いで、この表面にｐ
⁺型のワイドギャップ半導体，例えばｐ⁺型のａ−Ｓｉ：
Ｈ４８を成膜し、しかる後、このａ−Ｓｉ：Ｈ４８上に
ゲ−ト電極４９を金属配線により形成する。

【００２３】この際、上記ワイドバンドギャップ半導体
４８をＳｉＨ₄を主ガスとしたプラズマＣＶＤ（Ｐ−Ｃ
ＶＤ）法によって成膜することができる。この場合に
は、その膜中には原料ガスの成分である水素が１０〜２
０（％）含まれており、化合物半導体上に成膜したとき
に化合物半導体上表面に高密度で存在する界面準位を上
記水素が終端し、界面準位密度を低減することが期待で
きる。

【００２４】次に、図１に示す電界効果トランジスタの
動作を図２のバンドダイアグラムを用いて説明する。な
お、図２では、一例として、チャネル領域４３がｎ型不
純物ドープのＧａＡｓにより形成され、ワイドバンドギ
ャップ半導体４８がｐ⁺型不純物ドープのａ−Ｓｉ：Ｈ
により形成されており、チャネル領域（ｎ型ＧａＡｓ領
域）４３のドナー密度Ｎｄが１×１０¹⁷（ｃｍ^-3）、ｐ
⁺型ａ−Ｓｉ：Ｈ４８の活性化エネルギーΔＥａが０．
４（ｅＶ）、ＧａＡｓの電子親和力χ₁が４．０７（ｅ
Ｖ）、ａ−Ｓｉ：Ｈの電子親和力χ₂が３．８５（ｅ
Ｖ）、ＧａＡｓのエネルギ−バンドギャップＥｇ₁が
１．４２（ｅＶ）、ａ−Ｓｉ：Ｈのエネルギーバンドギ
ャップＥｇ₂が１．７５（ｅＶ）である場合のバンドダ
イアグラムを示している。このバンドダイアグラムにお
いて、ｐ⁺型ａ−Ｓｉ：Ｈ４８を接触させる前のｎ型Ｇ
ａＡｓ４３の表面障壁の高さφ_Bnは、高密度の表面準位
のため約０．８（ｅＶ）に固定されているが、ｎ型Ｇａ
Ａｓ４３にｐ⁺型ａ−Ｓｉ：Ｈ４８を接触させることに
より、拡散電位φ_biは１．０９（ｅＶ）程度となり、ｐ
⁺型ａ−Ｓｉ：Ｈ４８が無い場合に比べて、ショットキ
ー障壁の拡散電位を０．３（ｅＶ）高くすることができ
る。

【００２５】このように、上記接合型電界効果トランジ
スタでは、チャネル領域をｎ型化合物半導体，すなわち
ｎ型ＧａＡｓで形成することによって、高速動作が可能
となる。さらに、ｎ型ＧａＡｓにより形成されたチャネ
ル領域にｐ⁺型ａ−Ｓｉ：Ｈを接合させることによって
大きい拡散電位を得ることができる。従って、拡散電位
により形成される空乏層の厚さｗをゲート電圧により可
変にしドレイン電流を制御してトランジスタ動作を得る
際に、大きな拡散電位によって論理振幅を大きくとるこ
とができ、ノイズマージンが大きく、より一層の高速動
作が可能になる。ワイドバンドギャップ半導体４８をａ
−Ｓｉ：Ｈのかわりに、ａ−ＳｉＣ：Ｈあるいはμｃ−
Ｓｉ：Ｈにより形成する場合にも、同様の効果を得るこ
とができる。なお、後述のように、ａ−ＳｉＣ：Ｈによ
り形成する場合には、ａ−Ｓｉ：Ｈにより形成する場合
に比べて、４００℃の高温においても膜中の水素の離脱
が少なく、ボロンＢを高濃度にド−プしてもバンドギャ
ップが変化しないという利点がある。また、μｃ−Ｓ
ｉ：Ｈにより形成する場合には、ａ−Ｓｉ：Ｈにより形
成する場合に比べて、ド−ピング効率が高く活性化エネ
ルギ−を小さくできるため、拡散電位をさらに大きくす
ることができるという利点がある。

【００２６】このように、低温成膜可能なワイドバンド
ギャップの非晶質半導体あるいは微結晶半導体を接合ゲ
ートに使用することにより、しきい値を広い範囲で可変
にできる良好な精度のＪ−ＦＥＴを提供することができ
る。なお、上述の例では、化合物半導体として便宜上、
ＧａＡｓを用いたが、ＧａＡｓ以外の化合物半導体を用
いることもできる。また、第１の半導体をｐ型に、第２
の半導体をｎ⁺型にすることにより、ｐチャネルＪ−Ｆ
ＥＴを実現することもできる。但し、第１の半導体を化
合物半導体で形成する場合、高速動作が可能なデバイス
を得るには第１の半導体をｎ型にするのが良く、上記ｐ
チャネルＪ−ＦＥＴに比べて、ｎチャネルＪ−ＦＥＴの
方が高速動作に優れている。

【００２７】また、一般に、ＧａＡｓ、ＩｎＰ等の化合
物半導体では表面準位密度が高いため、それに基づく表
面空乏層が形成される。例えば図８のように、活性層
（チャネル）をエピタキシャル層で形成したＭＥＳＦＥ
Ｔでは、図に示すようにソース・ゲートおよびドレイン
・ゲート間に表面空乏層１００が形成されるため、ソー
ス・ゲートおよびドレイン・ゲート間の寄生抵抗（Ｒ）
が増大し、高いｇｍ（相互コンダクタンス）を得ること
が難しかった。従来この問題を解決する手段としては、
図９に示すように、エピタキシャル成長層を厚く成長さ
せた後、ゲート部のみをエッチングにより所望のチャネ
ル層まで薄くしたリセス構造を採用していた。この方法
によればソース領域およびドレイン領域をチャネルより
も厚くすることができるため、前記寄生抵抗Ｒを低減で
きる利点がある。しかし、リセス構造では所望するチャ
ネル厚まで均一にエッチングすることは困難であり、そ
の結果閾値を均一にすることができず、ばらつきが生
じ、従って、前述したように集積化が困難であった。

【００２８】ところで、上記表面準位密度は、表面での
結晶性の不連続性により、表面に結合元素のない未結合
手（ダングリングボンド）によって発生すると考えられ
ている。この表面準位を低減させるには、前記未結合手
を１価の水素でターミネート（終端）することが効果的
である。

【００２９】本発明では、ゲート部材として水素化アモ
ルファスシリコン等の水素（Ｈ）を含んだワイドバンド
ギャップ材を使用しているので、それらゲート部材の製
膜時および製膜後に、基板表面の表面準位密度を水素
（Ｈ）によって低減することができる。従って、本発明
によれば、リセス構造等のプロセスおよび構造上の工夫
を必要とせずとも、表面空乏層の影響を低減でき、集積
化をも容易に図ることができる。

【００３０】

【実施例】以下、本発明の実施例について説明する。

【００３１】実施例１ 接合型電界効果トランジスタを図３（ａ）乃至（ｃ）に
示す製造工程で実際に作製した。すなわち、先づ、図３
（ａ）に示すように、半絶縁ＧａＡｓ基板４４にｎ⁺型
のソース４１、ｎ⁺型のドレイン４２およびｎ型チャネ
ル領域４３を²⁸Ｓｉ⁺イオン注入法により形成する。な
お、ソース４１，ドレイン４２は、注入エネルギー１５
０（ｋｅＶ），ドース量３×１０¹³（ｃｍ^-3）で形成
し、チャネル領域４３は注入エネルギー７０（ｋｅ
Ｖ），ドース量１×１０¹²（ｃｍ^-3）の条件で形成し
た。その後、ＳｉＮ膜４５をスパッタ法により１０００
Åの厚さに堆積し、電気炉において窒素雰囲気中で７５
０℃の温度で１５分間、活性化処理を行なった。次に、
図３（ｂ）に示すように、ＳｉＮ膜４５をホトリソグラ
フィー技術によりパターニングし、ソース４１，ドレイ
ン４２上にコンタクトホールを開けた。そして、ポジ型
ホトレジストによるリフトオフ法によりソース電極４
６，ドレイン電極４７を形成した。ソース電極４６，ド
レイン電極４７は、ＡｕＧｅ／Ｎｉ／Ａｕであり、リフ
トオフ後には４００℃の温度で２０分間、熱処理を行な
い、オーミックコンタクトにして接触抵抗を低減させ
た。次に、図３（ｃ）に示すように、ゲ−ト部のｐ⁺型
領域を形成するため、チャネル領域４３上のＳｉＮ膜４
５の一部にホトリソグラフィー技術により窓を開けた。
その後、ＳｉＨ₄とＢ₂Ｈ₆との混合ガス（Ｂ₂Ｈ₆／Ｓｉ
Ｈ₄＝３×１０^-4）によるＰ−ＣＶＤ法で、ｐ⁺型ａ−Ｓ
ｉ：Ｈ４８を５０００Åの厚さに製膜した。次いで、不
要なｐ⁺型ａ−Ｓｉ：Ｈをホトリソグラフィー技術によ
り除去して、ゲート部を形成した。

【００３２】この実施例１により作製した接合型電界効
果トランジスタでは、ゲート部のｐ⁺ｎ接合による拡散
電位は１．２（ｅＶ）であり、従来のＭＥＳ−ＦＥＴの
拡散電位０．７５（ｅＶ）よりも拡散電位を０．４５
（ｅＶ）大きくすることができた。図４には、この実施
例１により作製したＥ型Ｊ−ＦＥＴ（ゲート長１μｍ、
ゲート幅２０μｍ）と負荷抵抗Ｒ_L＝３３（ＫΩ）とを
組み合わせたインバータの特性が示されている。図４か
らわかるように、実施例１のＦＥＴを使用することによ
りインバータ出力Ｖ_OUT1を０．９（Ｖ）と大きくするこ
とができた。

【００３３】実施例２ 実施例２では、ゲート部のｐ⁺型領域をａ−ＳｉＣ：Ｈ
により形成した構成となっており、この場合も、実施例
１と同様に、図３（ａ）乃至（ｃ）の製造工程で、電界
効果トランジスタを作製することができた。すなわち、
先づ、図３（ａ），（ｂ）に示す工程により、実施例１
と全く同様にして、半絶縁ＧａＡｓ基板４４にｎ型のソ
ース４１，ドレイン４２およびチャネル領域４３を形成
し、次いでソース電極４６およびドレイン電極４７を形
成した。しかる後、図３（ｃ）に示す工程を行なうが、
この実施例２では、チャネル層上のＳｉＮ膜４５の一部
にホトリソグラフィ−技術により窓を開けた後、ＳｉＨ
₄とＣＨ₄とＢ₂Ｈ₆との混合ガスによるＰ−ＣＶＤ法で、
ｐ⁺型ａ−ＳｉＣ：Ｈ４８を５０００Åの厚さに成膜し
た。なお、ガスの混合比（分圧比）はＳｉＨ₄：ＣＨ₄＝
０．８：０．２、Ｂ₂Ｈ₆／ＳｉＨ₄＋ＣＨ₄＝１５％とし
た。次いで、不要なｐ⁺型ａ−ＳｉＣ：Ｈをホトリソグ
ラフィー技術により除去して、ゲート部を形成した。

【００３４】この実施例２により作製した接合型電界効
果トランジスタでは、ゲート部のａ−ＳｉＣ：Ｈは、実
施例１のゲート部のａ−Ｓｉ：Ｈと比較して、４００℃
の高温においても膜中の水素の離脱が少なく、ボロンＢ
を高濃度にドープしてもバンドギャップが変化しない。
また、実施例２のゲート部のｐ⁺ｎ接合による拡散電位
は１．３５（ｅＶ）であり、従来のＭＥＳ−ＦＥＴの拡
散電位０．７５（ｅＶ）よりも拡散電位を０．６０（ｅ
Ｖ）大きくすることができた。図４には、この実施例２
のＥ型Ｊ−ＦＥＴ（ゲート長１μｍ、ゲート幅２０μ
ｍ）と負荷抵抗Ｒ_L＝３３（ＫΩ）とを組み合わせたイ
ンバータの特性が示されている。図４からわかるよう
に、実施例２のＦＥＴを使用することによりインバータ
出力Ｖ_OUT2を１．０（Ｖ）と大きくすることができた。

【００３５】実施例３ 実施例３では、ゲート部のｐ⁺型領域をμｃ−Ｓｉ：Ｈ
により形成した構成となっており、この場合も、実施例
１，実施例２と同様に、図３（ａ）乃至（ｃ）の製造工
程で、電界効果トランジスタを作製することができた。
すなわち、先づ、図３（ａ），（ｂ）に示す工程によ
り、実施例１，実施例２と全く同様にして、半絶縁Ｇａ
Ａｓ基板４４にｎ型のソース４１，ドレイン４２および
チャネル領域４３を形成し、次いでソース電極４６およ
びドレイン電極４７を形成した。しかる後、図３（ｃ）
に示す工程を行なうが、この実施例３では、チャネル領
域４３上のＳｉＮ膜４５の一部にホトリソグラフィー技
術により窓を開けた後、ＳｉＨ₄とＣＨ₄とＢ₂Ｈ₆との混
合ガスによるＰ−ＣＶＤ法で、ｐ⁺型μｃ−Ｓｉ：Ｈ４
８を５０００Åの厚さに製膜した。なお、ガスの混合比
（分圧比）は（ＳｉＨ₄＋Ｂ₂Ｈ₆）／Ｈ₂＝１／３０で、
圧力を１Ｔｏｒｒとした。次いで、不要なｐ⁺型μｃ−
Ｓｉ：Ｈをホトリソグラフィー技術により除去して、ゲ
ート部を形成した。

【００３６】この実施例３により作製した接合型電界効
果トランジスタでは、ゲート部のμｃ−Ｓｉ：Ｈは、実
施例１のゲート部のａ−Ｓｉ：Ｈと比較して、ドーピン
グ効率が高く活性化エネルギーを小さくできるため、拡
散電位をさらに大きくすることができる。実際に実施例
３のゲート部のｐ⁺ｎ接合による拡散電位は１．５０
（ｅＶ）であり、従来のＭＥＳ−ＦＥＴの拡散電位０．
７５（ｅＶ）よりも拡散電位を０．７５（ｅＶ）大きく
することができた。図４には、この実施例３のＥ型Ｊ−
ＦＥＴ（ゲート長１μｍ、ゲート幅２０μｍ）と負荷抵
抗Ｒ_L＝３３（ＫΩ）とを組み合わせたインバータの特
性が示されている。図４からわかるように、実施例３の
ＦＥＴを使用することによりインバータ出力Ｖ_OUT3を
１．１（Ｖ）と大きくすることができた。

【００３７】

【発明の効果】以上に説明したように、本発明によれ
ば、ソース，ドレイン，チャネル領域が第１の導電型の
第１の半導体で形成され、第１の半導体の導電型とは反
対の第２の導電型をもつ第２の半導体が上記チャネル領
域と接してゲ−ト部が構成されている接合型の電界効果
トランジスタであって、上記第２の半導体が非晶質ある
いは微結晶の半導体であり、該第２の半導体のエネルギ
−バンドギャップが第１の半導体のエネルギーバンドギ
ャップよりも大きいので、拡散電位を大きくすることが
でき、論理振幅を大きくとることができて、高速なＤＣ
ＦＬ回路を実現することができる。また、上記第２の半
導体は低温で成膜可能であるので、ゲート部を制御性良
く，すなわち精度良く均一に作成することができ、均一
性の良いデバイスを提供することができる。

【００３８】特に、請求項４記載の発明では、上記第２
の半導体が、水素化アモルファスシリコンカ−バイト
（ａ−ＳｉＣ：Ｈ）で形成されているので、４００℃の
高温でも膜中の水素の離脱が少なく、ボロンＢを高濃度
にドープしてもバンドギャップを変化させずに済み、ま
た、集積化を容易に図ることができる。

【００３９】また、請求項５記載の発明では、第２の半
導体が、水素化微結晶シリコン（μｃ−Ｓｉ：Ｈ）で形
成されているので、ドーピング効率が高く活性化エネル
ギーを小さくできて、拡散電位をさらに大きくすること
ができ、また、集積化を容易に図ることができる。

【図面の簡単な説明】

【図１】本発明に係る電界効果トランジスタの構成例を
示す図である。

【図２】図１に示す電界効果トランジスタのゲート部の
バンドダイアグラムを示す図である。

【図３】（ａ），（ｂ），（ｃ）は図１に示す電界効果
トランジスタの製造工程例を示す図である。

【図４】負荷抵抗とＥ型Ｊ−ＦＥＴとを組み合わせたイ
ンバータの特性を示す図である。

【図５】従来のＭＥＳ−ＦＥＴのゲート部のバンドダイ
アグラムを示す図である。

【図６】図５のＭＥＳ−ＦＥＴを用いたＤＣＦＬ回路を
示す図である。

【図７】従来のＭＥＳ−ＦＥＴのゲート部のバンドダイ
アグラムを示す図である。

【図８】チャネルをエピタキシャル層で形成したＭＥＳ
・ＦＥＴの構造を示す図である。

【図９】リセス構造のＦＥＴの一例を示す図である。

【符号の説明】

４１ ソース ４２ ドレイン ４３ チャネル領域 ４４ 基板 ４８ ワイドバンドギャップの半
導体 ４９ 金属電極

Claims (6)

【特許請求の範囲】
1. 【請求項１】 ソース，ドレイン，チャネル領域が第１
   の導電型の第１の半導体で形成され、第１の半導体の導
   電型とは反対の第２の導電型をもつ第２の半導体が前記
   チャネル領域と接してゲ−ト部が構成されている接合型
   の電界効果トランジスタであって、前記第２の半導体は
   非晶質あるいは微結晶の半導体で形成されており、該第
   ２の半導体のエネルギ−バンドギャップが第１の半導体
   のエネルギーバンドギャップよりも大きいことを特徴と
   する電界効果トランジスタ。
2. 【請求項２】 請求項１記載の電界効果トランジスタに
   おいて、前記第１の半導体は、化合物半導体で形成され
   ていることを特徴とする電界効果トランジスタ。
3. 【請求項３】 請求項１記載の電界効果トランジスタに
   おいて、前記第２の半導体は、水素化アモルファスシリ
   コン（ａ−Ｓｉ：Ｈ）で形成されていることを特徴とす
   る電界効果トランジスタ。
4. 【請求項４】 請求項１記載の電界効果トランジスタに
   おいて、前記第２の半導体は、水素化アモルファスシリ
   コンカ−バイト（ａ−ＳｉＣ：Ｈ）で形成されているこ
   とを特徴とする電界効果トランジスタ。
5. 【請求項５】 請求項１記載の電界効果トランジスタに
   おいて、前記第２の半導体は、水素化微結晶シリコン
   （μｃ−Ｓｉ：Ｈ）で形成されていることを特徴とする
   電界効果トランジスタ。
6. 【請求項６】 ソース，ドレイン，チャネル領域が第１
   の導電型の第１の半導体で形成され、第１の半導体の導
   電型とは反対の第２の導電型をもつ第２の半導体が前記
   チャネル領域と接してゲ−ト部が構成されている接合型
   の電界効果トランジスタの製造方法であって、前記第２
   の半導体が非晶質あるいは微結晶の半導体であり、該第
   ２の半導体は、２５０℃〜３５０℃の低温でプラズマＣ
   ＶＤ法等によって成膜されることを特徴とする電界効果
   トランジスタの製造方法。