CN116316498A - 具有稳定放电机制的静电防护电路 - Google Patents

Abstract

一种具有稳定放电机制的静电防护电路。分压电路根据电压输入端产生检测信号，第一反相器输出反相检测信号。电压抬升电路的第一P型及N型晶体管电路通过第一端串联于电压输入端及接地端间，第二P型及N型晶体管电路通过第二端串联于电压输入端及接地端间。第一及第二P型晶体管控制端分别电性耦接于第二端及第一端，第一及第二N型晶体管控制端分别接收反相检测信号及检测信号。第二反相器自第二端接收反相抬升检测信号反相输出为抬升检测信号。静电放电晶体管受抬升检测信号控制，以在导通时对电压输入端放电。

Description

具有稳定放电机制的静电防护电路

技术领域

本发明是关于静电防护技术，尤其是关于一种具有稳定放电机制的静电防护电路。

背景技术

静电放电(electrostatic discharge；ESD)会造成电子元件、仪器设备永久性损坏，进而影响积体电路的电路功能，使产品无法正确工作。

静电放电的现象可能在晶片制造、封装、测试、存放或搬运的状况下产生。为了再现与预防静电放电，积体电路产品可产品通过静电防护的元件或是电路并搭配测试来增强积体电路对于静电放电的保护能力，进而提升电子产品的良率。

发明内容

鉴于先前技术的问题，本发明之一目的在于提供一种具有稳定放电机制的静电防护电路，以改善先前技术。

本发明包含一种具有稳定放电机制的静电防护电路，包含：分压电路、第一反相器、电压抬升电路、第二反相器以及静电放电晶体管。分压电路电性耦接于配置以接收电源信号的电压输入端，以在分压端产生检测信号。第一反相器配置以接收检测信号反相输出为反相检测信号。电压抬升电路包含：第一P型晶体管电路、第一N型晶体管电路、第二P型晶体管电路以及第二N型晶体管电路。第一P型晶体管电路以及第一N型晶体管电路通过第一端彼此相串联于电压输入端以及接地端间，分别具有电性耦接于第二端的第一P型晶体管控制端以及配置以接收反相检测信号的第一N型晶体管控制端。第二P型晶体管电路以及第二N型晶体管电路，通过第二端彼此串联于电压输入端以及接地端间，分别具有电性耦接于第一端的第二P型晶体管控制端以及配置以接收检测信号的第二N型晶体管控制端。第二反相器电性耦接于电压输入端以及接地端间，配置以自第二端接收反相抬升检测信号反相输出为抬升检测信号。静电放电晶体管电性耦接于电压输入端以及接地端间，配置以受抬升检测信号控制，以在导通时对电压输入端进行放电。

有关本案的特征、实践与效果，兹配合图式作较佳实施例详细说明如下。

附图说明

图1显示本发明的一实施例中，一种具有稳定放电机制的静电防护电路的电路图；以及

图2显示本发明的另一实施例中，一种具有稳定放电机制的静电防护电路的电路图。

具体实施方式

本发明之一目的在于提供一种具有稳定放电机制的静电防护电路，藉由分压电路的设置，直接检测静电输入造成的电压变化而不需受以往容阻电路的限制。静电防护电路将可快速反应并维持足够常的放电时间，进而使放电晶体管的放电稳定。

请参照图1。图1显示本发明之一实施例中，一种具有稳定放电机制的静电防护电路100的电路图。静电防护电路100包含：分压电路110、第一反相器120、电压抬升电路130、第二反相器140以及静电放电晶体管150。

分压电路110电性耦接于配置以接收电源信号PS的电压输入端IO，以在分压端DT产生检测信号DS。

于一实施例中，分压电路110包含第一阻性电路115A以及第二阻性电路115B，通过分压端DT相串联于电压输入端IO以及接地端GND间。

第一阻性电路115A包含电阻、二极管、二极管连接式晶体管或其组合。上述的元件的数目可为一个或多个，且在数目为多个时可藉由串联的方式连接。在图1中，第一阻性电路115A是范例性的以多个二极管连接式P型晶体管示出，且第二阻性电路115B是范例性的以一个电阻示出。在其他实施例中，亦可由上述的其他元件、二极管连接式N型晶体管或是各种上述元件的组合实现。本发明不限于此。

于一实施例中，静电防护电路100可设置于一个电子装置(未示出)中，并在电子装置运作时通过电压输入端IO接收到电源信号PS，并根据第一阻性电路115A以及第二阻性电路115B间的阻值比例，在分压端DT产生检测信号DS。

第一反相器120根据第一电压VDD1运作。电压抬升电路130、第二反相器140以及静电放电晶体管150根据第二电压VDD2运作。其中，第一电压VDD1小于第二电压VDD2。于一实施例中，第一电压VDD1为例如，但不限于0.9、1.2或1.8伏特。第二电压VDD2为例如，但不限于3.3伏特。

第二电压VDD2在本实施例中，是根据电源信号PS产生。更详细的说，于一实施例中，电压抬升电路130、第二反相器140以及静电放电晶体管150可电性耦接于电压输入端IO以接收电源信号PS。其中，上述元件与电压输入端IO间可在不影响整体静电防护电路110的功能下，包含其他的电路元件。

在不同的实施例中，第一电压VDD1则可选择性地由独立的另一电源信号(未示出)产生，或是根据电源信号PS分压产生。

因此，第一反相器120的内部元件(例如晶体管)具有相对较低的阈值电压，而电压抬升电路130、第二反相器140以及静电放电晶体管150的内部元件(例如晶体管)具有相对较高的阈值电压。第一反相器120具有高于电压抬升电路130、第二反相器140以及静电放电晶体管150的反应速度。

第一反相器120配置以接收检测信号DS反相输出为反相检测信号IDS。

电压抬升电路130配置以根据检测信号DS以及反相检测信号IDS产生反相抬升检测信号IBDS。于一实施例中，电压抬升电路130包含：第一P型晶体管电路160A、第一N型晶体管电路160B、第二P型晶体管电路170A以及第二N型晶体管电路170B。

在图1的实施例中，第一P型晶体管电路160A包含一个P型晶体管MP1，第一N型晶体管电路160B包含两个相串联的第一N型晶体管MN1以及第二N型晶体管MN2，第二P型晶体管电路170A包含一个P型晶体管MP2，第二N型晶体管电路170B包含两个相串联的第一N型晶体管MN3以及第二N型晶体管MN4。

第一P型晶体管电路160A以及第一N型晶体管电路160B通过第一端T1彼此相串联于电压输入端IO以及接地端GND间，且分别具有电性耦接于第二端T2的第一P型晶体管控制端以及配置以接收反相检测信号IDS的第一N型晶体管控制端。

更详细的说，在图1的实施例中，P型晶体管MP1的源极电性耦接于电压输入端IO，漏极电性耦接于第一端T1，栅极则作为第一P型晶体管控制端电性耦接于第二端T2。第一N型晶体管MN1的漏极电性耦接于第一端T1，源极电性耦接于N型晶体管MN2的漏极。第二N型晶体管MN2的漏极电性耦接于N型晶体管MN1的源极，源极电性耦接于接地端GND。第一N型晶体管MN1以及第二N型晶体管MN2的栅极相电性耦接，并作为第一N型晶体管控制端接收反相检测信号IDS。

第二P型晶体管电路170A以及第二N型晶体管电路170B通过第二端T2彼此串联于电压输入端IO以及接地端GND间，分别具有电性耦接于第一端T1的第二P型晶体管控制端以及配置以接收检测信号DS的第二N型晶体管控制端。

更详细的说，在图1的实施例中，P型晶体管MP2的源极电性耦接于电压输入端IO，漏极电性耦接于第二端T2，栅极则作为第二P型晶体管控制端电性耦接于第一端T1。N型晶体管MN3的漏极电性耦接于第二端T2，源极电性耦接于N型晶体管MN4的漏极。N型晶体管MN4的漏极电性耦接于N型晶体管MN3的源极，源极电性耦接于接地端GND。N型晶体管MN3以及N型晶体管MN4的栅极相电性耦接，并作为第二N型晶体管控制端接收检测信号DS。

于一实施例中，第一N型晶体管MN1、MN3为输出入装置(I/O device)，为较高耐压(例如3.3伏特)的元件，第二N型晶体管MN2、MN4为核心装置(core device)，为较低耐压(0.9、1.2或1.8伏特)的元件。藉由这样的配置，可使第一N型晶体管电路160B以及第二N型晶体管电路170B有较佳的可信赖度(reliability)。

于一实施例中，第一N型晶体管电路160B可再选择性设置与第一N型晶体管MN1以及第二N型晶体管MN2相串联，且受控于另一控制信号的N型晶体管(未示出)，以在前述的第一电压VDD1以及第二电压VDD2的来源不同时，在第一电压VDD1以及第二电压VDD2均上电后才根据此控制信号致能导通，使第一N型晶体管电路160B不至于因上电顺序的先后造成电路中的未知信号状态。类似地，第二N型晶体管电路170B亦可具有相同的配置，在此不再赘述。

第二反相器140电性耦接于电压输入端IO以及接地端GND间，配置以自第二端T2接收反相抬升检测信号IBDS反相输出为抬升检测信号BDS。

静电放电晶体管150电性耦接于电压输入端IO以及接地端GND间，配置以受抬升检测信号BDS控制，以在导通时对电压输入端IO进行放电。在本实施例中，静电放电晶体管150为N型晶体管。于其他实施例中，静电防护电路100亦可在静电放电晶体管150与第二反相器140之间再额外设置另一反相器，并使静电放电晶体管150以P型晶体管实现。本发明并不限于此。

以下将就静电防护电路100依电压输入端IO的电压大小不同，而运作的正常运作模式以及放电模式进行说明。在图1中，是根据电压的逻辑准位大小，以"1"标示为高态准位，以"0"标示为低态准位，在各电路节点先后标示正常运作模式以及放电模式下的逻辑准位。

在电压输入端IO的电压大小并未超过预设准位，例如仅接收到电源信号PS而未接收到例如以实际的静电产生或是过度电性应力(electrical over shoot；EOS)造成的静电输入ES时，静电防护电路100是运作于正常运作模式。此时，分压电路110在分压端DT产生的检测信号DS将位于低态准位(0)，反相检测信号IDS则由于第一反相器120的运作而位于高态准位(1)。

根据位于高态准位的反相检测信号IDS以及位于低态准位的检测信号DS，第二P型晶体管电路170A以及第一N型晶体管电路160B将导通，且第一P型晶体管电路160A以及第二N型晶体管电路170B将关闭。

更详细的说，第一N型晶体管电路160B中的第一N型晶体管MN1以及第二N型晶体管MN2将由于位于高态准位的反相检测信号IDS而导通，对第一端T1汲取电流而使第一端T1的电压下降至低态准位(0)，进而使第二P型晶体管电路170A中的P型晶体管MP2导通。而第二N型晶体管电路170B中的第一N型晶体管MN3以及第二N型晶体管MN4将由于位于低态准位的检测信号DS而关闭，使第二端T2接收P型晶体管MP2的电流而使第二端T2的电压上升至高态准位(1)，进而使第一P型晶体管电路160A中的P型晶体管MP1关闭。

第二端T2所产生的反相抬升检测信号IBDS因而位于高态准位(1)。抬升检测信号BDS则由于第二反相器140的运作而位于低态准位(0)，进而使静电放电晶体管150关闭。

另一方面，在电压输入端IO的电压大小超过预设准位，例如在接收到电源信号PS的同时也接收到具有瞬间大电压的静电输入ES时，静电防护电路100是运作于放电模式。此时分压电路110在分压端DT产生的检测信号DS将位于高态准位(1)，反相检测信号IDS则由于第一反相器120的运作而位于低态准位(0)。

根据位于低态准位的反相检测信号IDS以及位于高态准位的检测信号DS，第二P型晶体管电路170A以及第一N型晶体管电路160B将关闭，且第一P型晶体管电路160A以及第二N型晶体管电路170B将导通。

更详细的说，第二N型晶体管电路170B中的第一N型晶体管MN3以及第二N型晶体管MN4将由于位于高态准位的检测信号DS而导通，对第二端T2汲取电流而使第二端T2的电压下降至低态准位(0)，进而使第一P型晶体管电路160A中的P型晶体管MP1导通。而第一N型晶体管电路160B中的第一N型晶体管MN1以及第二N型晶体管MN2将由于位于低态准位的反相检测信号IDS而关闭，使第一端T1接收P型晶体管MP1的电流而使第一端T1的电压上升至高态准位(1)，进而使第二P型晶体管电路170A中的P型晶体管MP2关闭。

第二端T2所产生的反相抬升检测信号IBDS因而位于低态准位(0)。抬升检测信号BDS则由于第二反相器140的运作而位于高态准位(1)，进而使静电放电晶体管150导通，而对电压输入端IO进行放电。

须注意的是，在静电放电晶体管150对电压输入端IO进行放电一段时间，导致电压输入端IO的电压下降而使分压产生的检测信号DS回复至低态准位(0)时，静电防护电路110也将回复运作于正常运作模式。

在部分技术中，静电防护电路采用容阻电路来与静电输入端连接，进而控制反相器决定是否启动放电晶体管。其中，容阻电路的设置是以静电输入的频率做为是否启动静电放电机制的依据。在静电输入不够长甚或静电输入的能量不够大时，充饱电的容阻电路将使反相器反应较慢，不仅开启时间较晚，亦无法使放电机制维持够长的时间。并且，在这样的状况下，放电晶体管常需要依靠崩溃(breakdown)机制来运作，造成不均匀的导通。

因此，本发明的静电防护电路可藉由分压电路的设置，直接检测静电输入造成的电压变化而不需受以往容阻电路的限制。静电防护电路将可快速反应并维持足够长的放电时间，进而使放电晶体管的放电稳定。

须注意的是，上述第一P型晶体管电路160A、第一N型晶体管电路160B、第二P型晶体管电路170A以及第二N型晶体管电路170B中包含的晶体管数目仅为一范例。于其他实施例中，上述电路包含的晶体管数目可依实际需求调整，本发明不限于此。

请参照图2。图2显示本发明另一实施例中，一种具有稳定放电机制的静电防护电路200的电路图。

类似于图1的静电防护电路100，图2的静电防护电路200包含：分压电路110、第一反相器120、电压抬升电路130、第二反相器140以及静电放电晶体管150。并且，电压抬升电路130亦包含：第一P型晶体管电路160A、第一N型晶体管电路160B、第二P型晶体管电路170A以及第二N型晶体管电路170B。因此，相同结构与运作方式的元件将不在此赘述。

在本实施例中，第二P型晶体管电路170A包含两个相串联的P型晶体管MP2以及MP3。并且，电压抬升电路130还包含N型晶体管MN5。其中，N型晶体管MN5电性耦接于第一端T1以及接地端GND间，且具有电性耦接于第二端T2的第三N型晶体管控制端。

如前所述，静电防护电路100运作于放电模式时，第二P型晶体管电路170A是依靠第一端T1位于高态准位的电压而关闭，进而使导通的第二N型晶体管电路170B对第二端T2汲取电流造成第二端T2的电压下降，并经由第二反相器140根据低态准位的反相抬升检测信号IBDS反相输出为高态准位的抬升检测信号BDS，控制静电放电晶体管150开启。

在静电输入端IO的电压过高时，P型晶体管MP2的源栅极电压差有可能过高而导通，进而对第二端T2充电，使原本应为低态准位(0)的第二端T2由于第二P型晶体管电路170A以及第二N型晶体管电路170B间的拉扯，而产生不稳定的现象。因此，藉由额外设置的P型晶体管MP3，第二P型晶体管电路170A将可对静电输入端IO的电压有更高的抵抗力，而不易因高电压而导通。

另一方面，N型晶体管MN5则在静电防护电路100运作于正常运作模式时，可使第二P型晶体管电路170A的P型晶体管MP2以及MP3维持更稳定的导通，进而对第二端T2充电造成第二端T2的电压上升，经由第二反相器140根据高态准位的反相抬升检测信号IBDS反相输出为低态准位的抬升检测信号BDS，稳定控制静电放电晶体管150的关闭。

在图2中是以第二P型晶体管电路170A包含两个相串联的P型晶体管为范例进行说明。在其他实施例中，亦可视实际需求而在第二P型晶体管电路170A设置两个以上的P型晶体管，以加强对静电输入端IO的高电压的抵抗能力。本发明并不限于此。

需注意的是，上述的实施方式仅为一范例。于其他实施例中，本领域的通常知识者当可在不违背本发明的精神下进行更动。

综合上述，本发明中具有稳定放电机制的静电防护电路可藉由分压电路的设置，直接检测静电输入造成的电压变化而不需受以往容阻电路的限制。静电防护电路将可快速反应并维持足够常的放电时间，进而使放电晶体管的放电稳定。

虽然本案之实施例如上所述，然而该些实施例并非用来限定本案，本技术领域具有通常知识者可依据本案之明示或隐含之内容对本案之技术特征施以变化，凡此种种变化均可能属于本案所寻求之专利保护范畴，换言之，本案之专利保护范围须视本说明书之申请专利范围所界定者为准。

【符号说明】

100:静电防护电路

110:分压电路

115A:第一阻性电路

115B:第二阻性电路

120:第一反相器

130:电压抬升电路

140:第二反相器

150:静电放电晶体管

160A:第一P型晶体管电路

160B:第一N型晶体管电路

170A:第二P型晶体管电路

170B:第二N型晶体管电路

200:静电防护电路

BDS:抬升检测信号

DS:检测信号

DT:分压端

GND:接地端

IBDS:反相抬升检测信号

IDS:反相检测信号

IO:电压输入端

MN1、MN3:第一N型晶体管

MN2、MN4:第二N型晶体管

MN5:N型晶体管

MP1、MP2、MP3:P型晶体管

PS:电源信号

T1:第一端

T2:第二端

VDD1:第一电压

VDD2:第二电压。

Claims (10)

1.一种具有稳定放电机制的静电防护电路，包含：

一分压电路，电性耦接于配置以接收一电源信号的一电压输入端，以在一分压端产生一检测信号；

一第一反相器，配置以接收该检测信号并将该检测信号反相输出为一反相检测信号；

一电压抬升电路，包含：

一第一P型晶体管电路以及一第一N型晶体管电路，通过一第一端彼此串联于该电压输入端以及一接地端间，该第一P型晶体管电路具有电性耦接于一第二端的一第一P型晶体管控制端并且该第一N型晶体管电路具有配置以接收该反相检测信号的一第一N型晶体管控制端；以及

一第二P型晶体管电路以及一第二N型晶体管电路，通过该第二端彼此串联于该电压输入端以及该接地端间，该第二P型晶体管电路具有电性耦接于该第一端的一第二P型晶体管控制端并且该第二N型晶体管电路具有配置以接收该检测信号的一第二N型晶体管控制端；

一第二反相器，电性耦接于该电压输入端以及该接地端间，配置以自该第二端接收一反相抬升检测信号并将该反相抬升检测信号反相输出为一抬升检测信号；以及

一静电放电晶体管，电性耦接于该电压输入端以及该接地端间，配置以受该抬升检测信号控制，以在导通时对该电压输入端进行放电。

2.根据权利要求1所述的静电防护电路，其中该第一反相器根据一第一电压运作，该电压抬升电路、该第二反相器以及该静电放电晶体管根据由该电源信号产生的一第二电压运作，其中该第一电压小于该第二电压，且该第一电压为0.9伏特、1.2伏特或1.8伏特，该第二电压为3.3伏特。

3.根据权利要求1所述的静电防护电路，其中该分压电路包含一第一阻性电路以及一第二阻性电路，通过该分压端串联于该电压输入端以及该接地端间，其中该第一阻性电路以及该第二阻性电路中的每一个包含一电阻、一二极管、一二极管连接式晶体管、或者该电阻、该二极管、该二极管连接式晶体管的组合。

4.根据权利要求1所述的静电防护电路，其中在该电压输入端的电压大小并未超过一预设准位的一正常运作模式下，该检测信号位于一低态准位，该反相检测信号位于一高态准位，该第二P型晶体管电路以及该第一N型晶体管电路导通且该第一P型晶体管电路以及该第二N型晶体管电路关闭，该反相抬升检测信号位于该高态准位，该抬升检测信号位于该低态准位，进而使该静电放电晶体管关闭。

5.根据权利要求1所述的静电防护电路，其中在该电压输入端的电压大小因接收到一静电输入而超过一预设准位的一放电模式下，该检测信号位于一高态准位，该反相检测信号位于一低态准位，该第二P型晶体管电路以及该第一N型晶体管电路关闭且该第一P型晶体管电路以及该第二N型晶体管电路导通，该反相抬升检测信号位于该低态准位，该抬升检测信号位于该高态准位，进而使该静电放电晶体管导通。

6.根据权利要求1所述的静电防护电路，其中该第一N型晶体管电路以及该第二N型晶体管电路中的每一个包含相串联的一第一N型晶体管以及一第二N型晶体管，其中该第一N型晶体管为一输出入装置，该第二N型晶体管为一核心装置。

7.根据权利要求1所述的静电防护电路，其中该第二P型晶体管电路包含相串联的多个P型晶体管。

8.根据权利要求7所述的静电防护电路，其中该电压抬升电路还包含一N型晶体管，电性耦接于该第一端以及该接地端间，且具有电性耦接于该第二端的一第三N型晶体管控制端。

9.根据权利要求1所述的静电防护电路，其中第二电压由该电源信号产生，第一电压由另一独立电压源号产生。

10.根据权利要求1所述的静电防护电路，其中第二电压由该电源信号产生，第一电压由该电源信号分压产生。

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