TW202131477A - 用於cmos電路的靜電放電(esd)保護 - Google Patents
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- 239000003990 capacitor Substances 0.000 claims description 20
- 101150110971 CIN7 gene Proteins 0.000 description 13
- 101150110298 INV1 gene Proteins 0.000 description 13
- 101100397044 Xenopus laevis invs-a gene Proteins 0.000 description 13
- 101100286980 Daucus carota INV2 gene Proteins 0.000 description 10
- 101100397045 Xenopus laevis invs-b gene Proteins 0.000 description 10
- 239000004065 semiconductor Substances 0.000 description 10
- 238000010586 diagram Methods 0.000 description 7
- 229910044991 metal oxide Inorganic materials 0.000 description 6
- 150000004706 metal oxides Chemical class 0.000 description 6
- 230000000295 complement effect Effects 0.000 description 5
- 238000013461 design Methods 0.000 description 4
- 238000004891 communication Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
- H01L27/0285—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements bias arrangements for gate electrode of field effect transistors, e.g. RC networks, voltage partitioning circuits
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- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
- H02H9/00—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection
- H02H9/04—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage
- H02H9/045—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage adapted to a particular application and not provided for elsewhere
- H02H9/046—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage adapted to a particular application and not provided for elsewhere responsive to excess voltage appearing at terminals of integrated circuits
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Abstract
本發明揭示一種半導體裝置包括一第一NMOS電晶體、一第二NMOS電晶體、一第一反相器、與一第二反相器。該第一NMOS電晶體具有配置成耦合到一電源的一汲極。該第二NMOS電晶體具有耦合到該第一NMOS電晶體之一源極的一汲極以及配置成耦合到接地的一源極。該第一反相器配置成驅動該第一NMOS電晶體之一閘極。該第二反相器配置成驅動該第二NMOS電晶體之一閘極，其中該第一NMOS電晶體和該第二NMOS電晶體係配置成在該電源與接地之間提供一放電路徑。
Description
本發明各具體實施例一般係關於互補金氧半導體(Complementary metal-oxide-semiconductor，CMOS)電路，具體而言係關於用於CMOS電路的靜電放電(Electrostatic discharge，ESD)保護。
電子電路可包括N型金氧半導體(N-type metal-oxide-semiconductor，NMOS)和P型金氧半導體(P-type metal-oxide-semiconductor，PMOS)電晶體，其在電壓之一有限範圍內操作並/或耐受暴露於電壓之一有限範圍。舉例來說，一些電子電路設計可在1.8伏信號範圍內傳輸、接收、和處理電信號，而一些其他設計可在3.3伏信號範圍內操作電信號。可將該等NMOS與PMOS電晶體(有時統稱為互補金氧半導體(CMOS)電晶體)之該設計，選擇成匹配該相關聯電子電路之該操作電壓。
在一些情況下，電子電路可暴露於可損傷一些該等所隨附組件的高電壓。舉例來說，靜電放電(ESD)事件可能使該電路暴露於非常高的電壓相對較短時段(經常在奈秒之範圍內)。由於該等電路組件可設計成在相對較小電壓範圍(如1.8或3.3伏)內操作，因此該等電路組件可能無法耐受幾千伏之ESD電壓。ESD電壓可能導致PN接面故障或氧化物故障，從而損傷該等所隨附電晶體之一個或多個。再者，隨著該等所隨附電晶體之裝置幾何形狀(如特徵尺寸)縮小，該等電晶體變得更容易受到即使較低ESD電壓的損傷。舉例來說，與NMOS或PMOS電晶體相關聯的斷裂(rupture)電壓(如損傷PN接面所需的電壓)可能隨著特徵尺寸減小而減小。
ESD保護電路可藉由限制電子電路內的電壓位準防止ESD損傷。在一些情況下，該等ESD保護電路可能需要可觀面積及/或專用裝置才能實行。這些面積和裝置要求可能提高相關聯積體電路之成本和複雜性。因此，本領域亟需用於電子裝置的簡單且低成本ESD保護電路。
在一個或多個具體實施例中，一種半導體裝置包括一第一NMOS電晶體、一第二NMOS電晶體、一第一反相器、與一第二反相器。該第一NMOS電晶體具有配置成耦合到一電源的一汲極。該第二NMOS電晶體具有耦合到該第一NMOS電晶體之一源極的一汲極以及配置成耦合到接地的一源極。該第一反相器配置成驅動該第一NMOS電晶體之一閘極。該第二反相器配置成驅動該第二NMOS電晶體之一閘極，其中該第一NMOS電晶體和該第二NMOS電晶體係配置成在該電源與接地之間提供一放電路徑。
在下列說明中，闡述眾多具體細節(如具體組件、電路、和製程之範例)，以提供對本發明所揭示內容之周密理解。如於文中所使用的該用語「耦合」(coupled)意指直接耦合到一個或多個介於其間的組件或電路或透過一個或多個介於其間的組件或電路耦合。此外，在下列說明中並為了解說之目的，闡述具體術語和/或細節，以提供對該等示例性具體實施例之周密理解。然而，熟習此領域技術者將顯而易見，實作該等示例性具體實施例可能無需這些具體細節。在其他實例中，已習知電路和裝置係以區塊圖形式顯示，以避免模糊本發明所揭示內容。於文中所說明的各種匯流排上所提供的該等信號任一，皆可能與其他信號進行時間多工並提供在一個或多個共用匯流排上。此外，電路元件或軟體模塊之間的該內連線可顯示為匯流排或單信號線。該等匯流排之每個皆替代性可單信號線，且該等單信號線之每個皆替代性可匯流排，且單線或匯流排或許表示用於組件之間的通訊的無數實體或邏輯機制中任一者或多者。該等示例性具體實施例不被理解為限於文中所說明的具體範例，而是在其範疇內包括所附諸申請專利範圍所界定出的所有具體實施例。
圖1係依據一些實作的互補金氧半導體(CMOS)裝置100之區塊圖。裝置100可包括電路110和一電源箝位120。在一些實作中，裝置100可積體電路、系統單晶片(System-on-a-chip，SoC)、處理器、記憶體、或任何其他可行電子裝置或電路。該等電路110和電源箝位120可包括複數組件，其包括N型金氧半導體(NMOS)和P型金氧半導體(PMOS) (有時統稱為CMOS電晶體)、雙載子接面電晶體(Bipolar junction transistor，BJT)、電容、電阻、二極體、電感、及其類似物。
在一些具體實施例中，該等電路110可包括組件，其設置成進行類比及/或數位處理功能(如數字及/或程序處理功能)、實行記憶體(如動態及/或靜態記憶體)、及/或傳輸和接收通訊信號(包括單端、差動、及/或無線通訊信號)。該等電路110可藉由電源(顯示為VDD)供電並耦合到該電源，也可耦合到接地。
電源箝位120也可耦合在該電源與接地之間。在一些實作中，電源箝位120可防止暫態過電壓事件(包括例如靜電放電(ESD)事件)所導致對裝置100的損傷。電源箝位120可限制或「箝位」(clamp)從該電源所看到、尤其是如藉由該等電路110所看到的電壓之該量值。以這種方式，可保護該等電路110內的電晶體及其他裝置避免ESD事件。
圖2A係依據一些實作的電源箝位200之簡化示意圖。電源箝位200可圖1之電源箝位120之實作。電源箝位200可包括電阻R1至R4、電容C1至C2、和電晶體Q1至Q7。在一些實作中，該等電晶體Q1和Q4可PMOS電晶體，而該等電晶體Q2至Q3和Q5至Q7可NMOS電晶體。然而，在一些其他實作中，該等電晶體Q1至Q7可任何可行類型之電晶體。
該等電晶體Q1和Q2可設置成形成第一反相器INV1。舉例來說，該電晶體Q1之該源極可耦合到電能軌(power rail) (顯示為VDD)，且該電晶體Q1之該汲極及該電晶體Q2之該汲極可在節點V4處耦合在一起。該電晶體Q1之該閘極可在節點V1處耦合到該電晶體Q2之該閘極。該電晶體Q2之該源極可耦合到節點V2。在一些態樣中，該第一反相器INV1可透過該電晶體Q1從該電能軌汲取電能，並經由該電晶體Q2透過節點V2回傳電能。
該等電晶體Q4和Q5可設置成形成第二反相器INV2。舉例來說，該電晶體Q4之該源極可耦合到節點V4 (如該第一反相器INV1之該輸出)。該電晶體Q4之該汲極及該電晶體Q5之該汲極可在節點V5處耦合在一起。該電晶體Q5之該源極可耦合到接地。該電晶體Q4之該閘極及該電晶體Q5之該閘極可在節點V3處耦合在一起。在一些態樣中，該第二反相器INV2可透過該電晶體Q4從該第一反相器INV1之該輸出汲取電能，並經由該電晶體Q5將電能回傳到接地。
該等電阻R1和R2可形成分壓器(voltage divider)。該電阻R1之第一端子可耦合到該電能軌，且該電阻R1之第二端子可在節點V3 (如該第二反相器INV2之該輸入)處耦合到該電阻R2之第一端子。該電阻R2之第二端子可耦合到接地。
該電阻R3和該電容C1可形成第一電阻電容(Resistor-capacitor，RC)網路RC1。該電阻R3之第一端子可耦合到該電能軌，且該電阻R3之第二端子可在節點V1 (如該第一反相器INV1之該輸入)處耦合到該電容C1之第一端子。該電容C1之該第二端子可耦合到節點V2。
該電阻R4和該電容C2可形成第二RC網路RC2。該電阻R4之第一端子可耦合到節點V2，且該電阻R4之第二端子及該電容C2之第一端子可耦合到節點V3 (如該第二反相器INV2之該輸入)。該電容C2之該第二端子可耦合到接地。此外，該電阻R4之該第二端子可耦合到該電阻R2之該第一端子(如該等電阻R1和R2之該分壓器輸出)。
該等電晶體Q6和Q7可為「堆疊」(stacked)，並可操作為電源箝位200之箝位電晶體(clamping transistor)。亦即，該等電晶體Q6和Q7可形成放電路徑，以將來自該電能軌的能量散逸到接地。該電晶體Q6之該汲極可耦合到該電能軌，且該電晶體Q6之該源極可耦合到該電晶體Q7之該汲極。該電晶體Q7之該源極可耦合到接地。該電晶體Q6之該閘極可耦合到該第一反相器INV1之該輸出(如節點V4)。該電晶體Q7之該閘極可耦合到該第二反相器INV2之該輸出(如節點V5)。
該電晶體Q3可用作從該電晶體Q7到該第一反相器INV1的反饋路徑之一部分。該電晶體Q3之該閘極可耦合到該第二反相器INV2之該輸出及該電晶體Q7之該閘極(如節點V5)。該電晶體Q3之該源極可耦合到接地，且該電晶體Q3之該汲極可耦合到節點V2。因此，在一些態樣中，該電晶體Q3可提供用於該第一反相器INV1的電能回傳路徑。
如上述所指示，該電晶體Q6和該電晶體Q7操作為箝位電晶體，以限制該電能軌與接地之間的電壓差。在一種操作模式中，該電能軌和接地最初可為浮接(floating)並處於共用電壓，例如接近接地電位。舉例來說，可在印刷電路板上將裝置100斷電或解除安裝。高電壓ESD事件可導致該電能軌上的該電壓提高。該電容C2導致節點V3處的該電壓維持接近接地。此外，可至少部分藉由電阻R1和R2及/或該第二RC網路RC2所形成的該分壓器提供節點V3處的該電壓。節點V3處的該電壓(到第二反相器INV2的輸入信號)為反相，從而導致該電晶體Q7接通。
又，該第一RC網路RC1和該第二RC網路RC2可導致節點V2處的該電壓為低電壓位準，例如在1至3伏特之間。隨著該ESD事件導致該電能軌之該電壓提高，節點V2可操作為用於該第一反相器INV1的虛擬接地。節點V2處的該電壓可(透過該第一反相器INV1)導致節點V4處的該電壓在該電能軌之閾值電壓(Vt)內，從而接通該電晶體Q6。
隨著該電晶體Q7接通，該電晶體Q3之該閘極的電壓提高，從而使得該節點V2之該電壓更接近於接地。此反饋可增強節點V4處的該反相器INV1之該輸出之該電壓，從而有助於確保該電晶體Q6之該操作。以這種方式，該等電晶體Q6和Q7可透過該所形成的放電路徑回應並將來自該電能軌的該ESD電壓散逸到接地。
該等電晶體Q1至Q7可具有與圖1之電路110中所使用的電晶體共享的特徵和特性。亦即，該等電晶體Q1至Q7可與裝置100中的其他電晶體共享類似特徵尺寸、崩潰電壓、閾值電壓、及其他操作特性。由於該等電晶體Q6和Q7之該堆疊電晶體設置，電源箝位200中無需特殊「高電壓」電晶體。使用及/或或將電源箝位200中所使用的該等電晶體限於該等電路110中所使用的該等相同電晶體，可降低製造成本。
再者，電源箝位200透過該等電阻R1-R4、該等電容C1-C2、和該等電晶體Q1-Q7之該設置為自偏壓。無需附加偏壓電源或偏壓電路，從而簡化電路設計和面積要求。
除了其他優勢之外，電源箝位200可快速回應ESD事件。在一些態樣中，調諧該第一RC網路RC1和該第二RC網路RC2之時間常數可讓該設計者能夠判定電源箝位200之回應時間。在一些實作中，電源箝位200可在1或2奈秒之一般ESD時段內操作。
圖2B係依據一些實作的另一電源箝位201之簡化示意圖。電源箝位201可類似於圖2A之電源箝位200。舉例來說，電源箝位201可包括如關於電源箝位200所說明的該等電晶體Q1-Q4和Q6-Q7。
在一些實作中，可以電阻R5置換該電晶體Q5。可將該電阻R5之該數值選擇成維護如關於電源箝位200所說明的該第二反相器INV2之該功能性。此外，可以與關於電源箝位200所說明者不同的組件置換用於實行該第一RC網路RC1和該第二RC網路RC2的組件。舉例來說，可分別以組件P3和P4置換該第一RC網路RC1之該電阻R3和該電容C1。該等組件P3和P4可配置成提供該電阻R3和該電容C1之該功能性的任何可行組件(電晶體、電感、二極體、及其類似物)。類似地，可分別以組件P5和P6置換該第二RC網路RC2之該電阻R4和該電容C2。該等組件P5和P6可配置成提供該電阻R4和該電容C2之該功能性的任何可行組件。
在一些實作中，可分別以組件P1和P2置換電源箝位200之該等電阻R1和R2所形成的該電阻分配器。該等組件P1和P2可配置成提供該等電阻R1和R2之該功能性的任何可行組件。
電源箝位201可電源箝位200之更一般性說明。因此，電源箝位120可實行為電源箝位200、電源箝位201、或任何其他可行實作。
與於文中所揭示的該等具體實施例有關所說明的該等各種例示性邏輯區塊、模組、和電路，可以設計成進行於文中所說明的該等功能的通用處理器、數位信號處理器(Digital Signal Processor，DSP)、特定應用積體電路(Application Specific Integrated Circuit，ASIC)、場可編程閘陣列(Field Programmable Gate Array，FPGA)、或其他可編程邏輯裝置、分立閘極或電晶體邏輯、分立硬體組件、或其任何組合實行或進行。通用處理器可微處理器，但在該替代例中，該處理器可任何慣用處理器、控制器、微控制器、或狀態機(state machine)。處理器也可實行為運算裝置之組合(如DSP和微處理器之組合)、複數微處理器、與DSP核心搭配的一個或多個微處理器、或任何其他這樣的配置。
在前述說明書中，已參照其具體示例性具體實施例說明該等示例性具體實施例。然而，顯然將可能對其進行各種修飾例和變化例，而不悖離如所附諸申請專利範圍中所闡述的所揭示內容之更廣泛範疇。據此，將以例示性意義而非限制性意義考慮本說明書和所附圖式。
100:互補金氧半導體(CMOS)裝置
110:電路
120,200:電源箝位
201:電源箝位
C1-C2:電容
INV1:第一反相器
INV2:第二反相器
P1-P6:組件
Q1-Q7:電晶體
R1-R4:電阻
RC1:第一電阻電容(RC)網路
RC2:第二電阻電容(RC)網路
V1-V5:節點
VDD:電源
該等示例性具體實施例係藉由範例進行例示，且不欲受到所附圖式之該等圖式限制。在整個所附圖式和說明書中，同樣的號碼代表同樣的元件。
圖1係依據一些實作的互補金氧半導體(CMOS)裝置之區塊圖。
圖2A係依據一些實作的電源箝位之簡化示意圖。
圖2B係依據一些實作的另一電源箝位之簡化示意圖。
200:電源箝位
201:電源箝位
C1-C2:電容
INV1:第一反相器
INV2:第二反相器
Q1-Q7:電晶體
R1-R4:電阻
RC1:第一電阻電容(RC)網路
RC2:第二電阻電容(RC)網路
V1-V5:節點
VDD:電源
Claims (9)
- 一種電源箝位，包含： 一第一NMOS電晶體，其具有配置成耦合到一電源的一汲極； 一第二NMOS電晶體，其具有耦合到該第一NMOS電晶體之一源極的一汲極以及配置成耦合到接地的一源極； 一第一反相器，其配置成驅動該第一NMOS電晶體之一閘極；以及 一第二反相器，其配置成驅動該第二NMOS電晶體之一閘極，其中該第一NMOS電晶體和該第二NMOS電晶體係配置成在該電源與接地之間提供一放電路徑。
- 如請求項1之電源箝位，更包含一分壓器，其配置成至少部分提供用於該第二反相器的一輸入信號。
- 如請求項1之電源箝位，更包含一第一網路，其配置成提供用於該第一反相器的一輸入信號。
- 如請求項3之電源箝位，其中該第一網路係一第一電阻電容(Resistor-capacitor，RC)網路。
- 如請求項3之電源箝位，更包含一第二網路，其配置成至少部分提供用於該第二反相器的一輸入信號。
- 如請求項5之電源箝位，其中該第二網路係一第二RC網路。
- 如請求項5之電源箝位，其中該第一反相器具有透過該第二網路的一電能回傳路徑。
- 如請求項1之電源箝位，其中該第一反相器具有透過一第三NMOS電晶體的一電能回傳路徑。
- 如請求項1之電源箝位，其中該第二反相器係配置成接收來自該第一反相器之一輸出的電能。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US202062976635P | 2020-02-14 | 2020-02-14 | |
| US62/976,635 | 2020-02-14 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| TW202131477A true TW202131477A (zh) | 2021-08-16 |
Family
ID=77271980
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW110104859A TW202131477A (zh) | 2020-02-14 | 2021-02-09 | 用於cmos電路的靜電放電(esd)保護 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US11876089B2 (zh) |
| TW (1) | TW202131477A (zh) |
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| US20230170689A1 (en) * | 2021-11-26 | 2023-06-01 | Changxin Memory Technologies, Inc. | Electrostatic protection circuit and chip |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7742265B2 (en) * | 2005-06-06 | 2010-06-22 | Standard Microsystems Corporation | High voltage power supply clamp circuitry for electrostatic discharge (ESD) protection |
| US7724485B2 (en) * | 2006-08-24 | 2010-05-25 | Qualcomm Incorporated | N-channel ESD clamp with improved performance |
-
2021
- 2021-02-09 TW TW110104859A patent/TW202131477A/zh unknown
- 2021-02-12 US US17/175,168 patent/US11876089B2/en active Active
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI779942B (zh) * | 2021-11-30 | 2022-10-01 | 瑞昱半導體股份有限公司 | 具有穩定放電機制的靜電防護電路 |
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| Publication number | Publication date |
|---|---|
| US11876089B2 (en) | 2024-01-16 |
| US20210257353A1 (en) | 2021-08-19 |
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