CN113258920B - 一种信号电平转换电路 - Google Patents

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Abstract

本发明的一个实施例公开了一种信号电平转换电路，所述信号电平转换电路包括：ESD保护器件、浪涌限制电阻器、钳位电路、电平转换电路和逻辑电平整形电路；其中，ESD保护器件的第一端连接所述浪涌限制电阻器的第一端，用于接收第一电平信号；ESD保护器件的第二端接地；钳位电路用于将所述浪涌限制电阻器的第二端输出的信号电平钳位在钳位电平，从而得到钳位电平信号；电平转换电路的输入端接收所述钳位电平信号；电平转换电路的输出端连接所述逻辑电平整形电路的输入端；逻辑电平整形电路的输出端输出第二电平信号，其中第二电平信号的电平小于所述第一电平信号的电平；逻辑电平整形电路的输出端连接所述电平转换电路的控制端。

Description

一种信号电平转换电路
技术领域
本发明涉及集成电路技术领域，具体涉及一种信号电平转换电路。
背景技术
常规的电路中，经常会有不同的电路由不同的电源供电，不同电源供电的电路之间又需要能够交换信息。不同电平的信号直接驱动会引起电路中的器件出现耐压或漏电问题，并会导致传输逻辑出错。因此，高低电平转换电路是不可或缺的。而常规低压CMOS工艺，一般是5V工艺平台，其PMOS或NMOS管的栅源(VGS)、栅漏(VGD)、漏源(VDS)、栅衬底(VGB)、漏衬底(VDB)、源衬底(VSB)均只能满足低压耐压，通常为6V。该常规低压CMOS工艺，唯一能耐受达到12V高压的PN结为N阱(NWELL)与衬底(PSUB)。采用N阱作为寄生高压12V NMOS管的漏极，可实现栅漏和漏衬底耐压达12V高压的高压NMOS管。
发明内容
本发明的目的在于提供一种信号电平转换电路，通过所述信号电平转换电路能够实现将高电平为2倍以上的芯片电源电压，低电平为芯片电源电压的逻辑信号转化为高电平为芯片电源电压，低电平为地电平的逻辑信号。同时，所述信号电平转换电路还能保护用标准低压CMOS工艺制造的各种器件不会因输入电平过高而被高压击穿损坏。
为达到上述目的，本发明采用下述技术方案：
本发明提供一种信号电平转换电路，所述信号电平转换电路包括：
ESD保护器件、浪涌限制电阻器、钳位电路、电平转换电路和逻辑电平整形电路；
其中，
所述ESD保护器件的第一端连接所述浪涌限制电阻器的第一端，用于接收第一电平信号；
所述ESD保护器件的第二端接地；
所述钳位电路用于将所述浪涌限制电阻器的第二端输出的信号电平钳位在钳位电平，从而得到钳位电平信号；
所述电平转换电路的输入端接收所述钳位电平信号；
所述电平转换电路的输出端连接所述逻辑电平整形电路的输入端；
所述逻辑电平整形电路的输出端输出第二电平信号，其中所述第二电平信号的电平小于所述第一电平信号的电平；
所述逻辑电平整形电路的输出端连接所述电平转换电路的控制端。
在一个具体实施例中，所述ESD保护器件包括：
P型衬底；
设置在所述P型衬底中的N阱区；
设置在所述N阱区中的N型掺杂区；
设置在所述衬底中围绕所述N阱区的P型掺杂区；
设置在所述衬底上的介质层；
设置在所述介质层中的第一过孔和第二过孔；
设置在所述介质层上的第一金属和第二金属，其中，所述第一金属通过所述第一过孔与所述N型掺杂区电连接，所述第二金属通过所述第二过孔与所述P型掺杂区电连接；
其中，所述ESD保护器件的第一端连接所述第一金属，所述ESD保护器件的第二端连接所述第二金属。
在一个具体实施例中，所述ESD保护器件包括：
P型衬底；
设置在所述P型衬底中的N阱区；
设置在所述N阱区中的第一N型掺杂区；
设置在所述衬底中所述N阱区外的第二N型掺杂区；
设置在所述衬底上的多晶硅，在所述衬底上的投影位于所述第一N型掺杂区和第二N型掺杂区在所述衬底上的投影之间；
设置在所述衬底上的介质层，覆盖所述多晶硅；
形成在所述介质层中的第一过孔、第二过孔和第三过孔；
设置在所述介质层上的源极金属、栅极金属和漏极金属，其中所述源极金属通过第一过孔电连接所述第二N型掺杂区，所述栅极金属通过所述第二过孔电连接所述多晶硅，所述漏极金属通过所述第三过孔电连接所述第一N型掺杂区；
其中，
所述ESD保护器件的第一端连接所述漏极金属，所述ESD保护器件的第二端连接所述源极金属，所述栅极金属接地。
在一个具体实施例中，所述钳位电路包括：
第一PMOS管、第二PMOS管和第三PMOS管；
其中，
所述第一PMOS管的源极连接所述浪涌限制电阻器的第二端；
所述第二PMOS管的源极分别连接所述第一PMOS管的栅极和漏极；
所述第三PMOS管的源极分别连接所述第二PMOS管的栅极和漏极；
所述第三PMOS管的栅极和漏极相连接并接收电源电压。
在一个具体实施例中，所述钳位电路包括：
第一PMOS管、第二PMOS管、第三PMOS管和第四PMOS管；
其中，
所述第一PMOS管的源极连接所述浪涌限制电阻器的第二端；
所述第二PMOS管的源极分别连接所述第一PMOS管的栅极和漏极；
所述第三PMOS管的源极分别连接所述第二PMOS管的栅极和漏极；
所述第四PMOS管的源极分别连接所述第三PMOS管的栅极和漏极；
所述第四PMOS管的栅极和漏极相连接并接收电源电压。
在一个具体实施例中，所述钳位电路包括：
第一到第N个PMOS管；
其中，
第一个PMOS管的源极连接所述浪涌限制电阻器的第二端；
第n个PMOS管的栅极和漏极相连并连接到所述第n+1个PMOS管的源极；
第N个PMOS管的栅极和漏极相连接并接地；
其中，6≤N≤8，1≤n≤N-1，N和n均为整数。
在一个具体实施例中，所述电平转换电路包括：
电平转换电路第一PMOS管、电平转换电路第二PMOS管、电平转换电路第三PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管和第五NMOS管；
其中，
所述电平转换电路第一PMOS管的源极连接所述浪涌限制电阻器的第二端；
所述电平转换电路第一PMOS管的栅极接收电源电压；
所述电平转换电路第一PMOS管的漏极连接所述第一NMOS管的漏极；
所述第一NMOS管的栅极分别连接所述逻辑电平整形电路的输出端和所述第三NMOS管的栅极；
所述第一NMOS管的源极分别连接所述第三NMOS管的漏极和所述逻辑电平整形电路的输入端；
所述第三NMOS管的源极接地；
所述电平转换电路第二PMOS管的源极连接所述浪涌限制电阻器的第二端；
所述电平转换电路第二PMOS管的栅极和漏极相连并连接所述电平转换电路第三PMOS管的源极；
所述电平转换电路第三PMOS管的栅极接收电源电压；
所述电平转换电路第三PMOS管的漏极连接所述第二NMOS管的漏极；
所述第二NMOS管的栅极接收电源电压；
所述第二NMOS管的源极连接所述逻辑电平整形电路的输入端；
所述第四NOMS管的漏极连接所述逻辑电平整形电路的输入端；
所述第四NMOS管的源极接地；
所述第四NMOS管的栅极连接电流源；
所述第五NMOS管的漏极连接所述逻辑电平整形电路的输入端；
所述第五NMOS管的源极接地；
所述第五NMOS管的栅极接收复位信号。
在一个具体实施例中，所述第一和第二NMOS管的漏极均为N阱结构。
在一个具体实施例中，所述逻辑电平整形电路包括：
比较器、第一反相器和第二反相器；
其中，
所述比较器的反向输入端接收带隙电压；
所述比较器的正向输入端连接所述电平转换电路的输出端；
所述比较器的输出端连接所述第一反相器的输入端；
所述第一反相器的输出端连接所述第二反相器的输入端；
所述第二反相器的输出端连接电压输出端。
本发明的有益效果如下：
本发明所提供的一种信号电平转换电路能够将高电平为2倍以上的芯片电源电压，低电平为芯片电源电压的逻辑信号转化为高电平为芯片电源电压，低电平为地电平的逻辑信号。同时，所述信号电平转换电路还能保护用标准低压CMOS工艺制造的各种器件不会因输入电平过高而被高压击穿损坏。
附图说明
为了更清楚地说明本申请具体实施方式或现有的技术方案，下面将对具体实施方式或现有的技术描述中所需要使用的附图作简单地介绍，显而易见的，下面描述中的附图是本申请的一种实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1示出根据本发明一个实施例的一种信号电平转换电路的模块框图。
图2示出根据本发明一个实施例的一种ESD保护器件的平面图。
图3示出根据本发明一个实施例的一种ESD保护器件的剖面图。
图4示出根据本发明一个实施例的另一种ESD保护器件的平面图。
图5示出根据本发明一个实施例的另一种ESD保护器件的剖面图。
图6示出根据本发明一个实施例的一种钳位电路的电路图。
图7示出根据本发明一个实施例的另一种钳位电路的电路图。
图8示出根据本发明一个实施例的再一种钳位电路的电路图。
图9示出根据本发明一个实施例的电平转换电路的电路图。
图10示出根据本发明一个实施例的一种逻辑电平整形电路的电路图。
图11示出根据本发明一个实施例的一种信号电平转换电路的仿真结果示意图。
具体实施方式
为了使本发明的技术方案更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。以下通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员可以做出变形与改进，也应视为本发明的保护范围。
本申请提供一种信号电平转换电路，如图1所示，所述信号电平转换电路包括：
ESD(Electro-Static discharge，静电释放)保护器件2、浪涌限制电阻器1、钳位电路3、电平转换电路4和逻辑电平整形电路5。
其中，
所述ESD保护器件的第一端连接所述浪涌限制电阻器的第一端，用于接收来自电压输入端Vi的第一电平信号；
所述ESD保护器件的第二端接地GND；
所述钳位电路用于将所述浪涌限制电阻器的第二端net0输出的信号电平钳位在钳位电平，从而得到钳位电平信号；
所述浪涌限制电阻器用于限制内部电路的电流，防止器件损坏；
所述电平转换电路的输入端接收所述钳位电平信号；
所述电平转换电路的输出端Vp连接所述逻辑电平整形电路的输入端；
所述逻辑电平整形电路的输出端输出第二电平信号到电压输出端Vo，其中所述第二电平信号的电平小于所述第一电平信号的电平；
所述逻辑电平整形电路的输出端连接所述电平转换电路的控制端。
在本申请的一个实施例中，如图2和图3所示，提供一种ESD保护器件。其中，图2为平面图，图3为沿图2中所示的XX*线的截面图。其中，平面图中省略金属层。所述ESD保护器件包括：
P型衬底；
设置在所述P型衬底中的N阱区；
设置在所述N阱区中的N型掺杂区N+；
设置在所述衬底中围绕所述N阱区的P型掺杂区P+；
设置在所述衬底上的介质层即二氧化硅；
设置在所述介质层中的第一过孔和第二过孔；
设置在所述介质层上的第一金属和第二金属，其中，所述第一金属通过所述第一过孔与所述N型掺杂区电连接，所述第二金属通过所述第二过孔与所述P型掺杂区电连接；
其中，所述ESD保护器件的第一端连接所述第一金属，所述ESD保护器件的第二端连接所述第二金属。
在本申请的另一个实施例中，如图4和图5所示，提供另一种ESD保护器件。其中，图4为平面图，图5为沿图4中所示的YY*线的截面图。其中，平面图中省略金属层。尽管图4和图5中示出了多个MOS管结构，然而本领域技术人员能够理解，对于本实施例的ESD保护器件，至少包括一个MOS管结构。所述ESD保护器件包括：
P型衬底；
设置在所述P型衬底中的N阱区；
设置在所述N阱区中的第一N型掺杂区N+；
设置在所述衬底中所述N阱区外的第二N型掺杂区N+；
设置在所述衬底上的多晶硅，在所述衬底上的投影位于所述第一N型掺杂区和第二N型掺杂区在所述衬底上的投影之间；
设置在所述衬底上的介质层即二氧化硅，覆盖所述多晶硅；
形成在所述介质层中的第一过孔、第二过孔和第三过孔；
设置在所述介质层上的源极金属S、栅极金属G和漏极金属D，其中所述源极金属通过第一过孔电连接所述第二N型掺杂区，所述栅极金属通过所述第二过孔电连接所述多晶硅，所述漏极金属通过所述第三过孔电连接所述第一N型掺杂区；
其中，
所述ESD保护器件的第一端连接所述漏极金属，所述ESD保护器件的第二端连接所述源极金属，所述栅极金属接地。
上述两种ESD保护器件中与电压输入端Vi相连接的第一端都是N阱结构，利用低压CMOS工艺中的N阱可承受高压。所述ESD保护器件提供电压输入端Vi到地的静电泄放通路保护后级电路不被静电破坏。
在本申请的一个实施例中，如图6所示，提供一种钳位电路。所述钳位电路包括：
第一到第三PMOS管P1～P3；
其中，
所述第一PMOS管P1的源极连接所述浪涌限制电阻器的第二端net0；
所述第二PMOS管P2的源极分别连接所述第一PMOS管的栅极和漏极；
所述第三PMOS管P3的源极分别连接所述第二PMOS管的栅极和漏极；
所述第三PMOS管P3的栅极和漏极相连接并接收电源电压VDD。
图6所提供的钳位电路中，net0处的电压受该钳位电路的限制不能超过VDD+3×Vthp+3×Vdsat(此时Vthp为图6中第一到第三PMOS管P1、P2和P3的阈值电压的绝对值，Vdsat为P1、P2和P3的饱和电压)。
如图7所示，本申请的一个实施例提供另一种钳位电路，所述钳位电路包括：
第一到第四PMOS管P1～P4；
其中，
所述第一PMOS管P1的源极连接所述浪涌限制电阻器的第二端net0；
所述第二PMOS管P2的源极分别连接所述第一PMOS管P1的栅极和漏极；
所述第三PMOS管P3的源极分别连接所述第二PMOS管P2的栅极和漏极；
所述第四PMOS管P4的源极分别连接所述第三PMOS管P3的栅极和漏极；
所述第四PMOS管P4的栅极和漏极相连接并接收电源电压VDD。
图7所提供的钳位电路中，net0处的电压受该钳位电路限制不能超过VDD+4×Vthp+4×Vdsat(此时Vthp为图7中P1、P2、P3和P4的阈值电压的绝对值，Vdsat为P1、P2、P3和P4的饱和电压)。
如图8所示，本申请的一个实施例提供再一种钳位电路，所述钳位电路包括：
第一到第N个PMOS管P1～PN；
其中，
第一个PMOS管P1的源极连接所述浪涌限制电阻器的第二端net0；
第n个PMOS管Pn的栅极和漏极相连并连接到所述第n+1个PMOS管Pn+1的源极；
第N个PMOS管PN的栅极和漏极相连接并接地GND；
其中，6≤N≤8，1≤n≤N-1，N和n均为整数。
图8所提供的钳位电路中，net0处的电压受该钳位电路限制不能超过GND+N×Vthp+N×Vdsat(此时Vthp为图8中P1～PN的阈值电压的绝对值，Vdsat为P1～PN的饱和电压)。
在本申请的一个示例中，如图9所示，所述电平转换电路4包括：
电平转换电路第一到第三PMOS管Q1～Q3和第一到第五NMOS管N1～N5；
其中，
所述电平转换电路第一PMOS管Q1的源极(即所述电平转换电路的输入端)连接所述浪涌限制电阻器的第二端net0；
所述电平转换电路第一PMOS管Q1的栅极接收电源电压VDD；
所述电平转换电路第一PMOS管Q1的漏极连接所述第一NMOS管N1的漏极；第一NMOS管N1的漏极为节点net1；
所述第一NMOS管N1的栅极(即所述电平转换电路的控制端)分别连接所述逻辑电平整形电路的输出端和所述第三NMOS管N3的栅极；
所述第一NMOS管N1的源极(即所述电平转换电路的输出端Vp)分别连接所述第三NMOS管N3的漏极和所述逻辑电平整形电路的输入端；
所述第三NMOS管N3的源极接地GND；
所述第三NMOS管N3为开关NMOS管，提供一个电平转换电路输出端Vp到GND的放电通路，所述第三NMOS管N3的栅极连接电压输出端Vo，电压输出端Vo的信号和电压输入端Vi的信号逻辑相同，电压输出端Vo的信号逻辑高电平是VDD，逻辑低电平是GND。
所述电平转换电路第二PMOS管Q2的源极连接所述浪涌限制电阻器的第二端net0；
所述电平转换电路第二PMOS管Q2的栅极和漏极相连并连接所述电平转换电路第三PMOS管Q3的源极；电平转换电路第三PMOS管Q3的源极为节点net2；
所述电平转换电路第三PMOS管Q3的栅极接收电源电压VDD；
所述电平转换电路第三PMOS管Q3的漏极连接所述第二NMOS管N2的漏极；电平转换电路第三PMOS管Q3的漏极为节点net3；
所述第二NMOS管N2的栅极接收电源电压VDD；
所述第二NMOS管N2的源极连接所述逻辑电平整形电路的输入端；
所述第四NOMS管N4的漏极连接所述逻辑电平整形电路的输入端；
所述第四NMOS管N4的源极接地GND；
所述第四NMOS管N4的栅极连接电流源，该电流源为基准电流源，基准电流源提供一个基本恒定的放电电流Ibias；
所述第四NMOS管N4为电流源NMOS管，提供另一个电平转换电路输出端Vp到GND的放电通路。
所述第五NMOS管N5的漏极连接所述逻辑电平整形电路的输入端；
所述第五NMOS管N5的源极接地GND；
所述第五NMOS管N5的栅极接收复位信号Reset。所述第五NMOS管N5为复位NMOS管，复位信号Reset高电平有效，在该电平转换电路开始工作前将输出端可能有的电荷对地放掉，在电平转换电路在正常工作前，由该复位信号给定节点Vp(即电平转换电路的输出端)的初值。
该电平转换电路包含两路PMOS器件构成的输入通路，这两个不同的输入通路决定输入的高压信号的逻辑高电平最低的阈值电压和逻辑低电平的最高阈值电压。
在图9所示的电平转换电路中，所述第一和第二NMOS管N1和N2漏极为N阱结构，可以承受高压，其栅连接电位是VDD或者GND，最高电平不超过VDD。所述第一和第二NMOS管N1和N2的源极连接电平转换电路的输出端Vp，因此节点Vp的最高电平不超过VDD-Vthn-Vdsat(此时Vthn为图9中N1和N2的阈值电压的绝对值，Vdsat为N1和N2的饱和电压)。高压信号从PMOS的漏极输出，输入到NMOS的漏极，信号从NMOS源极输出即转变成低压信号。
当电压输入端Vi输入的高压信号为逻辑低电平VDD时，Q1和Q2均截止不工作，此时放电电流Ibias将节点Vp的电荷放掉，Vp输出低电平GND，电压输出端Vo和Vp同相也是低电平GND；
当电压输入端Vi输入的高压信号为逻辑高电平VDD+VDD或者更高时，net0处的电平受钳位电路限制，以图6中提供的钳位电路为例，net0处的电平为VDD+3×Vthp+3×Vdsat(此时Vthp为图6中P1、P2和P3的阈值电压的绝对值，Vdsat为P1、P2和P3的饱和电压)，此时Q1、Q2和Q3均开启，N1的栅电平是GND不工作，N2的栅电平是VDD，N2开启，net0通过Q2、Q3和N2形成的通路对输出节点Vp充电，充电速度远高于N4提供的固定放电电流，Vp将快速变成高电平，Vo也变成高电平。
在本申请的一个实施例中，如图10所示，所述逻辑电平整形电路包括：
比较器I0、第一反相器I1和第二反相器I2；
其中，
所述比较器的反向输入端接收带隙电压Vref；
所述比较器的正向输入端(即逻辑电平整形电路的输入端)连接所述电平转换电路的输出端Vp；
所述比较器的输出端连接所述第一反相器的输入端；
所述第一反相器的输出端连接所述第二反相器的输入端；
所述第二反相器的输出端(即逻辑电平整形电路的输出端)连接电压输出端Vo。
本领域技术人员能够理解，如图1和图10所示，在工作时，还需要给逻辑电平整形电路供电，为此，逻辑电平整形电路的相应管脚分别连接电源和地。同时，虽然图10中仅示出了两个反相器，但当有多个偶数个反相器时逻辑等效，同样能达到本发明的目的。
节点Vp是低压逻辑电平信号，由于输入高压信号在经过电平转换电路后发生变形，通过调节比较器参数对信号进行整形使高低电平转换时间相同，输入高压信号转换成低压信号无变形送入后级电路。所述逻辑电平整形电路通过调节比较器I0的参数使逻辑信号高低电平的转换时间相同，高压信号不变形向后级电路传输处理。
如图11所示，是本实施例的一种仿真结果，其中仿真的电路中钳位电路采用图6所示的钳位电路。
图11显示了从电源VDD上电、Reset复位，从电压输入端Vi输入不同电压幅度的高压输入信号，内部节点net0、net1、net2、net3、Vp的电压响应过程及电压输出端Vo输出的低压输出信号输出过程。
电压输入端Vi输入了两个不同幅度，4V～8V，4V～10V；
4V～8V是一个常规幅度的高压输入信号，4V～10V是一个超出25％的高压输入信号。在转换过程中，各个节点均在安全工作范围，并使得低压输出信号都转换为0V～4V的信号。
本申请所提供的一种信号电平转换电路所含电路器件少，工艺简单，能有效的预防高压信号损坏电路，逻辑电平整形受电压影响很小，电平转换的精度高。能够将高电平为2倍以上的芯片电源电压，低电平为芯片电源电压的逻辑信号转化为高电平为芯片电源电压，低电平为地电平的逻辑信号。同时，所述信号电平转换电路还能保护用标准低压CMOS工艺制造的各种器件不会因输入电平过高而被高压击穿损坏。
显然，本发明的上述实施例仅仅是为清楚地说明本发明所作的举例，而并非是对本发明的实施方式的限定，对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动，这里无法对所有的实施方式予以穷举，凡是属于本发明的技术方案所引伸出的显而易见的变化或变动仍处于本发明的保护范围之列。

Claims (8)

1.一种信号电平转换电路，其特征在于，所述信号电平转换电路包括：
ESD保护器件、浪涌限制电阻器、钳位电路、电平转换电路和逻辑电平整形电路；
其中，
所述ESD保护器件的第一端连接所述浪涌限制电阻器的第一端，用于接收第一电平信号；
所述ESD保护器件的第二端接地；
所述钳位电路用于将所述浪涌限制电阻器的第二端输出的信号电平钳位在钳位电平，从而得到钳位电平信号；
所述电平转换电路的输入端接收所述钳位电平信号；
所述电平转换电路的输出端连接所述逻辑电平整形电路的输入端；
所述逻辑电平整形电路的输出端输出第二电平信号，其中所述第二电平信号的电平小于所述第一电平信号的电平；
所述逻辑电平整形电路的输出端连接所述电平转换电路的控制端；
其中，所述电平转换电路包括：
电平转换电路第一PMOS管、电平转换电路第二PMOS管、电平转换电路第三PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管和第五NMOS管；
其中，
所述电平转换电路第一PMOS管的源极连接所述浪涌限制电阻器的第二端；
所述电平转换电路第一PMOS管的栅极接收电源电压；
所述电平转换电路第一PMOS管的漏极连接所述第一NMOS管的漏极；
所述第一NMOS管的栅极分别连接所述逻辑电平整形电路的输出端和所述第三NMOS管的栅极；
所述第一NMOS管的源极分别连接所述第三NMOS管的漏极和所述逻辑电平整形电路的输入端；
所述第三NMOS管的源极接地；
所述电平转换电路第二PMOS管的源极连接所述浪涌限制电阻器的第二端；
所述电平转换电路第二PMOS管的栅极和漏极相连并连接所述电平转换电路第三PMOS管的源极；
所述电平转换电路第三PMOS管的栅极接收电源电压；
所述电平转换电路第三PMOS管的漏极连接所述第二NMOS管的漏极；
所述第二NMOS管的栅极接收电源电压；
所述第二NMOS管的源极连接所述逻辑电平整形电路的输入端；
所述第四NMOS管的漏极连接所述逻辑电平整形电路的输入端；
所述第四NMOS管的源极接地；
所述第四NMOS管的栅极连接电流源；
所述第五NMOS管的漏极连接所述逻辑电平整形电路的输入端；
所述第五NMOS管的源极接地；
所述第五NMOS管的栅极接收复位信号。
2.根据权利要求1所述的信号电平转换电路，其特征在于，所述ESD保护器件包括：
P型衬底；
设置在所述P型衬底中的N阱区；
设置在所述N阱区中的N型掺杂区；
设置在所述衬底中围绕所述N阱区的P型掺杂区；
设置在所述衬底上的介质层；
设置在所述介质层中的第一过孔和第二过孔；
设置在所述介质层上的第一金属和第二金属，其中，所述第一金属通过所述第一过孔与所述N型掺杂区电连接，所述第二金属通过所述第二过孔与所述P型掺杂区电连接；
其中，所述ESD保护器件的第一端连接所述第一金属，所述ESD保护器件的第二端连接所述第二金属。
3.根据权利要求1所述的信号电平转换电路，其特征在于，所述ESD保护器件包括：
P型衬底；
设置在所述P型衬底中的N阱区；
设置在所述N阱区中的第一N型掺杂区；
设置在所述衬底中所述N阱区外的第二N型掺杂区；
设置在所述衬底上的多晶硅，在所述衬底上的投影位于所述第一N型掺杂区和第二N型掺杂区在所述衬底上的投影之间；
设置在所述衬底上的介质层，覆盖所述多晶硅；
形成在所述介质层中的第一过孔、第二过孔和第三过孔；
设置在所述介质层上的源极金属、栅极金属和漏极金属，其中所述源极金属通过第一过孔电连接所述第二N型掺杂区，所述栅极金属通过所述第二过孔电连接所述多晶硅，所述漏极金属通过所述第三过孔电连接所述第一N型掺杂区；
其中，
所述ESD保护器件的第一端连接所述漏极金属，所述ESD保护器件的第二端连接所述源极金属，所述栅极金属接地。
4.根据权利要求1所述的信号电平转换电路，其特征在于，所述钳位电路包括：
钳位电路第一PMOS管、钳位电路第二PMOS管和钳位电路第三PMOS管；
其中，
所述钳位电路第一PMOS管的源极连接所述浪涌限制电阻器的第二端；
所述钳位电路第二PMOS管的源极分别连接所述钳位电路第一PMOS管的栅极和漏极；
所述钳位电路第三PMOS管的源极分别连接所述钳位电路第二PMOS管的栅极和漏极；
所述钳位电路第三PMOS管的栅极和漏极相连接并接收电源电压。
5.根据权利要求1所述的信号电平转换电路，其特征在于，所述钳位电路包括：
钳位电路第一PMOS管、钳位电路第二PMOS管、钳位电路第三PMOS管和钳位电路第四PMOS管；
其中，
所述钳位电路第一PMOS管的源极连接所述浪涌限制电阻器的第二端；
所述钳位电路第二PMOS管的源极分别连接所述钳位电路第一PMOS管的栅极和漏极；
所述钳位电路第三PMOS管的源极分别连接所述钳位电路第二PMOS管的栅极和漏极；
所述钳位电路第四PMOS管的源极分别连接所述钳位电路第三PMOS管的栅极和漏极；
所述钳位电路第四PMOS管的栅极和漏极相连接并接收电源电压。
6.根据权利要求1所述的信号电平转换电路，其特征在于，所述钳位电路包括N个PMOS管；
其中，
第一个PMOS管的源极连接所述浪涌限制电阻器的第二端；
第n个PMOS管的栅极和漏极相连并连接到第n+1个PMOS管的源极；
第n+1个PMOS管的栅极和漏极相连并连接到第n+2个PMOS管的源极；
以此类推，直至第N个PMOS管的栅极和漏极相连接并接地；
其中，6≤N≤8，1≤n≤N-1，N和n均为整数。
7.根据权利要求6所述的信号电平转换电路，其特征在于，所述第一和第二NMOS管的漏极均为N阱结构。
8.根据权利要求1所述的信号电平转换电路，其特征在于，所述逻辑电平整形电路包括：
比较器、第一反相器和第二反相器；
其中，
所述比较器的反向输入端接收带隙电压；
所述比较器的正向输入端连接所述电平转换电路的输出端；
所述比较器的输出端连接所述第一反相器的输入端；
所述第一反相器的输出端连接所述第二反相器的输入端；
所述第二反相器的输出端连接电压输出端。
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