CN112019208A - 一种跨电源域电路及信号处理方法 - Google Patents

一种跨电源域电路及信号处理方法 Download PDF

Info

Publication number
CN112019208A
CN112019208A CN202010934640.5A CN202010934640A CN112019208A CN 112019208 A CN112019208 A CN 112019208A CN 202010934640 A CN202010934640 A CN 202010934640A CN 112019208 A CN112019208 A CN 112019208A
Authority
CN
China
Prior art keywords
power supply
domain
circuit
voltage
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202010934640.5A
Other languages
English (en)
Other versions
CN112019208B (zh
Inventor
宋敏
游龙
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Wuhan Jintang Xin'an Technology Co ltd
Original Assignee
Wuhan Jintang Xin'an Technology Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Wuhan Jintang Xin'an Technology Co ltd filed Critical Wuhan Jintang Xin'an Technology Co ltd
Priority to CN202010934640.5A priority Critical patent/CN112019208B/zh
Publication of CN112019208A publication Critical patent/CN112019208A/zh
Application granted granted Critical
Publication of CN112019208B publication Critical patent/CN112019208B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
    • H02H9/00—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection
    • H02H9/04—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本发明属于集成电路技术领域，公开了一种跨电源域电路及信号处理方法，输入接口电路用于接外部电压域信号，在提供第一级ESD放电回路的同时调整第一参考电压节点的电压动态响应范围，以匹配外部信号电压域；电压域转换电路，将第一参考点电压动态响应范围转换到IO电源电压域，使第二参考电压节点信号被后级IO电源电压域内的反相器进行正确的逻辑判断；整形电路，包括第一级整形电路和第二级整形电路，ESD保护电路，对内部电路构成的潜在威胁进行保护。本发明在输入接口电路中嵌入了第一级ESD放电回路，同时在整形电路中嵌入第二级ESD放电回路，以避免静电对内部电路构成的潜在威胁。

Description

一种跨电源域电路及信号处理方法
技术领域
本发明属于集成电路技术领域，尤其涉及一种跨电源域电路及信号处理方法。
背景技术
目前，随着集成电路技术的不断发展，现代电子产品的集成度越来越高，芯片需要与外部设备进行通信的应用场景也越来越多。在芯片与外部设备通信时，为了正确接受外部设备发出的指令，并将执行结果反馈给外部设备，芯片需要具备能正确识别外部设备信号和驱动外部设备的IO接口电路。然而，现代电子产品中常常包含多个不同的子系统或子电路，如芯片上系统(SoC)。不同的子系统或子电路可能使用不同的器件以及设备，因此将会产生不同的电源要求。此时，当子系统或子电路之间需要进行通信时，就要求芯片IO接口电路需要具备处理不同电压域信号的能力。
当外部信号电压域与芯片IO电源电压域不匹配时，主流的做法一般有：在片外通增加压偏置电路或光电耦合管，将外部信号偏置或转换到IO电源电压域内，从而保证IO接口电路能正确的判断外部信号；或者额外引入一个PAD，并在芯片内部增加外部信号电压域，外部信号通过引入的PAD在片内完成信号的电平转换后，再由内部电路处理。对于第一种做法，由于目前电子产品的集成度已经非常高，并且仍在进一步的向着轻、薄、便携的方向发展，额外的增加外部电路将导致PCB面积的增加，在增加产品成本的同时降低了产品的竞争力。另一方面，额外增加的电路也会引入新的干扰和噪声，从而降低通信速率或质量。对于第二种方法，额外引入一个专用PAD，并在芯片内部增加外部信号电压域，将导致芯片面积、功耗的增加，以及封装成本的提高，在增加芯片复杂度的同时降低了芯片的竞争力。因此，研究一种能够处理跨电源域信号的芯片IO接口电路将是很有意义的。
现有技术存在的问题及缺陷为：
(1)现有的IO接口电路只能处理与IO电压域相匹配的外部信号。例如当SoC中IO电压域为0～1.8V，如果外部输入信号超出了该电压域，外部电路与IO电源之间会产生非常大的漏电流,存在严重的安全隐患。(2)通过在片外通增加压偏置电路或光电耦合管将外部信号偏置或转换到IO电源电压域内，将导致PCB面积的增加，同时也会引入新的干扰和噪声从而降低通信速率或质量。(3)在片内额外引入与外部信号相匹配的专用电压域，会增加芯片的面积与电源管理成本，在增加芯片复杂度的同时降低了芯片的竞争力。
解决以上问题及缺陷的难度为：
(1)芯片的PAD暴露在复杂的自然环境中，静电放电可能使PAD之间的电压超出的最大设计电压损害芯片内部电路，导致芯片内部一个或多个组件的电压击穿使芯片处于损坏的风险中。因此，在IO接口电路中的ESD防护电路也至关重要。
(2)在保证ESD防护电路正常工作时，IO接口电路处理超出或低于IO电源电压的外部电平时不能出现漏电流问题。
(3)在芯片中不增加额外电压域的条件下，使用IO电源电压域完成对外部电平准确的逻辑值判断。
解决以上问题及缺陷的意义为：本发明的主要意义在于提供了一套跨电源域通信的IO接口电路的实现方案。所提跨电源域IO接口电路消耗的面积与正常IO接口电路相同。在无需外部变换或者增加芯片内部电源的条件下，可实现与外部电路的跨电源域通信。以较低的成本解决了SoC与不同系统或者器件之间的跨电源域通信问题。
发明内容
为了解决现有技术存在的问题，本发明提供了一种跨电源域电路及信号处理方法。本发明无需片外光耦等处理电路，能够处理跨电源域信号，并且具有ESD防护功能。具体涉及一种跨电源域电平转换电路及ESD防护电路的IO电路。本发明的IO接口电路可为外部PAD与内部电路之间搭建桥梁。
本发明是这样实现的，一种跨电源域电路包括：输入接口电路，所述输入接口电路用于接外部电压域信号，在提供第一级ESD放电回路的同时调整第一参考电压节点的电压动态响应范围(电压域范围)，以匹配外部信号电压域；电压域转换电路，将第一参考点电压动态响应范围转换到IO电源电压域，以保证第二参考电压节点信号可被后级IO电源电压域内的反相器进行正确的逻辑判断；整形电路，整形电路包括两级整形电路，第一级整形电路对第二参考电压节点信号进行整形，得到IO电源电压域内波形规则的第三参考电压节点信号。第二级整形电路，将IO电源电压域的第三参考电压节点信号转换到core电源电压域；ESD保护电路，针对跨电压域IO电路的结构，在输入接口电路中嵌入了第一级ESD放电回路，同时在整形电路中嵌入第二级ESD放电回路，以避免ESD对内部电路构成的潜在威胁；
进一步，在提供ESD放电回路的同时，利用二极管的导通特性调整了第一参考电压节点的电压动态响应范围(电压域范围)，从而使第一参考电压节点的电压动态响应范围匹配外部信号电压域。
进一步，所述输入接口电路其在输入接口电路中，在正极电源网络与输入信号线之间插入一个或多个串联连接的ESD二极管。其中，串联的ESD二极管阴极接入正极电源网络，阳极接输入信号线，串联的ESD二极管阴极节点电压作为第一参考电压节点。同时，在负极电源网络与输入信号线之间同样插入一个或多个串联连接的ESD二极管。其中，串联的ESD二极管阴极接输入信号线，阳极接负极电源网络，串联的ESD二极管阴极为第一参考电压节点。所需插入ESD二极管的数量，根据应用场景，由输入信号与IO电源域之间的压差以及所使用ESD二极管的阈值决定。
进一步，第一参考电压节点信号正向或反向通过由一个或多个二极管与电阻串联组成的分压电路，以实现对第一参考电压节点信号的偏置，得到与IO电源电压域匹配的第二参考电压节点信号。
进一步，所述输入接口电路，当外部信号电压域高于IO电源电压域时，外部信号正向通过一个或多个串联的二极管后，经过分压电阻到IO负电源网络。其中，外部信号正向通过一个或多个串联的二极管后，一个或多个串联二极管的阴极节点电压作为第二参考节点。当外部信号电压域低于IO电源电压域时，外部信号反向通过一个或多个串联的二极管后，经过上拉电阻到IO正电源网络。其中，外部信号反向通过一个或多个串联的二极管后，一个或多个串联二极管的阳极节点电压作为第二参考电压节点。所需串联二极管的数量与阻值大小，由输入信号与IO电源域之间的压差以及所使用二极管的阈值决定。
进一步，所述整形电路包括：由限流电阻和stack结构反相器构成的第一级整形电路，以及由分别处于IO电源电压域和core电源电压域(芯片内部电源电压域)的反相器构成的第二级整形电路。
进一步，所述整形电路包括：第一级整形电路，由限流电阻和stack结构反相器的组成。stack结构反相器由层叠的两个PMOS管和层叠的两个NMOS管组成。其中，stack结构反相器的输入由层叠的两个PMOS管和层叠的两个NMOS管的栅极相连组成。层叠的两个PMOS管中上方PMOS的漏极接IO正电源网络、源极与层叠的两个PMOS管中下方PMOS的漏极相连；层叠的两个PMOS管中下方PMOS的源极与层叠的两个NMOS管中上方NMOS的漏极相连，并以该连接节点作为输出节点；层叠的两个NMOS管中上方NMOS的源极与层叠的两个NMOS管中下方NMOS的漏极相连；两个NMOS管中下方NMOS的源极与负电源网络相连。在第一级整形电路中，第二参考电压节点信号经过限流电阻接IO电源电压域内的stack结构反相器的输入，进行第一级整形。通过改变stack结构反相器中PMOS/NMOS管的尺寸和finger数量可调整其输入等效电容，可滤除第二参考电压节点信号中的脉冲毛刺，从而在stack结构反相器的输出得到波形规则的IO电源电压域内的第三参考电压节点信号。
进一步，所述整形电路包括：在第二级整形电路中，所述第三参考电压节点信号同时驱动分别处于IO电源电压域的一个反相器和core电源电压域内的一个反相器，分别得到IO电源电压域内的第四参考电压节点信号和core电源电压域第五参考电压节点信号。所述第四参考电压节点信号对core电源电压域内NMOS管进行驱动，得到一个core电源电压域内的上拉电流，该上拉电流和所述第五参考电压节点信号一同驱动后一级core电源电压域内的缓冲器，得到core电源电压域内的第六参考电压节点信号，以所述第六参考电压节点信号驱动core电源电压域内其他功能电路。
进一步，所述ESD保护电路电路：第一级ESD放电回路嵌入在输入接口电路中，由一个或多个串联的ESD二极管组成。第二级ESD放电回路嵌入在整形电路中，当外部信号电压域高于IO电源电压域时，第二级ESD由GGNMOS组成；当外部信号电压域低于IO电源电压域时，第二级ESD由GGPMOS组成。
进一步，所述ESD保护电路电路：第一级ESD放电回路由一个或多个ESD二极管串联组成。在正极电源网络与输入信号线之间插入一个或多个串联连接的ESD二极管。其中，串联的ESD二极管阴极接入正极电源网络，阳极接输入信号。当PAD上出现高压脉冲时，通过ESD二极管向正极电源网络泄流。同时，在负极电源网络与输入信号线之间同样插入一个或多个串联连接的ESD二极管。串联的ESD二极管阴极接输入信号线，阳极接负极电源网络，当PAD上出现负压脉冲时，通过ESD二极管向负极电源网络泄流。所需插入ESD二极管的数量，由第一参考点所需要的响应范围决定。
进一步，所述ESD保护电路电路：当外部信号电压域高于IO电源电压域时，使用GGNMOS作为二级ESD防护。其中，GGNMOS的漏极与stack结构反相器的输入节点相连，栅极串联电阻后与负电源网络相连，源极直接与负电源网络相连；当外部信号电压域低于IO电源电压域时，使用PPNMOS作为二级ESD防护。其中，PPNMOS的漏极与stack结构反相器的输入节点相连，栅极串联电阻后与正电源网络相连，源极直接与正电源网络相连。
本发明的另一目的在于提供一种跨电源域电路的信号处理方法包括：
步骤一，采用输入接口电路连接外部电压域信号，在提供第一级ESD放电回路的同时调整第一参考电压节点的电压动态响应范围，以匹配外部信号电压域；
步骤二，然后采用电压域转换电路将第一参考点电压动态响应范围转换到IO电源电压域，使第二参考电压节点信号被后级IO电源电压域内的反相器进行正确的逻辑判断；
步骤三，再采用两级整形电路先后得到IO电源电压域内波形规则的第三参考电压节点信号以及内部core电源电压域信号；同时采用在输入接口电路中嵌入了第一级ESD放电回路，在整形电路中嵌入第二级ESD放电回路。
本发明针对跨电压域信号传递的处理复杂的现状，提供了一种在使用较少的硬件成本的情况下，可处理跨电源域信号同时具有ESD防护电路的IO接口电路的设计方案。所提跨电源域IO接口电路消耗的面积与一般IO接口电路相同。如下述案例1，当SoC中IO电压域为0～1.8V，外部输入信号电压域为0.6～2.4V时，按照所述设计方案将外部信号同步到IO电源域，可实现对外部输入信号的准确判断。
本发明首先采用输入接口电路连接外部电压域信号，在提供第一级ESD放电回路的同时调整第一参考电压节点的电压动态响应范围(电压域范围)，以匹配外部信号电压域；然后采用电压域转换电路将第一参考点电压动态响应范围转换到IO电源电压域，以保证第二参考电压节点信号可被后级IO电源电压域内的反相器进行正确的逻辑判断；再采用两级整形电路先后得到IO电源电压域内波形规则的第三参考电压节点信号以及内部core电源电压域信号。此外采用在输入接口电路中嵌入了第一级ESD放电回路，同时在整形电路中嵌入第二级ESD放电回路，以避免静电对内部电路构成的潜在威胁。
附图说明
为了更清楚地说明本申请实施例的技术方案，下面将对本申请实施例中所需要使用的附图做简单的介绍，显而易见地，下面所描述的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下还可以根据这些附图获得其他的附图。
图1是本发明实施例提供的种跨电源域电路图。
图2是本发明实施例提供的输入接口电路图。
图3是本发明实施例提供的高电压域向低电压域的电平转换电路图。
图4是本发明实施例提供的低电压域向高电压域的电平转换电路图。
图5是本发明实施例提供的第一级整形电路图。
图6是本发明实施例提供的第二级整形电路图。
图7是本发明实施例提供的第一级ESD防护电路图。
图8是本发明实施例提供的外部信号电压域高于IO电源电压域时的第二级ESD防护电路图。
图9是本发明实施例提供的外部信号电压域低于IO电源电压域时的第二级ESD防护电路图。
图10是本发明实施例提供的实例1定制IO整体电路图。
图11是本发明实施例提供的实例1电平转换电路等效电路图。
图12是本发明实施例提供的实例2定制IO整体电路图。
图13是本发明实施例提供的实例2电平转换电路等效电路图。
图14是本发明实施例提供的实施实例1、2基于28nm标准CMOS工艺的电压瞬态波形图。
图14(a)和15(b)分别为所述实施实例1和2在外部信号频率均为1MHz时，第三参考电压节点(VREF3)以及第六参考电压节点(VREF6)的电压瞬态波形图。
图15是本发明实施例提供的实施实例与一般IO接口电路中PAD的瞬态电流对比图。
图15(a)和15(b)分别为所述实施实例1和2与一般IO接口电路中，PAD流出电流的瞬态波形对比。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
现有技术中，由于PAD暴露在复杂的自然环境中，而静电放电(ESD)可能使PAD之间的电压超出的最大设计电压，损害芯片内部电路，导致芯片内部一个或多个组件的电压击穿，使芯片处于损坏的风险中。现有电子产品额外的增加外部电路将导致PCB面积的增加，也会引入新的干扰和噪声，从而降低通信速率或质量。现有电子产品额外引入一个专用PAD，并在芯片内部增加外部信号电压域，将导致芯片面积、功耗的增加，以及封装成本的提高，在增加芯片复杂度的同时降低了芯片的竞争力。
针对现有技术存在的问题，本发明提供了一种跨电源域电路及信号处理方法，下面结合附图对本发明作详细的描述。
本发明实施例提供一种跨电源域电路的信号处理方法包括：步骤一，采用输入接口电路连接外部电压域信号，在提供第一级ESD放电回路的同时调整第一参考电压节点的电压动态响应范围，以匹配外部信号电压域。
步骤二，然后采用电压域转换电路将第一参考点电压动态响应范围转换到IO电源电压域，使第二参考电压节点信号被后级IO电源电压域内的反相器进行正确的逻辑判断。
步骤三，再采用两级整形电路先后得到IO电源电压域内波形规则的第三参考电压节点信号以及内部core电源电压域信号；同时采用在输入接口电路中嵌入了第一级ESD放电回路，在整形电路中嵌入第二级ESD放电回路。
如图1所示，本发明实施例提供的种跨电源域电路信号处理方法中，首先，使用输入接口电路接外部电压域信号。如图2所示，在输入接口电路中，在正极电源网络与输入信号线之间插入一个或多个串联连接的ESD二极管。其中，串联的ESD二极管阴极接入正极电源网络，阳极接输入信号线，设串联的ESD二极管阳极节点电压作为第一参考电压节点(VREF1)。在负极电源网络与输入信号线之间同样插入一个或多个串联连接的ESD二极管。其中，串联的ESD二极管阴极接输入信号线，阳极接负极电源网络。所需插入ESD二极管的数量，根据应用场景，由输入信号与IO电源域之间的压差以及所使用ESD二极管的阈值决定。这样输入接口电路在提供第一级ESD放电回路的同时利用了二极管的导通特性调整了第一参考电压节点的电压动态响应范围(电压域范围)，从而使第一参考电压节点的电压动态响应范围与外部信号电压域匹配。然后，通过电压域转换电路将所述第一参考点信号转换到IO电源电压域：电压域转换电路由一个或多个二极管以及分压电阻组成。当外部信号电压域高于IO电源电压域时，外部信号正向通过一个或多个串联的二极管后，经过分压电阻后与负电源网络相连。其中，将外部信号所通过一个或多个串联的二极管的阴极作为第二参考电压节点(VREF2)，如图3所示。当外部信号电压域低于IO电源电压域时，外部信号反向通过一个或多个串联的二极管后，经过上拉电阻与正电源网络相连。其中，将外部信号所通过一个或多个串联的二极管的阳极作为第二参考电压节点，如图4所示。所需串联二极管的数量与阻值大小，由输入信号与IO电源域之间的压差以及所使用二极管的阈值决定。利用将第一参考电压节点信号正向或反向通过由一个或多个二极管与电阻串联组成的分压电路，实现对第一参考电压节点信号的偏置，得到与IO电源电压域匹配的第二参考电压节点信号，从而保证第二参考电压节点信号可被后级整形电路进行正确的逻辑判断。整形电路包括两个部分：由限流电阻和stack结构反相器构成的第一级整形电路，以及由分别处于IO电源电压域和CORE电源电压域(芯片内部电源电压域)的反相器构成的第二级整形电路。在第一级整形电路中，第二参考电压节点信号经过限流电阻接入IO电源电压域内的stack结构反相器的输入端，进行第一级整形，如图5所示。其中，stack结构反相器由两个层叠的PMOS管与NMOS管组成，相较于一般的反相器具有更好的耐压特性。同时，由于衬偏效应的存在，与一般的反相器相比MP1与MN2具有更高的阈值电压，从而stack结构反相器动态翻转时的短路电流也更小。通过改变stack结构反相器中MOS管的尺寸和finger数量可调整其输入等效电容，可滤除第二参考电压节点信号中的脉冲毛刺，从而在stack结构反相器的输出端得到波形规则的IO电源电压域内的第三参考电压节点(VREF3)信号。在第二级整形电路中，所述第三参考电压节点信号同时驱动分别处于IO电源电压域的一个反相器和CORE电源电压域内的一个反相器，分别得到IO电源电压域内的第四参考电压节点(VREF4)信号和CORE电源电压域第五参考电压节点(VREF5)信号，如图6所示。所述第四参考电压节点信号对CORE电源电压域内NMOS管进行驱动，得到一个CORE电源电压域内的上拉电流，该上拉电流和所述第五参考电压节点信号一同驱动后一级CORE电源电压域内的缓冲器，得到CORE电源电压域内的第六参考电压节点(VREF6)信号，以所述第六参考电压节点信号驱动CORE电源电压域内其他功能电路。
在本发明中，针对该IO接口电路的特点，本发明提供一套与之相匹配的ESD防护电路。在输入接口电路中，在调整第一参考电压节点的电压动态响应范围(电压域范围)以匹配外部信号电压域的同时输入接口电路可提供第一级ESD放电回路。当时，输入信号线上出现正脉冲时，可通过输入信号线与正电源网络之间的二极管，将正脉冲释放到正电源网络中；当输入信号线上出现负脉冲时，可通过输入信号线与负电源网络之间的二极管，将负脉冲释放到负电源网络中，从而实现第一级的ESD保护，如图7所示。同时，在整形电路中嵌入了第二级ESD保护电路。当外部信号电压域高于IO电源电压域时，使用GGNMOS作为二级ESD防护。其中，GGNMOS的漏极与stack结构反相器的输入节点相连，栅极串联电阻后与负电源网络相连，源极直接与负电源网络相连，如图8所示；当外部信号电压域低于IO电源电压域时，使用PPNMOS作为二级ESD防护。其中，PPNMOS的漏极与stack结构反相器的输入节点相连，栅极串联电阻后与正电源网络相连，源极直接与正电源网络相连，如图9所示。
下面结合具体实施例对本发明作进一步描述。
实施实例1：外部信号电压域高于IO接口电路电源电压域，以IO接口电源电压域的负电源为参考地。假设IO接口电路电源电压域为1.8V～0V，外部信号电压域为2.4V～0.6V，二极管导通阈值Vth为0.4V；在该条件下，该定制IO接口整体电路图如图10所示。
在输入接口电路中，所述第一参考电压节点(VREF)响应范围可由如下公式(1)计算得到：
Figure BDA0002671495230000111
其中，N1为输入信号线与正电源网络之间需要插入的二极管个数；N2为输入信号线与负电源网络之间需要插入的二极管个数；VDDIO为IO接口电路正电源电压，VSSIO为IO接口电路负电源电压。为保证所述第一参考电压节点(VREF1)响应范围与外部输入信号电压域范围匹配，由公式(1)可知，输入信号线与正电源网络之间需要插入至少两个ESD二极管，以保证所述第一参考电压节点(VREF1)可响应2.4V的外部信号，同时提供输入信号线上正脉冲的放电回路。另一方面，由于输入信号线中的低电平电压始终高于IO电源电压域的负电源电压。因此，在输入信号线与负电源网络之间只需要插入一个ESD二极管，以提供输入信号上负脉冲的放电回路。所涉案例的输入接口电路如图10所示，同时，所涉案例中所述第一参考电压节点(VREF1)的电压响应范围如式(2)所示。
Figure BDA0002671495230000121
所涉案例电平转换电路由一个正向连接的二极管与一个分压电阻组成，如图10所示。为方便分析，在图11中给出了其等效电路。其中，D1为正向连接的二极管，R1为可调电阻，R2为后级电路等效电阻，C1为后期电路等效输入电容。所述第二参考电压节点(VREF2)电压可由公式(3)计算得到：
Figure BDA0002671495230000122
其中，IS为二极管反向饱和电流，VT为温度常数约为26mV，XC1为C1的容抗，U为D1两端之间的电压。由公式(3)可知，第二参考电压节点(VREF2)电压响应范围可以通过改变R1的阻值进行调整，在所涉案例中，通过仿真可以得到当R1的取值约为5KΩ时，所述第二参考电压节点(VREF2)响应范围为1.8V～0V，与IO电源电压域相匹配。
整形电路包括两级整形。其中，第一级整形电路由限流电阻与stack结构反相器组成，如图10所示。该级整形电路的主要功能是将第二参考电压节点(VREF2)的不规则电压信号，整形为规则的方波信号。其中，限流电阻与反向器的输入电容构成了一阶低通滤波电路。通过调整反向器中，貌似管的长宽尺寸，可改变反向器的输入电容，从而调整该等效一阶低通滤波电路的截止频率，以达到滤除第二参考电压节点(VREF2)信号中的毛刺的目的。在所涉案例中，采用UMC28nm标准CMOS工艺，第一级整形电路中反向器使用的晶体管尺寸MP0与MP1沟道长度取440nm、宽度取2um，MP0与MP1沟道长度取550nm、宽度取1.2um可得到良好效果。
第二级整形电路由分别处于IO电源电压域和CORE电源电压域(芯片内部电源电压域)的反相器构成。该级整形电路的主要功能是将IO电源域内的信号转换到CORE电源域中，如图10所示。其中，MP1与MN1构成CORE电源域内的反相器1，MP2与MN2构成IO电源域内的反向器2。反相器1与反向器2同时直接对所述第三参考电压节点(VREF3)反向分别得到所述第五参考电压节点(VREF5)和第四参考电压节点(VREF4)。所述第四参考电压节点(VREF4)信号继续驱动CORE电源域中的NMOS，在其源极得到与所述第三参考电压节点(VREF3)呈正反馈的电流信号。该信号与所述第五参考电压节点(VREF5)一起驱动后级CORE电源域内的缓冲器，最终得到CORE电源域内的所述第六参考电压节点(VREF6)用来驱动芯片内部的功能电路，如图10所示。
图11是本发明实施例提供的实例1电平转换电路等效电路图。
实施实例2：外部信号电压域低于IO接口电路电源电压域，以IO接口电源电压域的负电源为参考地。假设IO接口电路电源电压域为1.8V～0V，外部信号电压域为1.2V～-0.6V，二极管导通阈值Vth为0.4V；在该条件下，该定制IO接口整体电路图如图12所示。
同样，在输入接口电路中，所述第一参考电压节点(VREF1)响应范围可由公式(1)计算得到。为保证所述第一参考电压节点(VREF1)响应范围与外部输入信号电压域范围匹配，由公式(1)可知，输入信号线与负电源网络之间需要插入至少两个ESD二极管，以保证所述第一参考电压节点(VREF1)可响应-0.6V的外部信号，同时提供输入信号线上负脉冲的放电回路。另一方面，由于输入信号线中的高电平电压始终低于IO电源电压域的正电源电压。因此，在输入信号线与负电源网络之间只需要插入一个ESD二极管，以提供输入信号上正脉冲的放电回路。所涉案例的输入接口电路如图12所示，同时，所涉案例中所述第一参考电压节点(VREF1)的电压响应范围如式(4)所示。
Figure BDA0002671495230000131
在所涉案例2中，电平转换电路由一个反向连接的二极管与一个分压电阻组成，如图12所示。同样，为方便分析在图13中给出了其等效电路。其中，D1为反向连接的二极管，R1为可调电阻，R2为后级电路等效电阻，C1为后期电路等效输入电容。所述第二参考电压节点(VREF2)电压可由公式(5)计算得到：
Figure BDA0002671495230000141
其中，IS为二极管反向饱和电流，VT为温度常数约为26mV，XC1为C1的容抗，u为D1两端之间的电压。同样由公式(5)可知，第二参考电压节点(VREF2)电压响应范围可以通过改变R1的阻值进行调整，在所涉案例中，通过仿真可以得到当R1的取值约为5.2KΩ时，所述第二参考电压节点(VREF2)响应范围为1.8V～0V，与IO电源电压域相匹配。
在所述实施实例2中，整形部分的电路与缓冲电路与实施实例1类似。
下面结合具体仿真对本发明作进一步描述。
所述实施实例1、2均基于28nm标准CMOS工艺进行了验证。图14(a)和14(b)分别为所述实施实例1和2在外部信号频率均为1MHz时，第三参考电压节点(VREF3)以及第六参考电压节点(VREF6)的电压瞬态波形图。图15(a)和15(b)分别为所述实施实例1和2与一般IO接口电路中，PAD流出电流的瞬态波形对比。仿真结果证明，所述设计方案将1、2可对外部跨电压域信号进行准确判断，并有效限制IO电源与外部跨电压域电路的漏电流问题。
本发明所提实施实例1版图和一般IO接口电路版图对比，两者面积均为50μm×70μm。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，都应涵盖在本发明的保护范围之内。

Claims (10)

1.一种跨电源域电路，其特征在于，所述跨电源域电路包括：输入接口电路，用于接外部电压域信号，在提供第一级ESD放电回路的同时调整第一参考电压节点的电压动态响应范围，以匹配外部信号电压域；
电压域转换电路，将第一参考点电压动态响应范围转换到IO电源电压域，使第二参考电压节点信号被后级IO电源电压域内的反相器进行正确的逻辑判断；
整形电路，包括第一级整形电路和第二级整形电路，第一级整形电路对第二参考电压节点信号进行整形，得到IO电源电压域内波形规则的第三参考电压节点信号；第二级整形电路，将IO电源电压域的第三参考电压节点信号转换到core电源电压域；
ESD保护电路，对内部电路构成的潜在威胁进行保护，并在输入接口电路中嵌入第一级ESD放电回路，在整形电路中嵌入第二级ESD放电回路。
2.如权利要求1所述的跨电源域电路，其特征在于，在输入接口电路中，在正极电源网络与输入信号线之间插入一个或多个串联连接的ESD二极管；串联的ESD二极管阴极接入正极电源网络，阳极接输入信号线，串联的ESD二极管阴极节点电压作为第一参考电压节点；在负极电源网络与输入信号线之间同样插入一个或多个串联连接的ESD二极管；
串联的ESD二极管阴极接输入信号线，阳极接负极电源网络，串联的ESD二极管阴极为第一参考电压节点；所需插入ESD二极管的数量，根据应用场景，由输入信号与IO电源域之间的压差以及所使用ESD二极管的阈值决定。
3.如权利要求1所述的跨电源域电路，其特征在于，在输入接口电路中，外部信号电压域高于IO电源电压域时，外部信号正向通过一个或多个串联的二极管后，经过分压电阻到IO负电源网络；外部信号正向通过一个或多个串联的二极管后，一个或多个串联二极管的阴极节点电压作为第二参考节点。
4.如权利要求1所述的跨电源域电路，其特征在于，在输入接口电路中，外部信号电压域低于IO电源电压域时，外部信号反向通过一个或多个串联的二极管后，经过上拉电阻到IO正电源网络；
外部信号反向通过一个或多个串联的二极管后，一个或多个串联二极管的阳极节点电压作为第二参考电压节点；
所需串联二极管的数量与阻值大小，由输入信号与IO电源域之间的压差以及所使用二极管的阈值决定。
5.如权利要求1所述的跨电源域电路，其特征在于，所述第一参考电压节点信号正向或反向通过由一个或多个二极管与电阻串联组成的分压电路，以实现对第一参考电压节点信号的偏置，得到与IO电源电压域匹配的第二参考电压节点信号。
6.如权利要求1所述的跨电源域电路，其特征在于，在输入接口电路中，在第一级整形电路中，第二参考电压节点信号经过限流电阻接IO电源电压域内的stack结构反相器的输入，进行第一级整形；通过改变stack结构反相器中PMOS/NMOS管的尺寸和finger数量调整输入等效电容，滤除第二参考电压节点信号中的脉冲毛刺，在stack结构反相器的输出得到波形规则的IO电源电压域内的第三参考电压节点信号。
7.如权利要求1所述的跨电源域电路，其特征在于，所述第一级整形电路由限流电阻和stack结构反相器的组成；stack结构反相器由层叠的两个PMOS管和层叠的两个NMOS管组成；
stack结构反相器的输入由层叠的两个PMOS管和层叠的两个NMOS管的栅极相连组成；层叠的两个PMOS管中上方PMOS的漏极接IO正电源网络、源极与层叠的两个PMOS管中下方PMOS的漏极相连；层叠的两个PMOS管中下方PMOS的源极与层叠的两个NMOS管中上方NMOS的漏极相连，并以该连接节点作为输出节点；层叠的两个NMOS管中上方NMOS的源极与层叠的两个NMOS管中下方NMOS的漏极相连；两个NMOS管中下方NMOS的源极与负电源网络相连。
8.如权利要求1所述的跨电源域电路，其特征在于，所述第二级整形电路中，所述第三参考电压节点信号同时驱动分别处于IO电源电压域的一个反相器和core电源电压域内的一个反相器，分别得到IO电源电压域内的第四参考电压节点信号和core电源电压域第五参考电压节点信号；所述第四参考电压节点信号对core电源电压域内NMOS管进行驱动，得到一个core电源电压域内的上拉电流，该上拉电流和所述第五参考电压节点信号一同驱动后一级core电源电压域内的缓冲器，得到core电源电压域内的第六参考电压节点信号，以所述第六参考电压节点信号驱动core电源电压域内其他功能电路。
9.如权利要求1所述的跨电源域电路，其特征在于，所述第一级ESD放电回路由一个或多个串联的ESD二极管组成；串联的ESD二极管阴极接入正极电源网络，阳极接输入信号。当PAD上出现高压脉冲时，通过ESD二极管向正极电源网络泄流；在负极电源网络与输入信号线之间同样插入一个或多个串联连接的ESD二极管；串联的ESD二极管阴极接输入信号线，阳极接负极电源网络，PAD上出现负压脉冲时，通过ESD二极管向负极电源网络泄流；所需插入ESD二极管的数量，由第一参考点所需要的响应范围决定；
外部信号电压域高于IO电源电压域时，使用GGNMOS作为二级ESD防护；，GGNMOS的漏极与stack结构反相器的输入节点相连，栅极串联电阻后与负电源网络相连，源极直接与负电源网络相连；
外部信号电压域低于IO电源电压域时，使用PPNMOS作为二级ESD防护；PPNMOS的漏极与stack结构反相器的输入节点相连，栅极串联电阻后与正电源网络相连，源极直接与正电源网络相连。
10.一种如权利要求1～9任意一项所述跨电源域电路的信号处理方法，其特征在于，所述跨电源域电路的信号处理方法包括：
步骤一，采用输入接口电路连接外部电压域信号，在提供第一级ESD放电回路的同时调整第一参考电压节点的电压动态响应范围，以匹配外部信号电压域；
步骤二，然后采用电压域转换电路将第一参考点电压动态响应范围转换到IO电源电压域，使第二参考电压节点信号被后级IO电源电压域内的反相器进行正确的逻辑判断；
步骤三，再采用两级整形电路先后得到IO电源电压域内波形规则的第三参考电压节点信号以及内部core电源电压域信号；同时采用在输入接口电路中嵌入了第一级ESD放电回路，在整形电路中嵌入第二级ESD放电回路。
CN202010934640.5A 2020-09-08 2020-09-08 一种跨电源域电路及信号处理方法 Active CN112019208B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010934640.5A CN112019208B (zh) 2020-09-08 2020-09-08 一种跨电源域电路及信号处理方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010934640.5A CN112019208B (zh) 2020-09-08 2020-09-08 一种跨电源域电路及信号处理方法

Publications (2)

Publication Number Publication Date
CN112019208A true CN112019208A (zh) 2020-12-01
CN112019208B CN112019208B (zh) 2024-01-26

Family

ID=73516580

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010934640.5A Active CN112019208B (zh) 2020-09-08 2020-09-08 一种跨电源域电路及信号处理方法

Country Status (1)

Country Link
CN (1) CN112019208B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113258920A (zh) * 2021-05-08 2021-08-13 华润微集成电路(无锡)有限公司 一种信号电平转换电路
TWI769003B (zh) * 2021-04-15 2022-06-21 瑞昱半導體股份有限公司 具有自適應機制的電壓轉換電路

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6118302A (en) * 1996-05-28 2000-09-12 Altera Corporation Interface for low-voltage semiconductor devices
US6768618B1 (en) * 2002-08-01 2004-07-27 Cypress Semiconductor, Corp. Input gate protection circuit and method
CN1656682A (zh) * 2002-05-31 2005-08-17 皇家飞利浦电子股份有限公司 抗高电压摆动的输出级
CN101932157A (zh) * 2010-06-24 2010-12-29 深圳市中庆微科技开发有限公司 一种led恒流驱动芯片输入电路
US20130077196A1 (en) * 2011-09-28 2013-03-28 Texas Instruments Incorporated ESD Robust Level Shifter
CN103795026A (zh) * 2014-02-28 2014-05-14 北京大学 输入级esd保护电路
US9948291B1 (en) * 2015-08-14 2018-04-17 Macom Technology Solutions Holdings, Inc. 20V to 50V high current ASIC PIN diode driver
US20180287615A1 (en) * 2017-03-29 2018-10-04 Taiwan Semiconductor Manufacturing Co., Ltd. Level shifter and level shifting method
CN111445943A (zh) * 2020-04-15 2020-07-24 武汉金汤信安科技有限公司 一种片上一次可编程电路

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6118302A (en) * 1996-05-28 2000-09-12 Altera Corporation Interface for low-voltage semiconductor devices
CN1656682A (zh) * 2002-05-31 2005-08-17 皇家飞利浦电子股份有限公司 抗高电压摆动的输出级
US6768618B1 (en) * 2002-08-01 2004-07-27 Cypress Semiconductor, Corp. Input gate protection circuit and method
CN101932157A (zh) * 2010-06-24 2010-12-29 深圳市中庆微科技开发有限公司 一种led恒流驱动芯片输入电路
US20130077196A1 (en) * 2011-09-28 2013-03-28 Texas Instruments Incorporated ESD Robust Level Shifter
CN103795026A (zh) * 2014-02-28 2014-05-14 北京大学 输入级esd保护电路
US9948291B1 (en) * 2015-08-14 2018-04-17 Macom Technology Solutions Holdings, Inc. 20V to 50V high current ASIC PIN diode driver
US20180287615A1 (en) * 2017-03-29 2018-10-04 Taiwan Semiconductor Manufacturing Co., Ltd. Level shifter and level shifting method
CN111445943A (zh) * 2020-04-15 2020-07-24 武汉金汤信安科技有限公司 一种片上一次可编程电路

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI769003B (zh) * 2021-04-15 2022-06-21 瑞昱半導體股份有限公司 具有自適應機制的電壓轉換電路
CN113258920A (zh) * 2021-05-08 2021-08-13 华润微集成电路(无锡)有限公司 一种信号电平转换电路
CN113258920B (zh) * 2021-05-08 2023-12-22 华润微集成电路(无锡)有限公司 一种信号电平转换电路

Also Published As

Publication number Publication date
CN112019208B (zh) 2024-01-26

Similar Documents

Publication Publication Date Title
US7106107B2 (en) Reliability comparator with hysteresis
US8188615B2 (en) Integrated circuit adapted to be selectively AC or DC coupled
CN104319275A (zh) 静电放电保护电路
US7567112B2 (en) Voltage level shifter and method thereof
US8395870B2 (en) Input/output circuit
US8208233B2 (en) ESD protection circuit and method thereof
JP2001284535A (ja) 半導体集積回路
US11569222B2 (en) Low-voltage electrostatic discharge (ESD) protection circuit, integrated circuit and method for ESD protection thereof
CN112019208A (zh) 一种跨电源域电路及信号处理方法
US11271392B2 (en) Protection circuit for signal processor
US11139807B2 (en) Buffer circuit
US20090207539A1 (en) I/o circuit
CN208971379U (zh) 一种防过冲保护电路
US20220294213A1 (en) Esd protection circuit
CN113050744A (zh) 用于高压栅驱动芯片的高精度输入信号接收电路
CN210168022U (zh) 多输入的开漏输出电路
US9018982B2 (en) Over-voltage tolerant level detection circuit
TWI501498B (zh) 靜電放電保護電路及其靜電保護方法
CN114978126B (zh) 电压比较电路及电子设备
CN104467799A (zh) 输入输出电路装置
US20160126238A1 (en) Power source circuit, electronic circuit, and integrated circuit
US20220238509A1 (en) Electrostatic discharge circuit and electrostatic discharge control system
CN211506289U (zh) 一种用于检测双阈值使能控制信号的电路系统
CN107817378B (zh) 使用在io上的电压检测电路
CN115642571A (zh) 电压比较器

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant