CN105633072A - 静电保护电路以及半导体集成电路装置 - Google Patents

静电保护电路以及半导体集成电路装置 Download PDF

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Abstract

本发明提供一种静电保护电路以及半导体集成电路装置。该静电保护电路仅在施加电压的上升沿急剧上升的情况下开始进行放电工作，并且能够充分地放出静电。该静电保护电路包括：放电电路，其被连接在第一节点与第二节点之间，且使静电的电荷放电；锁存电路，其被连接在第一节点与第二节点之间，且向放电电路输出对放电电路的工作进行控制的信号；开关电路，其与锁存电路连接，且使对放电电路的动作进行控制的信号变化；控制电路，其被连接在第一节点与第二节点之间，且向开关电路输出对开关电路的动作进行控制的信号。

Description

静电保护电路以及半导体集成电路装置
技术领域
本发明涉及一种从ESD(Electro-StaticDischarge：静电的放电)中对半导体集成电路装置的内部电路进行保护的静电保护电路。而且，本发明还涉及一种内置了这种静电保护电路的半导体集成电路装置。
背景技术
在半导体集成电路装置中，为了防止由人体或输送器件所携带的静电被施加到内部电路上所导致的内部电路的破坏，而设置了静电保护电路。例如，将静电保护电路连接在供给高电位侧的电源电位的第一端子与供给低电位侧的电源电位的第二端子之间。当通过静电的放电而将正电荷施加于第一端子上时，由于正电荷经由静电保护电路而被放到第二端子上，因此不会向内部电路施加过大的电压，从而能够防止内部电路的破坏。
作为相关的技术，在专利文献1的图9中，图示了一种被连接在第一电源线与第二电源线之间的现有的静电放电保护电路。该静电放电保护电路具备：时间常数电路101，其由被串联连接在第一电源线与第二电源线之间的电阻以及电容器构成；放电电路，其由被连接在第一电源线与第二电源线之间的N沟道晶体管102构成；变换器103～105，其为三级，且输入侧与电阻和电容器之间的连接节点连接，输出侧与晶体管102的栅极连接。
在该静电放电保护电路中，在正电荷被施加到第一电源线上的情况下，如果第一电源线的电位的上升时间短于与时间常数电路101的时间常数相对应的时间，则电阻与电容器之间的连接节点的电位将变为低电平。电阻与电容器之间的连接节点的电位，在与时间常数电路101的时间常数相对应的期间内被维持在低电平上。在该期间内，晶体管102的栅极变为高电平，晶体管102成为导通状态。由此，被施加在第一电源线上的正电荷向第二电源线放出，从而保护了内部电路。
如此，在专利文献1的图9所示的静电放电保护电路中，根据一个时间常数电路101的时间常数而决定了放电工作的开始条件与结束条件。因此，如果以仅在施加电压急剧上升的情况下开始进行放电工作的方式来设定时间常数，则放电工作的持续时间有可能变得不充分。另一方面，如果以确保充分的放电工作的持续时间的方式来设定时间常数，则在电源接通时在电源电压上升之际静电放电保护电路有可能会发生误动作。
此外，在专利文献1的图9所示的静电放电保护电路中，电流从第一电源线与第二电源线之间的电压低于内部电路的最小工作电压的工作区域起开始流向晶体管102。因此，如果在电源接通时在电源电压上升之际静电放电保护电路进行了工作，则内部电路有可能会发生误动作。这种的静电放电保护电路需要以对电源接通时的电源电压的上升时间加以限制的方式来使用。
而且，在专利文献2中公开了一种如下的静电放电保护电路，所述静电放电保护电路能够通过简单的电路结构而以使由静电放电所放出的电荷没有剩余的方式使之充分放电。该静电放电保护电路具备触发电路和放电电路，所述触发电路包括在第一线与第二线之间并联连接的第一电路以及第二电路，所述放电电路包括晶体管，所述晶体管被连接于第一线与第二线之间，且栅极与触发电路的预定的连接节点直接或间接连接，并且通过栅极电位的变化而导通。
第一电路包括在第一线与第二线之间串联连接的第一阻抗元件以及电容器元件、和与第一阻抗元件串联连接且与电容器元件并联连接的第一导电型的第一晶体管。第二电路包括在第一线与第二线之间串联连接的第二导电型的第二晶体管和第二阻抗元件。第二晶体管的栅极与第一阻抗元件和电容器元件之间的第一节点连接，第一晶体管的栅极与第二晶体管和第二阻抗元件之间的第二节点连接，预定的连接节点为第一节点或第二节点。
在该静电放电保护电路中，当通过静电的放电而使第二晶体管暂时成为导通状态时，在第一线的电位高于第二线的电位的状态下第二晶体管将继续保持导通状态，而与CR时间常数无关，并且放电电路将通过静电的放电而被施加在第一线上的电荷向第二线放出。但是，如果在电源接通时在电源电压上升之际静电放电保护电路发生了误动作，则电流可能会仍旧持续流向放电电路。
专利文献
专利文献1：日本特开2009-182119号公报(第0003-0010段，图9)
专利文献2：日本特开2014-132717号公报(第0017-0018段，图1)
发明内容
因此，鉴于上述的问题点，本发明的第一目的在于，提供一种如下的静电保护电路，所述静电保护电路仅在施加电压的上升沿急剧上升的情况下开始进行放电工作，并且能够以合适的比例放出通过静电的放电而被施加的电荷。此外，本发明的第二目的在于，提供一种如下的静电保护电路，所述静电保护电路仅在施加电压为设定电压以上的情况下开始进行放电工作，并且能够以合适的比例放出通过静电的放电而被施加的电荷。另外，本发明的第三目的在于，提供一种如下的静电保护电路，所述静电保护电路在电源接通时防止电源电压上升时的过度的放电工作，从而能够确保规定以上的电源电压。此外，本发明的第四目的在于，提供一种内置了这种静电保护电路的半导体集成电路装置。
本发明的观点所涉及的静电保护电路，其经由第一节点而与第一端子连接，并且经由第二节点而与第二端子连接，且在静电被施加于所述第一端子或所述第二端子上的情况下，使由所述静电产生的电荷放电，所述静电保护电路具备：
放电电路，其被连接在所述第一节点与所述第二节点之间，且使由所述静电产生的电荷放电；
锁存电路，其被连接在所述第一节点与所述第二节点之间，且向所述放电电路输出对所述放电电路的动作进行控制的信号；
开关电路，其与所述锁存电路连接，且使对所述放电电路的动作进行控制的信号变化；
控制电路，其被连接在所述第一节点与所述第二节点之间，且向所述开关电路输出对所述开关电路的动作进行控制的信号。
本发明的其他观点所涉及的静电保护电路，其经由第一节点而与第一端子连接，并且经由第二节点而与第二端子连接，所述静电保护电路具备：第一阻抗元件，其被连接在所述第一节点以及所述第二节点中的一方与第三节点之间；第一电容器，其被连接在所述第三节点与所述第一节点以及所述第二节点中的另一方之间；第二阻抗元件，其被连接在所述第一节点以及所述第二节点中的所述一方与第四节点之间；第二电容器或者箝位电路，其被连接在所述第四节点与所述第一节点以及所述第二节点中的所述另一方之间；第一晶体管以及第二晶体管，所述第一晶体管以及所述第二晶体管被串联地连接在所述第一节点以及所述第二节点中的所述一方与第五节点之间，并且在所述第一节点与所述第二节点相比成为高电位时，所述第一晶体管随着所述第一阻抗元件的两端所产生的电位差的增大而成为导通状态，所述第二晶体管随着所述第二阻抗元件的两端所产生的电位差的增大而成为导通状态；第三阻抗元件，其被连接在所述第五节点与所述第一节点以及所述第二节点中的所述另一方之间；第三晶体管，其被连接在所述第四节点与所述第一节点以及所述第二节点中的所述另一方之间，并且在所述第一节点与所述第二节点相比成为高电位时，随着所述第三阻抗元件的两端所产生的电位差的增大而成为导通状态；放电电路，其被连接在所述第一节点与所述第二节点之间，在所述第一节点与所述第二节点相比成为高电位时，电流随着所述第二阻抗元件或者第三阻抗元件的两端所产生的电位差的增大而从所述第一节点流向所述第二节点。
本发明的其他观点所涉及的静电保护电路，其经由第一节点而与第一端子连接，并且经由第二节点而与第二端子连接，所述静电保护电路具备：第一电容器，其被连接在所述第一节点以及所述第二节点中的一方与第三节点之间；第一阻抗元件，其被连接在所述第三节点与所述第一节点以及所述第二节点中的另一方之间；第二阻抗元件，其被连接在所述第一节点以及所述第二节点中的所述一方与第四节点之间；第二电容器或箝位电路，其被连接在所述第四节点与所述第一节点以及所述第二节点中的所述另一方之间；第一晶体管，其被连接在所述第一节点以及所述第二节点中的所述一方与第五节点之间，并且在所述第一节点与所述第二节点相比成为高电位时，所述第一晶体管随着所述第二阻抗元件的两端所产生的电位差的增大而成为导通状态；第三阻抗元件，其被连接在所述第五节点与所述第一节点以及所述第二节点中的所述另一方之间；第二晶体管以及第三晶体管，所述第二晶体管以及第三晶体管被串联地连接在所述第四节点与所述第一节点以及所述第二节点中的所述另一方之间，并且在所述第一节点与所述第二节点相比成为高电位时，所述第二晶体管随着所述第一阻抗元件的两端所产生的电位差的增大而成为导通状态，所述第三晶体管随着所述第三阻抗元件的两端所产生的电位差的增大而成为导通状态；放电电路，其被连接在所述第一节点与所述第二节点之间，在所述第一节点与所述第二节点相比成为高电位时，电流随着所述第二阻抗元件或第三阻抗元件的两端所产生的电位差的增大而从所述第一节点流向所述第二节点。
在本发明的观点所涉及的静电保护电路中，在使用第二电容器的情况下，设置有由第一阻抗元件以及第一电容器构成的第一串联电路和由第二阻抗元件以及第二电容器构成的第二串联电路。由此，通过单独地对决定开始放电工作的条件的时间常数和决定停止放电工作的条件的时间常数进行设定，从而能够仅在施加电压的上升沿急剧上升的情况下开始进行放电工作，并且以合适的比例放出通过静电的放电而被施加的电荷。
在此，可以为，第一串联电路的时间常数大于第二串联电路的时间常数。由此，能够使被连接在第一串联电路上的晶体管延长维持导通状态的时间，从而以合适的比例放出通过静电的放电而被施加的电荷。此外，可以设为仅在施加电压的上升沿急剧上升的情况下使被连接在第二串联电路上的晶体管成为导通状态，从而能够防止在电源接通时在电源电压上升之际的静电放电保护电路的误动作。
而且，也可以采用如下方式，即，第一串联电路的时间常数为200ns以上，第二串联电路的时间常数为50ns以下。在人体模型中，由于冲击电流表示在从产生起200ns左右的时间内的较大的电流值，因此通过将开始进行放电工作起至停止的时间设为200ns以上，从而能够防止由人体所携带的静电被施加于半导体集成电路装置的内部电路所导致的内部电路的破坏。此外，由于冲击电流的上升时间为10ns左右，因此只要在施加电压的上升时间为50ns以下的情况下进行放电工作，则能够防止在正常工作时在电源电压的上升时间迟于50ns的情况下静电放电保护电路的误动作。
在本发明的观点所涉及的静电保护电路中，在使用箝位电路的情况下，在被连接在箝位电路上的晶体管以及第三晶体管从断开状态变化为导通状态时，能够根据第一节点与第二节点之间的电压是否为预定的电压以上来决定变化条件。预定的电压成为箝位电路的箝位电压与被连接在箝位电路上的晶体管的阈值电压之和。由此，通过单独地对开始放电工作的条件和停止放电工作的条件进行设定，从而能够仅在施加电压为设定电压以上的情况下开始进行放电工作，并且以合适的比例放出通过静电的放电而被施加的电荷。
在上述方式中，可以采用如下方式，即，静电保护电路还具备检测电路，所述检测电路在第一节点与第二节点相比成为高电位时，随着第二阻抗元件或者第三阻抗元件的两端所产生的电位差的增大而将输出信号激活，放电电路在检测电路的输出信号被激活时使电流从第一节点流向第二节点。
虽然在不具有检测电路的情况下，为了驱动放电电路而需要将与第二电容器或第二电容器连接的晶体管的尺寸设得较大，但由于通过设置检测电路，从而也可以不将与第二电容器或第二电容器连接的晶体管的尺寸设得较大，因此能够降低电路面积与成本。
本发明的其他观点所涉及的静电保护电路，其在上述的静电保护电路中，还具备第四阻抗元件，所述第四阻抗元件被连接在第五节点与第六节点之间，并且第三阻抗元件被连接在第六节点与第一节点以及第二节点中的另一方之间。
根据本发明的观点，由于第三阻抗元件以及第四阻抗元件构成了分压电路，因此即使在正常工作时因电源接通而使电源电压急剧上升，只要第一节点与第二节点之间的电压小于预定的电压，则静电保护电路也不会开始进行放电工作。此外，当因静电的施加而使静电保护电路暂时开始放电工作时，只要第一节点与第二节点之间的电压为预定的电压以上，则通过使静电保护电路在预定的时间内继续进行放电工作，从而能够使静电保护电路的两端间的电压被保持在大致固定的电压(保持电压)。因此，能够防止在电源接通时在电源电压上升之际的过度的放电工作，从而能够确保固定以上的电源电压。
或者，也可以为，静电保护电路在具备检测电路的情况下，还具备第四阻抗元件和第四晶体管，所述第四阻抗元件被连接在第五节点与第六节点之间，所述第四晶体管与第四阻抗元件串联连接，并且在检测电路的输出信号被激活时成为导通状态，第三阻抗元件被连接在第六节点与第一节点以及第二节点中的另一方之间。
在该情况下，当通过静电的施加而使静电保护电路暂时开始放电工作时，由第三阻抗元件以及第四阻抗元件和第四晶体管构成的分压电路中的分压比上升，因此第一节点与第二节点之间的电压下降，从而相对于达到半导体集成电路装置的内部电路破坏的程度的电压的裕度将增加，从而使静电耐受量提高。
本发明的其他观点所涉及的静电保护电路，其经由第一节点而与第一端子连接，并且经由第二节点而与第二端子连接，所述静电保护电路具备：放电电路，其被连接在第一节点与第二节点之间；锁存电路，其在静电被施加于第一端子或第二端子上时，将使放电电路工作的信号锁存并输出；开关电路，其对锁存电路进行控制；控制电路，其在静电被施加于第一端子或第二端子上之后经过预定的时间后，将开关电路设为断开状态并使锁存电路的工作停止。
在本发明的观点所涉及的静电保护电路中，设置有锁存电路和控制电路，所述锁存电路在静电被施加于第一端子或第二端子上时开始进行放电工作，所述控制电路在静电被施加于第一端子或第二端子上之后经过预定的时间后使放电工作停止。由此，通过单独地对开始放电工作的条件和停止放电工作进行设定，从而能够仅在施加电压的上升沿急剧上升的情况下或者仅在施加电压为设定电压以上的情况下开始进行放电工作，并且以合适的比例放出通过静电的放电而被施加的电荷。
本发明的其他观点所涉及的静电保护电路，其经由第一节点而与第一端子连接，并且经由第二节点而与第二端子连接，所述静电保护电路具备：
第一电路，其被连接在所述第一节点与所述第二节点之间，且对在所述第一端子与所述第二端子之间被施加的电压的情况进行检测，并使电荷放电；
第二电路，其与所述第一电路连接，并在被施加有所述电压之后经过预定的时间后，使由所述第一电路实施的放电停止。
在此，也可以为，第二电路所具有的时间常数大于第一电路所具有的时间常数。
本发明的一个观点所涉及的半导体集成电路装置具备本发明的任意一个观点所涉及的静电保护电路。由此，能够在各种的半导体集成电路装置中，防止由静电的放电所导致的内部电路的破坏。
或者，也可以为，半导体集成电路装置具备内部电路和从静电中保护内部电路的本发明的第三观点所涉及的静电保护电路，静电保护电路的保持电压被设定为内部电路的最小工作电压以上。在该情况下，由于即使在正常工作时因电源噪音等的影响而使静电保护电路进行了放电工作，在内部电路上也被供给有最小工作电压以上的电源电压，因此也不会引起内部电路的误动作。当经过了根据第一串联电路的时间常数而设定的时间时，放电电路强制性地被设为断开状态，从而使放电工作停止。
附图说明
图1为表示内置有静电保护电路的半导体集成电路装置的结构例的电路图。
图2为表示内置有静电保护电路的半导体集成电路装置的结构例的电路图。
图3A为表示本发明的第一实施方式所涉及的静电保护电路的结构例的电路图。
图3B为表示本发明的第一实施方式所涉及的静电保护电路的结构例的电路图。
图4A为表示本发明的第二实施方式所涉及的静电保护电路的结构例的电路图。
图4B为表示本发明的第二实施方式所涉及的静电保护电路的结构例的电路图。
图5为表示本发明的第三实施方式所涉及的静电保护电路的结构例的电路图。
图6为表示现有的静电保护电路的I-V特性的图。
图7为表示第三实施方式所涉及的静电保护电路的I-V特性的图。
图8为表示现有技术与第三实施方式所涉及的静电保护电路的I-V特性的图。
图9为表示人体模型中的静电放电的电流波形的图。
图10为表示现有的静电保护电路中的由静电产生的电流电压波形的图。
图11为表示第三实施方式中的由静电产生的电流电压波形的图。
图12为表示现有的静电保护电路中的电源接通时的电流电压波形的图。
图13为表示第三实施方式中的电源接通时的电流电压波形的图。
图14为表示本发明的第四实施方式所涉及的静电保护电路的结构例的电路图。
图15为表示第四实施方式所涉及的静电保护电路的I-V特性的图。
图16为表示本发明的第五实施方式所涉及的静电保护电路的结构例的电路图。
图17为表示本发明的第六实施方式所涉及的静电保护电路的结构例的电路图。
图18为表示本发明的第七实施方式所涉及的静电保护电路的结构例的电路图。
图19为表示本发明的第八实施方式所涉及的静电保护电路的结构例的电路图。
图20为表示本发明的第九实施方式所涉及的静电保护电路的结构例的电路图。
图21为表示本发明的第十实施方式所涉及的静电保护电路的结构例的图。
图22为表示在本发明的各个实施方式中能够使用的阻抗元件的示例的图。
图23为表示在本发明的各个实施方式中能够使用的箝位电路的示例的图。
图24为表示除MOS晶体管以外能够使用的三端子元件的示例的图。
具体实施方式
以下，参照附图，对本发明的实施方式进行详细说明。另外，对相同的结构要素标记相同的参照符号并省略重复的说明。
图1以及图2为表示内置有本发明的各个实施方式所涉及的静电保护电路的半导体集成电路装置的结构例的电路图。该半导体集成电路装置包括：电源端子P1以及P2、信号端子P3、二极管1以及二极管2、电源配线3以及电源配线4、静电保护电路10、内部电路20。电源配线3以及电源配线4分别具有电阻部分。此外，内部电路20包括P沟道MOS晶体管QP20和N沟道MOS晶体管QN20。
例如，静电保护电路10可以被连接在供给高电位侧的电源电位VDD的电源端子P1与供给低电位侧的电源电位VSS的电源端子P2之间。此外，静电保护电路10既可以被连接在电源端子P1与信号端子P3之间，也可以被连接在信号端子P3与电源端子P2之间。在以下的实施方式中，作为一个示例而对如下情况进行说明，即，如图1以及图2所示，静电保护电路10经由节点N1而与电源端子P1连接，并且经由节点N2而与电源端子P2连接。
当通过静电的放电而在电源端子P2上被施加有正电荷时，正电荷经由二极管2而向信号端子P3放出，或者经由二极管2以及二极管1而向电源端子P1放出，因此不会向内部电路20施加过大的电压，从而能够防止内部电路20的破坏。因此，存在问题的是，在二极管1以及二极管2中的至少一方上被施加有反向电压的情况。
在图1中，图示了通过静电的放电而在信号端子P3上施加有正电荷而电源端子P2被接地的情况下的放电路径。由于静电的放电，冲击电流IESD将在二极管1、电源配线3、静电保护电路10以及电源配线4的路径上流动。
在放电工作中，只要与被施加了反向电压的二极管2并联连接的晶体管QN20的漏极与源极间电压小于达到使晶体管QN20破坏的破坏电压VDMG，则静电保护电路10便能够对内部电路20进行保护。为此，需要满足下式(1)。
VF+VW+VPC＜VDMG…(1)
在此，VF为二极管1的正向电压，VW为在电源配线3的电阻部分中有冲击电流IESD流过时所产生的电压，VPC为在静电保护电路10中有冲击电流IESD流过时所产生的电压。
此外，在图2中，图示了通过静电的放电而在信号端子P3上施加有负电荷而电源端子P1被接地的情况下的放电路径。由于静电的放电，冲击电流将IESD在电源配线3、静电保护电路10、电源配线4以及二极管2的路径上流动。
在放电工作中，只要与被施加了反向电压的二极管1并联连接的晶体管QN20的漏极与源极间电压小于达到使晶体管QN20破坏的破坏电压VDMG，则静电保护电路10便能够对内部电路20进行保护。为此，需要满足下式(2)。
VF+VW+VPC＜VDMG…(2)
在此，VF为二极管2的正向电压，VW为在电源配线4的电阻部分中有冲击电流IESD流过时所产生的电压，VPC为在静电保护电路10中有冲击电流IESD流过时所产生的电压。
由式(1)以及式(2)可知，在图1所示的情况和图2所示的情况下，用于保护内部电路20的条件能够以相同的数学式来表示。即，放电路径上的器件中所产生的电压的总和小于达到使内部电路20的元件破坏的破坏电压VDMG这一条件为，用于保护内部电路20的条件。通过设置这样的静电保护电路10，从而能够在各种的半导体集成电路装置中，防止由静电的放电所造成的内部电路20的破坏。
第一实施方式
图3A以及图3B为表示本发明的第一实施方式所涉及的静电保护电路的结构例的电路图。如图3A以及图3B所示，第一实施方式所涉及的静电保护电路10a或10b包括：作为第一至第三阻抗元件的电阻元件R1～R3、电容器C1以及C2、P沟道MOS晶体管QP1以及QP2、N沟道MOS晶体管QN3、放电电路11a或11b。
电容器C1以及C2各自既可以使用分别形成在多个配线层上多个电极而构成，也可以使用至少一个MOS晶体管而构成。例如，通过将N沟道MOS晶体管的漏极、源极、以及背栅极设为第一电极，并将栅极设为第二电极，从而能够构成电容器C1或电容器C2。
电阻元件R1被连接在节点N1与节点N3之间，电容器C1被连接在节点N3与节点N2之间。此外，电阻元件R2被连接在节点N1与节点N4之间，电容器C2被连接在节点N4与节点N2之间。
晶体管QP1以及QP2被串联连接在节点N1与节点N5之间。晶体管QP1具有被连接在节点N1上的源极和被连接在节点N3上的栅极。晶体管QP2具有被连接在晶体管QP1的漏极上的源极、被连接在节点N5上的漏极和被连接在节点N4上的栅极。在节点N1与节点N2相比而成为高电位时，晶体管QP1随着电阻元件R1的两端上所产生的电位差的增大而成为导通状态(导通状态)，晶体管QP2随着电阻元件R2的两端上所产生的电位差的增大也成为导通状态。
电阻元件R3被连接在节点N5与节点N2之间。此外，晶体管QN3被连接在节点N4与节点N2之间。晶体管QN3具有被连接在节点N4上的漏极、被连接在节点N2上的源极和被连接在节点N5上的栅极。晶体管QN3在节点N1与节点N2相比而成为高电位时，随着电阻元件R3的两端上所产生的电位差的增大而成为导通状态。
放电电路11a或放电电路11b被连接在节点N1与节点N2之间，电流随着电阻元件R2或电阻元件R3的两端上所产生的电位差的增大而从节点N1流向节点N2。例如，图3A所示的放电电路11a包括P沟道MOS晶体管QP11。晶体管QP11具有被连接在节点N1上的源极、被连接在节点N2上的漏极和被连接在节点N4上的栅极。晶体管QP11在电阻元件R2的两端上所产生的电位差成为阈值电压以上时导通，从而使电流从节点N1流向节点N2。
此外，图3B所示的放电电路11b包括N沟道MOS晶体管QN11。晶体管QN11具有被连接在节点N1上的漏极、被连接在节点N2上的源极和被连接在节点N5上的栅极。晶体管QN11在电阻元件R3的两端上所产生的电位差成为阈值电压以上时导通，从而使电流从节点N1流向节点N2。
在本实施方式中，设置有由电阻元件R1以及电容器C1构成的第一串联电路和由电阻元件R2以及电容器C2构成的第二串联电路。由此，通过单独设定决定开始放电工作的条件的时间常数和决定停止放电工作的条件的时间常数，从而能够仅在施加电压的上升沿急剧上升的情况下开始进行放电工作，并且能够以合适的比例放出通过静电的放电而被施加的电荷。
在下文中，将第一串联电路的时间常数设为大于第二串联电路的时间常数。由此，使晶体管QP1维持导通状态的时间延长，从而能够以合适的比例放出通过静电的放电而被施加的电荷。此外，通过采用如下方式，即，仅在施加电压的上升沿急剧上升的情况下使晶体管QP2成为导通状态，从而能够防止在电源接通时电源电压上升之际的静电放电保护电路的误动作。
而且，也可以采用如下方式，即，使第一串联电路的时间常数为200ns以上，且使第二串联电路的时间常数为50ns以下。由于在人体模型中，冲击电流表示从发生起至200ns左右的时间内的较大的电流值，因此通过将开始进行放电工作起至停止为止的时间设为200ns以上，从而能够防止由人体所携带的静电被施加在半导体集成电路装置的内部电路上所导致的内部电路的破坏。例如，如果将电阻元件R1的电阻值设为200kΩ，将电容器C1的电容值设为1pF时，则第一串联电路的时间常数为200ns。
此外，由于在人体模型中，冲击电流的上升时间为10ns左右，因此如果在施加电压的上升时间为50ns以下的情况下进行放电工作，则在正常工作时在电源电压的上升时间迟于50ns的情况下便能够防止静电放电保护电路的误动作。例如，如果将电阻元件R1的电阻值设为50kΩ，将电容器C1的电容值设为1pF，则第一串联电路的时间常数为50ns。
在此，对图3A所示的静电保护电路10a的工作进行详细说明。
当在节点N1与节点N2之间被施加有正电压(节点N1的电位＞节点N2的电位)时，电流将从节点N1经由由电阻元件R1以及电容器C1构成的第一串联电路而流向节点N2。由此，电阻元件R1的两端电压将上升，并且实施电容器C1的充电。节点N3的电位根据电阻元件R1与电容器C1的时间常数，而相对于节点N2的电位有所上升。
此外，电流从节点N1经由由电阻元件R2以及电容器C2构成的第二串联电路而流向节点N2。由此，电阻元件R2的两端电压将上升，并且实施电容器C2的充电。节点N4的电位根据电阻元件R2与电容器C2的时间常数，而相对于节点N2的电位有所上升。由于第二串联电路的时间常数小于第一串联电路的时间常数，因此节点N4的电位的上升速度快于节点N3的电位的上升速度。
在正常工作时，在被施加于节点N1与节点N2之间的电压平缓地上升的情况下，节点N1与节点N4之间的电压(电阻元件R2的两端电压)将一直小于晶体管QP2的阈值电压，而晶体管QP2则维持断开状态。
另一方面，在正常工作时或者通过静电的放电而使被施加于节点N1与节点N2之间的电压急剧上升的情况下，节点N1与节点N3之间的电压(电阻元件R1的两端电压)变为晶体管QP1的阈值电压以上，从而使晶体管QP1导通。此外，电阻元件R2的两端电压变为晶体管QP2的阈值电压以上，从而使晶体管QP2导通。而且，如果电阻元件R2的两端电压变为放电电路11a的晶体管QP11的阈值电压以上，则晶体管QP11将开始使电流从节点N1流向节点N2。
通过使晶体管QP1以及QP2导通，从而有电流流向电阻元件R3，进而使节点N5与节点N2之间的电压(电阻元件R3的两端电压)从0V起上升。在此，如果电阻元件R3的两端电压小于晶体管QN3的阈值电压，则晶体管QN3将维持断开状态。另一方面，如果电阻元件R3的两端电压变为晶体管QN3的阈值电压以上，则晶体管QN3将转变为导通状态。
晶体管QP2以及QN3从断开状态变化为导通状态的条件根据电阻元件R2与电容器C2的时间常数而被决定。另一方面，一旦晶体管QP2以及晶体管QN3成为导通状态，则在节点N1的电位高于节点N2的电位的状态下，晶体管QP2以及QN3继续保持导通状态，而与电阻元件R2与电容器C2的时间常数无关。
由于通过使晶体管QN3导通，从而使流向电阻元件R2的电流增加并使电阻元件R2的两端电压上升，因此流向晶体管QP2的电流将增加(正反馈)。通过使流向晶体管QP2的电流增加，从而使流向电阻元件R3的电流增加。其结果为，由于电阻元件R3的两端电压上升，因此流向晶体管QN3的电流将增加(正反馈)。由此，由于电阻元件R2的两端电压进一步上升，因此流向放电电路11a的晶体管QP11的电流也增加。
当电流继续流向放电电路11a的晶体管QP11时，被蓄积在半导体集成电路装置中的电荷将被放出，从而节点N1与节点N2之间的电压下降。由此，当流向电阻元件R2的电流减少并且电阻元件R2的两端电压低于放电电路11a的晶体管QP11的阈值电压时，晶体管QP11将从导通状态变化为断开状态。
此外，当经过了根据由电阻元件R1以及电容器C1构成的第一串联电路的时间常数而设定的时间时，晶体管QP1被强制性地设为断开状态，从而停止了由放电电路11a的晶体管QP11实施的放电工作。由此，在正常工作时，即使在节点N1与节点N2之间被施加有电源电压并开始进行放电工作的情况下，也能够在经过了预定的时间之后停止放电工作。
另外，在图3B所示的静电保护电路10b的情况下，当被施加于节点N1与节点N2之间的电压急剧地上升而使电阻元件R3的两端电压变为放电电路11b的晶体管QN11的阈值电压以上时，晶体管QN11将使电流从节点N1开始流向节点N2。此外，当节点N1与节点N2之间的电压下降而使电阻元件R3的两端电压低于放电电路11b的晶体管QN11的阈值电压时，晶体管QN11将从导通状态变化为断开状态。
第二实施方式
图4A以及图4B为表示本发明的第二实施方式所涉及的静电保护电路的结构例的电路图。在第二实施方式所涉及的静电保护电路中，相对于第一实施方式所涉及的静电保护电路而追加有检测电路12。关于其他方面，第二实施方式与第一实施方式相同。
检测电路12在节点N1与节点N2相比成为高电位时，随着电阻元件R2或电阻元件R3的两端所产生的电位差的增大而激活输出信号。例如，检测电路12包括由P沟道MOS晶体管QP12以及N沟道MOS晶体管QN12构成的变换器。或者，检测电路12也可以包括串联连接的多个变换器。
晶体管QP12具有被连接在节点N1上的源极、被连接在输出端子OUT上的漏极和被连接在输入端子IN上的栅极。此外，晶体管QN12具有被连接在输出端子OUT上的漏极、被连接在节点N2上的源极和被连接在输入端子IN上的栅极。
在图4A所示的静电保护电路10c中，包括奇数级(在图4A中为1级)的变换器的检测电路12的输入端子IN与节点N4连接，而在检测电路12的输出端子OUT上则连接有放电电路11b。另一方面，在检测电路12包括偶数级的变换器的情况下，在检测电路12的输出端子OUT上将连接放电电路11a。
检测电路12对向输入端子IN被供给的节点N4的电位是高电平还是低电平进行检测，并将该电平反转，并且将具有被反转后的电平的输出信号从输出端子OUT输出。由此，检测电路12在电阻元件R2的两端电压相对于节点N1与节点N2之间的电压而大于预定的比例(例如，50％)时，将输出信号激活为高电平。放电电路11b在检测电路12的输出信号被激活为高电平时，使电流从节点N1流向节点N2。
在图4B所示的静电保护电路10d中，包括奇数级(在图4B中为1级)的变换器的检测电路12的输入端子IN与节点N5连接，而在检测电路12的输出端子OUT上则连接有放电电路11a。另一方面，在检测电路12包括偶数级的变换器的情况下，在检测电路12的输出端子OUT上将连接放电电路11b。
检测电路12对向输入端子IN被供给的节点N5的电位是高电平还是低电平进行检测，并将该电平反转，并且将具有被反转后的电平的输出信号从输出端子OUT输出。由此，检测电路12在电阻元件R3的两端电压相对于节点N1与节点N2之间的电压而大于预定的比例(例如，50％)时，将输出信号激活为低电平。放电电路11a在检测电路12的输出信号被激活为低电平时，使电流从节点N1流向节点N2。
虽然在不具有检测电路12的情况下，为了驱动放电电路11a或放大电路11b而需要增大电容器C2或晶体管QP2的尺寸，但由于通过设置检测电路12从而也可以不增大电容器C2或晶体管QP2的尺寸，因此能够减小电路面积与成本。另外，作为检测电路12，除了变换器以外，还能够使用比较器等。
第三实施方式
图5为表示本发明的第三实施方式所涉及的静电保护电路的结构例的电路图。第三实施方式所涉及的静电保护电路相对于第一实施方式或第二实施方式所涉及的静电保护电路而言，还具备被连接在节点N5与节点N6之间的作为第四阻抗元件的电阻元件R4，而电阻元件R3则被连接在节点N6与节点N2之间。关于其他方面，第三实施方式与第一实施方式或第二实施方式相同。在下文中，作为一个示例，对在图4A所示的静电保护电路10c中追加了电阻元件R4的情况进行说明。
电阻元件R4以及R3构成了对节点N5与节点N2之间的电压进行分压的分压电路。晶体管QN3具有被连接在节点N4上的漏极、被连接在节点N2上的源极和被连接在节点N6上的栅极。晶体管QN3在节点N1与节点N2相比成为高电位时，随着节点N6与节点N2之间的电压(电阻元件R3的两端电压)的上升而成为导通状态。
即，当电阻元件R3的两端电压变为阈值电压以上时，晶体管QN3成为导通状态，从而使流向电阻元件R2的电流增加。检测电路12随着电阻元件R2的两端电压的上升而将输出信号激活为高电平。放电电路11b在检测电路12的输出信号被激活为高电平时，使电流从节点N1流向节点N2。
在此，对图5所示的静电保护电路10e的动作进行详细说明。
当在节点N1与节点N2之间被施加有正电压(节点N1的电位＞节点N2的电位)时，将有电流从节点N1经由由电阻元件R1以及电容器C1构成的第一串联电路而流向节点N2。由此，电阻元件R1的两端电压将上升，并且实施电容器C1的充电。节点N3的电位根据电阻元件R1与电容器C1的时间常数，而相对于节点N2的电位而上升。
此外，电流从节点N1经由由电阻元件R2以及电容器C2构成的第二串联电路而流向节点N2。由此，电阻元件R2的两端电压将上升，并且实施电容器C2的充电。节点N4的电位根据电阻元件R2与电容器C2的时间常数，而相对于节点N2的电位而上升。由于第二串联电路的时间常数小于第一串联电路的时间常数，因此节点N4的电位的上升速度快于节点N3的电位的上升速度。
在正常工作时，在被施加于节点N1与节点N2之间的电压平缓地上升的情况下，节点N1与节点N4之间的电压(电阻元件R2的两端电压)一直小于晶体管QP2的阈值电压，而晶体管QP2则维持断开状态。
另一方面，在正常工作时或者通过静电的放电而使被施加于节点N1与节点N2之间的电压急剧上升的情况下，节点N1与节点N3之间的电压(电阻元件R1的两端电压)变为晶体管QP1的阈值电压以上，从而使晶体管QP1导通。此外，电阻元件R2的两端电压变为晶体管QP2的阈值电压以上，从而使晶体管QP2导通。但是，在该时间点下，检测电路12的输入端子IN的电位成为高电平。
通过使晶体管QP1以及QP2导通，从而有电压被施加在由电阻元件R4以及R3构成的分压电路的两端上，进而使节点N6与节点N2之间的电压(电阻元件R3的两端电压)从0V起上升。在此，如果节点N1与节点N2之间的电压小于预定的电压，则电阻元件R3的两端电压将一直小于晶体管QN3的阈值电压，并且晶体管QN3将维持断开状态。另一方面，如果节点N1与节点N2之间的电压为预定的电压以上，则电阻元件R3的两端电压将变为晶体管QN3的阈值电压以上，从而使晶体管QN3转变为导通状态。
由于通过使晶体管QN3导通，从而使流向电阻元件R2的电流增加并使电阻元件R2的两端电压上升，因此流向晶体管QP2的电流将增加(正反馈)。同时，检测电路12的输入端子IN的电位成为低电平，从而使检测电路12的输出信号被激活为高电平。由此，放电电路11b的晶体管QN11使电流从节点N1开始流向节点N2。
此外，通过增加流向晶体管QP2的电流，从而增加了流向电阻元件R4以及R3的电流。其结果为，由于电阻元件R3的两端电压上升，因此流向晶体管QN3的电流增加(正反馈)。由此，电阻元件R2的两端电压将进一步上升。同时，流向放电电路11b的晶体管QN11的电流也增加。
当电流继续流向放电电路11b的晶体管QN11时，被蓄积在半导体集成电路装置中的电荷将被放出，从而使节点N1与节点N2之间的电压低于预定的电压。由此，由于电阻元件R3的两端电压低于晶体管QN3的阈值电压，因此晶体管QN3从导通状态变化为断开状态。其结果为，由于流向电阻元件R2的电流减少，因此检测电路12的输出信号被去激活为低电平，从而放电电路11b的晶体管QN11从导通状态变化为断开状态，节点N1与节点N2之间的电压被保持为大致固定的电压。
此外，当经过了根据由电阻元件R1以及电容器C1构成的第一串联电路的时间常数而设定的时间时，晶体管QP1被强制性地设为断开状态，从而停止由放电电路11b的晶体管QN11实施的放电工作。由此，在正常工作时，即使在节点N1与节点N2之间被施加有电源电压并开始进行放电工作的情况下，也能够在经过了预定的时间之后停止放电工作。
以此方式，在晶体管QP2以及QN3从断开状态变化为导通状态时，根据电阻元件R2与电容器C2的时间常数以及节点N1与节点N2之间的电压来决定变化条件。另一方面，当晶体管QP2以及QN3暂时成为导通状态时，则在节点N1与节点N2之间的电压高于预定的电压的状态下，晶体管QP2以及QN3将在预定的时间内继续保持导通状态，而与电阻元件R2与电容器C2之间的时间常数无关。
因此，在正常使用时，即使因电源接通而使电源电压急剧上升，只要节点N1与节点N2之间的电压小于预定的电压，则静电保护电路10e也不会开始进行放电工作。此外，当由于静电的施加而使静电保护电路10e暂时开始放电工作时，只要节点N1与节点N2之间的电压为预定的电压以上，则静电保护电路10e将在预定的时间内继续进行放电工作。其结果为，能够防止在电源接通时电源电压上升之际的过度的放电工作，从而能够确保固定以上的电源电压。
根据以上的工作原理，从而在静电保护电路10e的两端间的电压被保持在大致固定的电压的同时，使电流在放电路径中流过。在本申请中，将静电保护电路的两端间所保持的电压称为“保持电压”。此外，当经过了根据由电阻元件R1以及电容器C1构成的第一串联电路的时间常数而设定的时间时，晶体管QP1被强制性地设为断开状态，从而使放电工作停止。
保持电压VH为晶体管QN3从导通状态变化为断开状态时的节点N1与节点N2之间的电压，能够通过下式(3)来近似表达。
VH≈VthQN3×(R3+R4)/R3…(3)
此处，VthQN3为晶体管QN3的阈值电压、R3为电阻元件R3的电阻值、R4为电阻元件R4的电阻值。但是，电阻值R3和R4为远大于晶体管QP1以及QP2的导通电阻的值。通过根据式(3)来选择电阻元件R3以及R4的电阻值，从而能够设定所需的保持电压VH。
图6为表示在图1所示的半导体集成电路装置中应用了现有的静电保护电路的情况下的I-V特性的图，图7为表示在图1所示的半导体集成电路装置中应用了本发明的第三实施方式所涉及的静电保护电路的情况下的I-V特性的图。在图6以及图7中，横轴表示放电路径中的静电保护电路等的两端间的电压，纵轴表示放电路径中流过的电流。
在专利文献1的图9所示的现有的静电保护电路中，并未设置分压电路。在该情况下，如图6所示，电流从静电保护电路的两端间的电压低于内部电路20的最小工作电压VMIN的工作区域开始流入放电路径中。在这种情况下，即使在正常工作时，也会因由电源接通所导致的电源电压的急剧上升而使静电保护电路开始进行放电工作从而有电流流过，进而内部电路20有可能进行误动作。因此，在使用现有的静电保护电路的情况下，需要在电源接通时的电源电压的上升特性上设置限制。
如图7所示，由于本发明的第三实施方式所涉及的静电保护电路10e(图5)在两端间的电压为绝对最大额定电压VABS以下的区域内是不会开始进行放电工作的，因此在放电路径中不会有电流流过。另一方面，当两端间的电源超过预定的电压VP时，静电保护电路10e将开始进行保护工作，放电路径中开始有电流流过。当放电电路中流过的电流超过预定的电流IP时，静电保护电路10e使两端间的电压保持在大致固定的电压(保持电压VH)上。即使考虑配线电阻与二极管上所产生的电压，在放电路径中流过的电流达到目标电流时，在半导体集成电路装置的端子间的电压与达到内部电路20的元件发生破坏的电压VDMG之间也会存在电压裕度。
但是，近年来，存在绝对最大额定电压VABS与破坏电压VDMG之差变小的趋势。此外，如果考虑半导体集成电路装置的制造误差或电源噪音等，则在绝对最大额定电压VABS与破坏电压VDMG之间设定保持电压VH较为困难。在本实施方式中，在这种情况下，也可以将保持电压VH设为低于绝对最大额定电压VABS。
例如，保持电压VH只要设定在内部电路20的最小工作电压VMIN以上即可。在正常工作时，当由于电源噪音等的影响而使静电保护电路10e进行放电工作时，静电保护电路10e的两端间的电压保持最小工作电压VMIN以上的电压，并且在放电路径中有电流流过。因此，由于在内部电路20中被供给有最小工作电压VMIN以上的电源电压，因此不会引起内部电路20的误动作。此外，当经过了根据由电阻元件R1以及电容器C1构成的第一串联电路的时间常数而设定的时间时，晶体管QP1被强制性地设为断开状态，从而使放电工作停止。
图8至图13为表示专利文献1的图9所示的现有的静电保护电路与本发明的第三实施方式所涉及的静电保护电路的特性的模拟结果的图。在此，半导体集成电路装置的绝对最大额定电压为7V，并将达到内部电路破坏程度的电压设为10V。
图8为以对比的方式表示现有的静电保护电路与本发明的第三实施方式所涉及的静电保护电路的I-V特性的图。在图8中，横轴表示放静电保护电路的两端间的电压[V]，纵轴表示在放电路径中流过的电流[A]。
如图8所示，由于现有的静电保护电路在两端间的电压成为1V左右时开始进行放电工作，从而在放电路径中开始有电流流过，因此在正常工作时在电源电压上升之际内部电路容易发生误动作。另一方面，由于本发明的第三实施方式所涉及的静电保护电路10e(图5)在两端间的电压超过4V之后才开始进行放电工作，因此在正常工作时在电源电压上升之际内部电路不易发生误动作。
图9为表示人体模型中的静电放电的电流波形的图。在图9中，横轴表示时间[秒]，纵轴表示电流[A]。例如，在2000V的静电从人体被施加于半导体集成电路装置上的情况下，峰值电流大约为1.3A，并且在大约1μ秒的期间内冲击电流持续流动。
图10为应用了图9所示的人体模型的情况下的现有的静电保护电路中的电流波形(虚线)以及电压波形(实线)的图。此外，图11为表示应用了图9所示的人体模型的情况下的本发明的第三实施方式所涉及的静电保护电路中的电流波形(虚线)以及电压波形(实线)的图。在图10以及图11中，横轴表示时间[秒]，左侧的纵轴表示电流[A]，右侧的纵轴表示电压[V]。
现有的静电保护电路在因静电的放电而被施加了电荷时开始放电，并将两端间的电压抑制在8V以内。本发明的第三实施方式所涉及的静电保护电路10e(图5)也因静电的放电而被施加了电荷时开始放电，并且也将两端间的电压抑制在大约8V以内。因此，可知两者中的任一个均作为静电保护电路而准确地发挥功能。
图12为表示现有的静电保护电路中的电源接通时的电流波形(虚线)以及电压波形(实线)的图。此外，图13为表示本发明的第三实施方式所涉及的静电保护电路中的电源接通时的电流波形(虚线)以及电压波形(实线)的图。在图12以及图13中，横轴表示时间[秒]，左侧的纵轴表示电流[A]，右侧的纵轴表示电压[V]。图12以及图13中的六种波形为，通过使电源电压的上升时间变化0.1μs、0.2μs、0.45μs、0.95μs、1.85μs、2.75μs而求出的波形。电源电压的稳定值为绝对最大额定电压7V。
图12所示的现有的静电保护电路的电流波形表示在电源电压的上升时间为1.85μs以下的时实施放电工作的情况。由此，也会产生电压波形的紊乱。这有可能成为误动作的主要原因。另一方面，图13所示的本发明的第三实施方式所涉及的静电保护电路10e(图5)的电流波形表示如果电源电压的上升时间为0.1μs以下则不实施放电工作的情况。此外，即使实施了放电工作，在从电源接通起经过约0.5μs也将停止放电工作，并使静电保护电路10e成为正常状态。
第四实施方式
图14为表示本发明的第四实施方式所涉及的静电保护电路的结构例的电路图。第四实施方式所涉及的静电保护电路相对于第三实施方式所涉及的静电保护电路而言，还具备与电阻元件R4串联连接的晶体管，并且还可以具备作为第五阻抗元件的电阻元件R5。关于其他方面，第四实施方式与第三实施方式相同。在图14中，作为一个示例而图示了追加有N沟道MOS晶体管QN4和电阻元件R5的静电保护电路10f。
晶体管QN4具有与电阻元件R4的一端连接的漏极、与电阻元件R4的另一端连接的源极和与检测电路12的输出端子OUT连接的栅极。晶体管QN4在检测电路12的输出信号被激活为高电平时成为导通状态。此外，电阻元件R5被连接在节点N5与晶体管QN4的漏极之间。
晶体管QN4以及电阻元件R5与电阻元件R3以及R4一起构成了分压电路。当由于静电的施加而使检测电路12的输出信号被激活为高电平从而使静电保护电路10f暂时开始放电工作时，晶体管QN4将被导通，从而分压电路中的分压比上升。其结果为，节点N1与节点N2之间的电压下降，相对于达到半导体集成电路装置的内部电路发生破坏的程度的电压的裕度将增加，从而使静电耐受量上升。
保持电压VH为晶体管QN4从导通状态变化为断开状态时的节点N1与节点N2之间的电压，并能够通过下式(4)来近似表达。
VH≈VthQN3×(R3+R4+αR5)/R3…(4)
在此，VthQN3为晶体管QN3的阈值电压、α为0～1的范围内的系数、R3为电阻元件R3的电阻值、R4为电阻元件R4的电阻值，R5为电阻元件R5的电阻值。但是，电阻值R3以及电阻值R4为远大于晶体管QP1以及QP2的导通电阻的值。此外，在不设置电阻元件R5的情况下，R5＝0。
在此，由于放电电路11b的晶体管QN11中流过的电流越大，则晶体管QN4的导通电阻越小，因此系数α的值也越小。因此，在式(4)中，放电电路11b的晶体管QN11中流过的电流越大，则保持电压VH越小。
即，在放电电路11b的晶体管QN11中流过的电流较小时，设α＝1，则保持电压VH能够通过下式(5)来近似表达。
VH≈VthQN3×(R3+R4+R5)/R3…(5)
另一方面，在放电电路11b的晶体管QN11中流过的电流较大时，设α＝0，则保持电压VH能够通过下式(6)来近似表达。
VH≈VthQN3×(R3+R5)/R3…(6)
根据式(5)以及式(6)，通过设定电阻元件R3～R5的电阻值，从而能够使保持电压VH在所需的电压范围内变化。
图15为在图1所示的半导体集成电路装置中应用了第四实施方式所涉及的静电保护电路的情况下的I-V特性的图。在图15中，横轴表示放电路径中的静电保护电路等的两端间的电压，纵轴表示在放电路径中流过的电流。
如图15所示，由于本发明的第四实施方式所涉及的静电保护电路10f在两端间的电压为绝对最大额定电压VABS以下的区域内不开始进行放电工作，因此在放电路径中没有电流流过。另一方面，当两端间的电压超过预定的电压VP时，静电保护电路10f将开始进行放电工作，从而在放电路径中开始流有电流。
在放电路径中流过的电流为第一预定电流IP1～第二预定电流IP2的第一工作区域中，放电路径中流过的电流越大，则静电保护电路10f的两端间的电压越降低。在放电路径中流过的电流超过第二预定电流IP2的第二工作区域中，静电保护电路10f的两端间的电压大致保持在固定的电压上。
由此，即使考虑配线电阻与二极管上所产生的电压，在放电路径中流过的电流达到目标电流时，在半导体集成电路装置的端子间的电压与达到内部电路20的元件破坏的电压VDMG之间也会存在与第三实施方式相比而更大的电压裕度。
根据本实施方式，当通过静电的施加而使静电保护电路10暂时开始放电工作时，由于由电阻元件R3～R5以及晶体管QN4构成的分压电路中的分压比上升，因此节点N1与节点N2之间的电压会下降，相对于达到半导体集成电路装置的内部电路破坏的破坏电压VDMG的裕度将增加，从而使静电耐受量上升。
此外，即使在本实施方式中，也可以将保持电压VH设为低于绝对最大额定电压VABS。例如，保持电压VH只要设定在内部电路20的最小工作电压VMIN以上即可。在正常工作时，当由于电源噪音等的影响而使静电保护电路10进行放电工作时，静电保护电路10f的两端间的电压保持最小工作电压VMIN以上的电压，并且在放电路径中有电流流过。因此，由于在内部电路20中被供给有最小工作电压VMIN以上的电源电压，因此不会引起内部电路20的误动作。此外，当经过了根据由电阻元件R1以及电容器C1构成的第一串联电路的时间常数而设定的时间时，晶体管QP1被强制性地设为断开状态，从而使放电工作停止。
第五实施方式
图16为表示本发明的第五实施方式所涉及的静电保护电路的结构例的电路图。第五实施方式所涉及的静电保护电路为，在第一实施方式至第四实施方式所涉及的静电保护电路中替换了晶体管QP1的位置与晶体管QP2的位置而得到的静电保护电路，并且实施与第一实施方式至第四实施方式所涉及的静电保护电路相同的工作。在图16中，作为一个示例而图示了在第三实施方式所涉及的静电保护电路中替换了晶体管QP1的位置与晶体管QP2的位置的静电保护电路10g。
第六实施方式
图17为表示本发明的第六实施方式所涉及的静电保护电路的结构例的电路图。第六实施方式所涉及的静电保护电路为，在第一实施方式至第五实施方式所涉及的静电保护电路中，将一个P沟道MOS晶体管替换为N沟道MOS晶体管而得到的静电保护电路，并且实施与第一实施方式至第五实施方式所涉及的静电保护电路相同的工作。在图17中，作为一个示例而图示了在第三实施方式所涉及的静电保护电路将一个P沟道MOS晶体管替换为N沟道MOS晶体管的静电保护电路10h。
如图17所示，静电保护电路10h包括电容器C1以及C2、电阻元件R1～R4、P沟道MOS晶体管QP1、N沟道MOS晶体管QN2以及QN3、放电电路11b。
电容器C1被连接在节点N1与节点N3之间，电阻元件R1被连接在节点N3与节点N2之间。此外，电阻元件R2被连接在节点N1与节点N4之间，电容器C2被连接在节点N4与节点N2之间。
晶体管QP1被连接在节点N1与节点N5之间。晶体管QP1具有被连接在节点N1上的源极、被连接在节点N5上的漏极和被连接在节点N4上的栅极。在节点N1与节点N2相比成为高电位时，晶体管QP1随着电阻元件R2的两端所产生的电位差的增大而成为导通状态。
电阻元件R4被连接在节点N5与节点N6之间。此外，电阻元件R3被连接在节点N6与节点N2之间。电阻元件R4以及R3构成了对节点N5与节点N2之间的电压进行分压的分压电路。
晶体管QN2以及QN3被串联连接在节点N4与节点N2之间。晶体管QN2具有被连接在节点N2上的源极和被连接在节点N3上的栅极。晶体管QN3具有被连接在节点N4上的漏极、被连接在晶体管QN2的漏极上的源极和被连接在节点N6上的栅极。在节点N1与节点N2相比成为高电位时，晶体管QN2随着电阻元件R1的两端所产生的电位差的增大而成为导通状态，晶体管QN3随着电阻元件R3的两端所产生的电位差的增大而成为导通状态。
第七实施方式
图18为表示本发明的第七实施方式所涉及的静电保护电路的结构例的电路图。第七实施方式所涉及的静电保护电路10i为，在第六实施方式所涉及的静电保护电路中，替换了晶体管QN2的位置与晶体管QN3的位置而得到的静电保护电路，并且实施与第六实施方式所涉及的静电保护电路相同的工作。
第八实施方式
图19为表示本发明的第八实施方式所涉及的静电保护电路的结构例的电路图。在本发明的第一实施方式至第七实施方式中，也可以替换P沟道MOS晶体管与N沟道MOS晶体管，并与之相应地改变各个元件的连接。在图19中，作为一个示例而图示了在第三实施方式所涉及的静电保护电路中替换了P沟道MOS晶体管与N沟道MOS晶体管的静电保护电路10j。
静电保护电路10j包括作为第一阻抗元件至第四阻抗元件的电阻元件R1～R4、电容器C1以及C2、N沟道MOS晶体管QN1以及QN2、P沟道MOS晶体管QP3、检测电路12、放电电路11a。
电阻元件R1被连接在节点N2与节点N3之间，电容器C1被连接在节点N3与节点N1之间。此外，电阻元件R2被连接在节点N2与节点N4之间，电容器C2被连接在节点N4与节点N1之间。
晶体管QN1以及QN2被串联连接在节点N2与节点N5之间。晶体管QN1具有被连接在节点N2上的源极和被连接在节点N3上的栅极。晶体管QN2具有被连接在节点N5上的漏极、被连接在晶体管QN1的漏极上的源极和被连接在节点N4上的栅极。在节点N1与节点N2相比成为高电位时，晶体管QN1随着电阻元件R1的两端所产生的电位差的增大而成为导通状态，晶体管QN2随着电阻元件R2的两端所产生的电位差的增大而成为导通状态。
电阻元件R4被连接在节点N5与节点N6之间，电阻元件R3被连接在节点N6与节点N1之间。电阻元件R3以及R4构成了对节点N1与节点N5之间的电压进行分压的分压电路。此外，晶体管QP3被连接在节点N4与节点N1之间。晶体管QN3具有被连接在节点N4上的漏极、被连接在节点N2上的源极和被连接在节点N5上的栅极。晶体管QP3具有被连接在节点N1上的源极、被连接在节点N4上的漏极和被连接在节点N6上的栅极。在节点N1与节点N2相比成为高电位时，随着电阻元件R3的两端所产生的电位差的增大而成为导通状态。
在此，对图19所示的静电保护电路10j的工作进行详细说明。
当在节点N1与节点N2之间被施加有正电压(节点N1的电位＞节点N2的电位)时，电流从节点N1经由由电容器C1以及电阻元件R1构成的第一串联电路而流向节点N2。由此，在实施电容器C1的充电的同时，电阻元件R1的两端电压上升。此外，电流从节点N1经由由电容器C2以及电阻元件R2构成的第二串联电路而流向节点N2。由此，在实施电容器C2的充电的同时，电阻元件R2的两端电压上升。
在正常工作时，在被施加于节点N1与节点N2之间的电压平缓地上升的情况下，电阻元件R2的两端电压一直小于晶体管QN2的阈值电压，而晶体管QN2则维持断开状态。另一方面，在正常工作时或通过静电的放电而使被施加于节点N1与节点N2之间的电压急剧上升的情况下，电阻元件R1的两端电压成为晶体管QN1的阈值电压以上，从而使晶体管QN1导通。此外，电阻元件R2的两端电压成为晶体管QN2的阈值电压以上，从而使晶体管QN2导通。但是，在该时间点下，检测电路12的输入端子IN的电位成为低电平。
通过使晶体管QN1以及QN2导通，从而使电压被施加在由电阻元件R3以及R4构成的分压电路的两端上，进而使电阻元件R3的两端电压从0V起上升。在此，如果节点N1与节点N2之间的电压小于预定的值，则电阻元件R3的两端电压将一直小于晶体管QP3的阈值电压，并且晶体管QP3维持断开状态。另一方面，如果节点N1与节点N2之间的电压为预定的值以上，则电阻元件R3的两端电压将变为晶体管QP3的阈值电压以上，从而使晶体管QP3转变为导通状态。
由于通过使晶体管QP3导通，从而增加了流向电阻元件R2的电流进而使电阻元件R2的两端电压上升，因此流向晶体管QN2的电流增加(正反馈)。同时，检测电路12的输入端子IN的电位成为高电平，而检测电路12的输出信号则被激活为低电平。由此，放电电路11a的晶体管QP11使电流从节点N1开始流向节点N2。
此外，通过增加流向晶体管QN2的电流，从而增加了流向电阻元件R3以及R4的电流。其结果为，由于电阻元件R3的两端电压上升，因此流向晶体管QP3的电流增加(正反馈)。由此，电阻元件R2的两端电压将进一步上升。同时，流向放电电路11a的晶体管QP11的电流也增加。
当电流继续流向放电电路11a的晶体管QP11时，被蓄积在半导体集成电路装置中的电荷将被放出，从而使节点N1与节点N2之间的电压下降到低于预定的电压。由此，由于电阻元件R3的两端电压下降到低于晶体管QP3的阈值电压，因此晶体管QP3从导通状态变化为断开状态。其结果为，由于流向电阻元件R2的电流减少了，因此检测电路12的输出信号被去激活为高电平，放电电路11a的晶体管QP11从导通状态变化为断开状态，从而使节点N1与节点N2之间的电压被保持在大致固定的电压。
此外，当经过了根据由电容器C1以及电阻元件R1构成的第一串联电路的时间常数而设定的时间时，晶体管QN1被强制性地设为断开状态，从而停止了由放电电路11a的晶体管QP11实施的放电工作。由此，在正常工作时，即使在节点N1与节点N2之间被施加有电源电压并开始进行放电工作的情况下，也能够在经过了预定的时间之后停止放电工作。
第九实施方式
图20为表示本发明的第九实施方式所涉及的静电保护电路的结构例的电路图。在本发明的第一实施方式至第八实施方式中，也可以代替电阻元件R1～R5中的至少一个，而使用电阻元件以外的阻抗元件。此外，也可以代替电容器C2而使用箝位电路。关于其他方面，第九实施方式与第一实施方式至第八实施方式相同。在图20中，作为一个示例而图示了在图5所示的第三实施方式所涉及的静电保护电路中，将电阻元件R4置换为阻抗元件13，并将电容器C2置换为箝位电路14的静电保护电路10k。
如图20所示，静电保护电路10k具备被连接在节点N5与节点N6之间的阻抗元件13和被连接在节点N4与节点N2之间的箝位电路14。阻抗元件13以及电阻元件R3构成了对节点N5与节点N2之间的电压进行分压的分压电路。
当在节点N1与节点N2之间被施加有正高电压时，电流经由电阻元件R2而流向箝位电路14，箝位电路14将其两端间的电压保持在大致固定的电压(在下文中，也称为“箝位电压”)上。
在此，对图20所示的静电保护电路10k的工作进行详细说明。
当在节点N1与节点N2之间被施加有正电压(节点N1的电位＞节点N2的电位)时，电流从节点N1经由由电阻元件R1以及电容器C1构成的第一串联电路而流向节点N2。由此，电阻元件R1的两端电压上升，并且实施电容器C1的充电。当电阻元件R1的两端电压成为晶体管QP1的阈值电压以上时，晶体管QP1被导通。
在正常工作时，在被施加于节点N1与节点N2之间的正电压小于箝位电压的情况下，由于几乎没有电流流向电阻元件R2以及箝位电路14，因此电阻元件R2的两端电压一直小于晶体管QP2的阈值电压，而晶体管QP2则维持断开状态。
另一方面，在正常工作时或通过静电的放电而在节点N1与节点N2之间施加有箝位电压以上的电压的情况下，电流将从节点N1经由电阻元件R2以及箝位电路14而流向节点N2，并且当电阻元件R2的两端电压成为晶体管QP2的阈值电压以上时，使晶体管QP2被导通。但是，在该时间点下，检测电路12的输入端子IN的电位会变为高电平。
通过使晶体管QP1以及QP2导通，从而使电压被施加在由阻抗元件13以及电阻元件R3构成的分压电路的两端上，进而电阻元件R3的两端电压从0V起上升。在此，如果节点N1与节点N2之间的电压小于预定的电压，则电阻元件R3的两端电压将一直小于晶体管QN3的阈值电压，而晶体管QN3则维持断开状态。另一方面，如果节点N1与节点N2之间的电压为预定的电压以上，则电阻元件R3的两端电压将变为晶体管QN3的阈值电压以上，从而使晶体管QN3转变为导通状态。
由于通过使晶体管QN3导通，从而增加了流向电阻元件R2的电流而使电阻元件R2的两端电压上升，因此流向晶体管QP2的电流增加(正反馈)。同时，检测电路12的输入端子IN的电位成为低电平，而检测电路12的输出信号被激活为高电平。由此，放电电路11b的晶体管QN11使电流从节点N1开始流向节点N2。
此外，通过增加流向晶体管QP2的电流，从而增加了流向阻抗元件13以及电阻元件R3的电流。其结果为，由于电阻元件R3的两端电压上升，因此流向晶体管QN3的电流增加(正反馈)。由此，电阻元件R2的两端电压将进一步上升。同时，流向放电电路11b的晶体管QN11的电流也增加。
当电流继续流向放电电路11b的晶体管QN11时，被蓄积在半导体集成电路装置中的电荷将被放出，从而使节点N1与节点N2之间的电压下降到低于预定的电压。由此，由于电阻元件R3的两端电压下降到低于晶体管QN3的阈值电压，因此晶体管QN3从导通状态变化为断开状态。其结果为，由于流向电阻元件R2的电流减少了，因此检测电路12的输出信号被去激活为低电平，放电电路11b的晶体管QN11从导通状态变化为断开状态，从而使节点N1与节点N2之间的电压被保持在大致固定的电压(保持电压)上。
此外，当经过了根据由电阻元件R1以及电容器C1构成的第一串联电路的时间常数而设定的时间时，晶体管QP1被强制性地设为断开状态，从而停止了由放电电路11b的晶体管QN11实施的放电工作。由此，在正常工作时，即使在节点N1与节点N2之间被施加有电源电压并开始进行放电工作的情况下，也能够在经过了预定的时间之后停止放电工作。
以此方式，在晶体管QP2以及晶体管QN3从断开状态变化为导通状态时，能够根据节点N1与节点N2之间的电压是否在箝位电压以及预定的电压以上来决定变化条件。另一方面，当晶体管QP2以及QN3暂时成为导通状态时，即使节点N1与节点N2之间的电压低于箝位电压，在高于预定的电压的状态下，晶体管QP2以及QN3也继续保持导通状态，
因此，即使在正常使用时因电源接通而使电源电压急剧上升，只要节点N1与节点N2之间的电压小于箝位电压或预定的电压，则静电保护电路10k也不会开始进行放电工作。此外，当通过静电的施加而使静电保护电路10k暂时开始放电工作时，只要节点N1与节点N2之间的电压为预定的电压以上，则静电保护电路10k将在预定的时间内继续进行放电工作。
由此，通过单独地对开始放电工作的条件和停止放电工作的条件进行设定，从而能够仅在施加电压为设定电压以上的情况下开始进行放电工作，并且以合适的比例放出通过静电的放电而被施加的电荷。此外，能够防止在电源接通时在电源电压上升之际的过度的放电工作，从而能够确保固定以上的电源电压。
第十实施方式
图21为表示本发明的第十实施方式所涉及的静电保护电路的结构例的框图。如图21所示，静电保护电路10经由节点N1而与第一端子P1连接，并且经由节点N2而与第二端子P2连接。静电保护电路10包括放电电路11、锁存电路15、开关电路16、控制电路17。
放电电路11被连接在节点N1与节点N2之间，并通过根据从锁存电路15被输出的信号而实施放电工作，从而使电流从节点N1流向节点N2。锁存电路15在静电被施加于第一端子P1或第二端子P2上时，对使放电电路11工作的信号进行锁存并向放电电路11输出。
开关电路16例如被连接在节点N1与锁存电路15之间，并通过开闭动作而对锁存电路15进行控制。控制电路17在静电被施加于第一端子P1或第二端子P2上之后经过预定的时间后，将开关电路16设为断开状态并使锁存电路15的动作停止。
例如，放电电路11也可以由图3A等所示的放电电路11a或11b构成。锁存电路15也可以由图3A等所示的电阻元件R2～R5、阻抗元件13、电容器C2、箝位电路14、晶体管QP2以及QN3、晶体管QP1以及QN3(图17以及图18)、或者晶体管QN2以及QP3(图19)构成。开关电路16也可以由图3A等所示的晶体管QP1、晶体管QN2(图17以及图18)、或者晶体管QN1(图19)构成。控制电路17也可以由图3A等所示的电阻R1以及电容器C1构成。
在本实施方式所涉及的静电保护电路10中设置有锁存电路15和控制电路17，所述锁存电路15在静电被施加于第一端子P1或第二端子P2时开始进行放电工作，所述控制电路17在静电被施加于第一端子P1或第二端子P2上之后经过预定的时间后使放电工作停止。由此，通过单独地对开始放电工作的条件和停止放电工作的条件进行设定，从而能够仅在施加电压的上升沿急剧上升的情况或者施加电压为设定电压以上的情况下开始进行放电工作，并且以合适的比例放出通过静电的放电而被施加的电荷。
阻抗元件的示例
图22为表示在本发明的各个实施方式中除了电阻元件以外能够使用的阻抗元件的示例的图。在本发明的各个实施方式中，能够使用图22的(a)至(h)所示的阻抗元件来替代图3A至图20所示的电阻元件R1～R5中的至少一个。另外，在图22中，“N+”表示高电位侧的节点，“N-”表示低电位侧的节点。
图22(a)表示二极管D1，所述二极管D1具有与高电位侧的节点N+连接的阴极和与低电位侧的节点N-连接的阳极。当电流从节点N+经由二极管D1而流向节点N-时，节点N+与节点N-之间的电压等于二极管D1的击穿电压。
图22(b)表示二极管D2，所述二极管D2具有与高电位侧的节点N+连接的阳极和与低电位侧的节点N-连接的阴极。当电流从节点N+经由二极管D2而流向节点N-时，节点N+与节点N-之间的电压等于二极管D2的正向电压。
图22(c)表示P沟道MOS晶体管QP31，所述P沟道MOS晶体管QP31具有与高电位侧的节点N+连接的源极和与低电位侧的节点N-连接的漏极以及栅极。当电流从节点N+经由晶体管QP31而流向节点N-时，节点N+与节点N-之间的电压等于晶体管QP31的阈值电压。
图22(d)表示P沟道MOS晶体管QP32，所述P沟道MOS晶体管QP32具有与高电位侧的节点N+连接的源极以及栅极和与低电位侧的节点N-连接的漏极。当电流从节点N+经由晶体管QP32而流向节点N-时，节点N+与节点N-之间的电压等于晶体管QP32的击穿电压。
图22(e)表示N沟道MOS晶体管QN31，所述N沟道MOS晶体管QN31具有与高电位侧的节点N+连接的漏极以及栅极和与低电位侧的节点N-连接的源极。当电流从节点N+经由晶体管QN31而流向节点N-时，节点N+与节点N-之间的电压等于晶体管QN31的阈值电压。
图22(f)表示N沟道MOS晶体管QN32，所述N沟道MOS晶体管QN32具有与高电位侧的节点N+连接的漏极和与低电位侧的节点N-连接的源极以及栅极。当电流从节点N+经由晶体管QN32而流向节点N-时，节点N+与节点N-之间的电压等于晶体管QN32的击穿电压。
图22(g)表示阻抗元件包括多个相同器件的示例。该阻抗元件为将三个二极管D3～D5串联连接的元件，并且二极管D3的阳极与高电位侧的节点N+连接，二极管D5的阴极与低电位侧的节点N-连接。当电流从节点N+经由二极管D3～D5而流向节点N-时，节点N+与节点N-之间的电压等于二极管D3～D5的正向电压之和。
图22(h)表示阻抗元件包含多个不同器件的示例。该阻抗元件为将二极管D6与电阻元件R6串联连接的元件，并且二极管D6的阴极与高电位侧的节点N+连接，电阻元件R6的一端与低电位侧的节点N-连接。当电流从节点N+经由二极管D6以及电阻元件R6而流向节点N-时，节点N+与节点N-之间的电压等于二极管D6的击穿电压与电阻元件R6的电阻值×电流之和。
以此方式，通过从电阻元件、二极管或晶体管之中选择适当的器件，或者将多个器件组合，从而能够自由地设定静电保护电路的特性，并且能够提供不易受到处理偏差的影响的静电保护电路。
箝位电路的示例
图22的(a)至(g)所示元件，在本发明的各个实施方式中能够作为箝位电路14(图20)来使用。而且，如图23所示，可以将图22的(a)至(g)中的任意一个所示的元件与电容器并联连接而得到的电路作为箝位电路14来使用。
放电电路的示例
在本发明的各个实施方式所涉及的静电保护电路的放电电路中，除了MOS晶体管(MetalOxideSemiconductorFET：金属氧化膜型场效应晶体管)之外，还能够使用具有使电流流动的功能并且具有对电流进行导通/断开控制的端子的三端子元件或电路等。
作为三端子元件，而能够列举出接合型场效应晶体管(JunctionFET)、金属半导体型场效应晶体管(MetalSemiconductorFET)、双极晶体管、以以及闸流晶体管等。这些三端子元件不但能够作为放电电路，而且还能够作为其他MOS晶体管的替代品来使用。
图24为表示在放电电路中除了MOS晶体管以外能够使用的三端子元件的示例的图。另外，在图24中，“NS”表示被供给有检测电路的输出信号的节点。
代替图3A等所示的放电电路11a的P沟道MOS晶体管QP1，而能够使用图24(a)所示的PNP双极晶体管QB1。晶体管QB1具有被连接在节点N1上的发射极、被连接在节点N2上的集电极和被连接在节点NS上的基极。
此外，代替图3B等所示的放电电路11b的N沟道MOS晶体管QN1，而能够使用图24(b)所示的NPN双极晶体管QB2。晶体管QB2具有被连接在节点N1上的集电极、被连接在节点N2上的发射极和被连接在节点NS上的基极。
本发明并未被限定于以上所说明的实施方式，对于在该技术领域中具有普通知识的技术人员而言，能够在本发明的技术思想内进行多种改变。
申请号为2014-237948、于2014年11月25日所提交的日本专利申请的全部公开内容以引用的方式援引于此。
符号说明
1、2…二极管；3、4…电源配线；10、10A～10k…静电保护电路；11、11a、11b…放电电路；12…检测电路；13…阻抗元件；14…箝位电路；15…锁存电路；16…开关电路；17…控制电路；20…内部电路；P1、P2…电源端子；P3…信号端子；R1～R6…电阻元件；C1、C2…电容器；QP1～QP32…P沟道MOS晶体管；QN1～QN32…N沟道MOS晶体管；QB1、QB2…双极晶体管；D1～D6…二极管。

Claims (19)

1.一种静电保护电路，其经由第一节点而与第一端子连接，并且经由第二节点而与第二端子连接，且在静电被施加于所述第一端子或所述第二端子上的情况下，使由所述静电产生的电荷放电，所述静电保护电路具备：
放电电路，其被连接在所述第一节点与所述第二节点之间，且使由所述静电产生的电荷放电；
锁存电路，其被连接在所述第一节点与所述第二节点之间，且向所述放电电路输出对所述放电电路的动作进行控制的信号；
开关电路，其与所述锁存电路连接，且使对所述放电电路的动作进行控制的信号变化；
控制电路，其被连接在所述第一节点与所述第二节点之间，且向所述开关电路输出对所述开关电路的动作进行控制的信号。
2.如权利要求1所述的静电保护电路，其中，
具备：
第一阻抗元件，其被连接在所述第一节点以及所述第二节点中的一方与第三节点之间；
第一电容器，其被连接在所述第三节点与所述第一节点以及所述第二节点中的另一方之间；
第二阻抗元件，其被连接在所述第一节点以及所述第二节点中的所述一方与第四节点之间；
第二电容器或者箝位电路，其被连接在所述第四节点与所述第一节点以及所述第二节点中的所述另一方之间；
第一晶体管以及第二晶体管，所述第一晶体管以及所述第二晶体管被串联地连接在所述第一节点以及第二节点中的所述一方与第五节点之间，并且在所述第一节点与所述第二节点相比成为高电位时，所述第一晶体管随着所述第一阻抗元件的两端所产生的电位差的增大而成为导通状态，所述第二晶体管随着所述第二阻抗元件的两端所产生的电位差的增大而成为导通状态；
第三阻抗元件，其被连接在所述第五节点与所述第一节点以及所述第二节点中的所述另一方之间；
第三晶体管，其被连接在所述第四节点与所述第一节点以及所述第二节点中的所述另一方之间，并且在所述第一节点与所述第二节点相比成为高电位时，随着所述第三阻抗元件的两端所产生的电位差的增大而成为导通状态；
放电电路，其被连接在所述第一节点与所述第二节点之间，并且在所述第一节点与所述第二节点相比成为高电位时，电流随着所述第二阻抗元件或者所述第三阻抗元件的两端所产生的电位差的增大而从所述第一节点流向所述第二节点。
3.如权利要求2所述的静电保护电路，其中，
由所述第一阻抗元件以及所述第一电容器构成的第一串联电路的时间常数大于由所述第二阻抗元件以及所述第二电容器构成的第二串联电路的时间常数。
4.如权利要求3所述的静电保护电路，其中，
所述第一串联电路的时间常数为200ns以上，所述第二串联电路的时间常数为50ns以下。
5.如权利要求2至5中的任一项所述的静电保护电路，其中，
还具备检测电路，所述检测电路在所述第一节点与所述第二节点相比成为高电位时，随着所述第二阻抗元件或者所述第三阻抗元件的两端所产生的电位差的增大而将输出信号激活，所述放电电路在所述检测电路的输出信号被激活时使电流从所述第一节点流向所述第二节点。
6.如权利要求2至6中的任一项所述的静电保护电路，其中，
还具备第四阻抗元件，所述第四阻抗元件被连接在所述第五节点与第六节点之间，所述第三阻抗元件被连接在所述第六节点与所述第一节点以及所述第二节点中的所述另一方之间。
7.如权利要求5所述的静电保护电路，其中，
还具备第四阻抗元件和第四晶体管，所述第四阻抗元件被连接在所述第五节点与第六节点之间，所述第四晶体管与所述第四阻抗元件并联连接，并且在所述检测电路的输出信号被激活时成为导通状态，
所述第三阻抗元件被连接在所述第六节点与所述第一节点以及所述第二节点中的所述另一方之间。
8.如权利要求1所述的静电保护电路，其中，
具备：
第一电容器，其被连接在所述第一节点以及所述第二节点中的一方与第三节点之间；
第一阻抗元件，其被连接在述第三节点与所述第一节点以及所述第二节点中的另一方之间；
第二阻抗元件，其被连接在所述第一节点以及所述第二节点中的所述一方与第四节点之间；
第二电容器或箝位电路，其被连接在所述第四节点与所述第一节点以及所述第二节点中的所述另一方之间；
第一晶体管，其被连接在所述第一节点以及所述第二节点中的所述一方与第五节点之间，并且在所述第一节点与所述第二节点相比成为高电位时，随着所述第二阻抗元件的两端所产生的电位差的增大而成为导通状态；
第三阻抗元件，其被连接在所述第五节点与所述第一节点以及所述第二节点中的所述另一方之间；
第二晶体管以及第三晶体管，所述第二晶体管及第三晶体管被串联地连接在所述第四节点与所述第一节点以及所述第二节点中的所述另一方之间，并且在所述第一节点与所述第二节点相比成为高电位时，所述第二晶体管随着所述第一阻抗元件的两端所产生的电位差的增大而成为导通状态，所述第三晶体管随着所述第三阻抗元件的两端所产生的电位差的增大而成为导通状态；
放电电路，其被连接在所述第一节点与所述第二节点之间，并且在所述第一节点与所述第二节点相比成为高电位时，电流随着所述第二阻抗元件或所述第三阻抗元件的两端所产生的电位差的增大而从所述第一节点流向所述第二节点。
9.如权利要求8所述的静电保护电路，其中，
由所述第一阻抗元件以及所述第一电容器构成的第一串联电路的时间常数大于由所述第二阻抗元件以及所述第二电容器构成的第二串联电路的时间常数。
10.如权利要求9所述的静电保护电路，其中，
所述第一串联电路的时间常数为200ns以上，所述第二串联电路的时间常数为50ns以下。
11.如权利要求8至10中的任一项所述的静电保护电路，其中，
还具备检测电路，所述检测电路在所述第一节点与所述第二节点相比成为高电位时，随着所述第二阻抗元件或者第三阻抗元件的两端所产生的电位差的增大而将输出信号激活，所述放电电路在所述检测电路的输出信号被激活时使电流从所述第一节点流向所述第二节点。
12.如权利要求8至11中的任一项所述的静电保护电路，其中，
还具备第四阻抗元件，所述第四阻抗元件被连接在所述第五节点与第六节点之间，所述第三阻抗元件被连接在所述第六节点与所述第一节点以及所述第二节点中的所述另一方之间。
13.如权利要求11所述的静电保护电路，其中，
还具备第四阻抗元件和第四晶体管，所述第四阻抗元件被连接在所述第五节点与第六节点之间，所述第四晶体管与所述第四阻抗元件并联连接，并在所述检测电路的输出信号被激活时成为导通状态，
所述第三阻抗元件被连接在所述第六节点与所述第一节点以及所述第二节点中的所述另一方之间。
14.一种静电保护电路，其经由第一节点而与第一端子连接，并且经由第二节点而与第二端子连接，所述静电保护电路具备：
第一电路，其被连接在所述第一节点与所述第二节点之间，且对在所述第一端子与所述第二端子之间被施加的电压的情况进行检测，并使电荷放电；
第二电路，其与所述第一电路连接，并在被施加有所述电压之后经过预定的时间后，使由所述第一电路实施的放电停止。
15.如权利要求2所述的静电保护电路，其中，
所述第二电路所具有的时间常数大于所述第一电路所具有的时间常数。
16.一种半导体集成电路装置，其中，
具备权利要求1至13中的任一项所述的静电保护电路。
17.一种半导体集成电路装置，其中，
具备权利要求14或15所述的静电保护电路。
18.一种半导体集成电路装置，其中，
具备内部电路和从静电中保护所述内部电路的权利要求6或7所述的静电保护电路，所述静电保护电路的保持电压被设定为所述内部电路的最小工作电压以上。
19.一种半导体集成电路装置，其中，
具备内部电路和从静电中保护所述内部电路的权利要求12或13所述的静电保护电路，所述静电保护电路的保持电压被设定为所述内部电路的最小工作电压以上。
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