CN101019292A - 用于有混合和超低电压源的高速技术的静电放电保护结构 - Google Patents

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Abstract

一种在有受保护电路的半导体集成电路(IC)中的静电放电(ESD)保护电路。在一个实施例中，该ESD保护电路包括：衰减器，适合于连接到IC中受保护电路的节点的第一电压源；和可控硅整流器(SCR)，有适合于耦合到第一电压源的阳极，和适合于耦合到第二电压源的阴极。至少一个电容导通装置分别耦合在SCR的第一栅极与第一电压源，和SCR的第二栅极与第二电压源中的至少一个之间。

Description

用于有混合和超低电压源的 高速技术的静电放电保护结构
技术领域
[0002]本发明一般涉及静电放电(ESD)保护电路的领域，具体涉及在集成电路(IC)的保护电路中可控硅整流器(SCR)和NMOS电路的改进。
背景技术
[0003]在集成电路(IC)技术中正在进行的发展已经导致利用较低的电源电压以操作IC。较低的电源电压有助于克服热载流子诱发的IC有限寿命的问题。设计有较低电源电压的IC要求使用非常薄的栅极氧化物。栅极氧化物的厚度影响所产生的驱动电流量。栅极氧化物层的厚度越薄，可以产生更大的驱动电流，从而提高电路的速度。栅极氧化物(例如，二氧化硅)的厚度可以小于3纳米，进一步的改进可以更大地减小栅极氧化物层的厚度。较低的电源电压还允许利用有非常低保持电压(例如，1.5-2.0V)的可控硅整流器(SCR)，而不会有引入闭锁的风险。薄的栅极氧化物与低的电源电压结合需要极大地限制在ESD事件中发生的瞬态电压。
[0004]使用非常薄的栅极氧化物时出现的问题是因为氧化物击穿电压小于触发ESD保护电路的结击穿电压(例如，6-9V)，例如，SCR或NMOS装置。例如，栅极接地的SCR(GGSCR)可用于提供(I/O)衰减器的ESD保护。GGSCR的结击穿电压是在6V与9V之间，它给SCR提供触发电流。由于技术的进步允许减小氧化物的厚度到3纳米以下，栅极氧化物在约大于4-6V的导通和高电流箝位电压下受到损伤。
[0005]所以，我们需要一种有较低触发电压以及较低保持和箝位电压的ESD保护装置，该保护装置可以在导通和运行时保护栅极氧化物免遭损伤。
发明内容
[0006]以上与现有技术相关的缺点是通过在有受保护电路的半导体集成电路(IC)中的静电放电(ESD)保护电路的各种实施例克服的。在一个实施例中，ESD保护电路是电容导通SCR(CTSCR)，包括：衰减器，适合于连接到IC中受保护电路的节点的第一电压源；和可控硅整流器(SCR)，有适合于耦合到第一电压源的阳极和适合于耦合到第二电压源的阴极。至少一个电容导通装置分别耦合在SCR的第一栅极与第一电压源，和SCR的第二栅极与第二电压源的至少之一之间。
[0007]在第二个实施例中，提供一种有减小的ESD装置寄生电容(CSED)的ESD保护电路。具体地说，衰减器适合于连接到IC中受保护电路的节点的第一电压源。有阳极和阴极的ESD保护装置分别耦合到衰减器和第二电压源。变容二极管(CDIO)串联耦合在ESD保护装置的阳极与衰减器之间的正向导通模式，其中变容二极管的寄生结电容值小于ESD保护装置的寄生电容值。
[0008]如在以下所讨论的，这两个实施例以及其他的各个实施例提供用于IC的受保护电路的ESD保护，因此，电容导通装置提供较低的触发电压，以及较低的保持和箝位电压，它可以保护栅极氧化物在ESD事件中免遭导通和运行时的损伤。
附图说明
[0009]图1是代表有超低导通电压装置的集成电路(IC)中ESD保护电路的示意方框图；
[0010]图2是ESD保护装置的电流和电压特性曲线图；
[0011]图3至19是各个实施例ESD保护电路的示意图，它们包含图1所示一般ESD保护电路的内容；
[0012]图20是有混合电源电压的集成电路(IC)中ESD保护电路的示意图；
[0013]图21是代表有减小寄生电容的本发明ESD保护电路的示意方框图；
[0014]图22至24是各个实施例的示意图，它们包含图21所示一般实施例的内容；
[0015]图25是有SCR导通二极管作为达林顿晶体管泵的ESD保护电路的示意图；
[0016]图26是ESD保护电路302的温度补偿触发装置的示意图；
[0017]图27是每个DTSCR接头有电流镜像触发器的多接头DTSCR的ESD保护装置的示意图；
[0018]图28至30是各个实施例的SCR互补输入保护电路的示意图；
[0019]图31是有本发明齐纳二极管触发装置的剖面图；和
[0020]图32是有互补SCR导通达林顿晶体管泵的ESD保护电路的示意图。
[0021]为了便于理解，相同的参考数字用于表示各个附图中的相同单元。
具体实施方式
[0022]本发明的描述是参照CMOS装置。然而，专业人员可以理解，选取不同的掺杂类型和调整浓度可以使本发明应用于双极，BiCMOS，SiGe/BiCMOS，和对于ESD造成的损伤是灵敏的其他过程。本发明包括有导通电压，保持电压和高电流箝位特性的各个实施例ESD保护装置，因此，ESD瞬态电压被合适地限制到不损伤栅极氧化物或其他易损的半导体装置。
[0023]图1是代表集成电路(IC)100中ESD保护电路102的示意方框图。该图描述耦合到IC100中受保护节点和IC衰减器104的ESD保护电路102。衰减器104可以是输入衰减器，输出衰减器，或电源衰减器，它耦合到低电压导通(即，“触发”)装置108和ESD保护装置106，例如，SCR或NMOS装置。ESD保护装置106耦合到地112。ESD保护装置106有耦合到触发装置108的导通终端(例如，栅极(未画出))。分流路径110可以任选地耦合在触发装置108与地112之间。触发装置108与ESD保护装置106(例如，SCR)一起可以作为IC100上电路(未画出)的保护装置102，它也耦合到衰减器104。
[0024]具体地说，触发装置108和ESD保护装置106保护IC电路免遭可能发生在衰减器104上的静电放电(ESD)。在导通时，ESD保护装置106的功能是分路器，用于重新引导从衰减器104到地112的任何ESD电流。触发装置108导通(即，“触发”)ESD保护装置106并快速耗散该电路，从而避免过电压的ESD条件，如在以下每个实施例中更详细讨论的。
[0025]图2是本发明ESD保护装置102的电流和电压特性200的曲线图。该曲线图包括代表ESD保护装置102电流特性的纵坐标202和代表ESD保护装置102电压特性的横坐标204。电压特性曲线被分成由特定电压限定的三个区。具体地说，低电源电压的第一区206有0-1.5V的电压范围。ESD保护装置102的第二区208是在1.5V与6V之间的保持电压范围。过电压条件的第三区210有电压瞬态的范围，例如，在6V与9V之间，该电压能够损伤ESD保护装置102的栅极氧化物。
[0026]现有技术NMOS和SCR保护装置的电流和电压(IV)特性分别是用曲线212和214代表。现有技术ESD保护装置有发生在过电压范围210内的触发电压(例如，现有技术曲线212和214上的曲线部分220)，该电压可能损伤ESD保护装置102的栅极氧化物层。SCR和NMOS保护装置的触发电压值是近似相同的(例如，7-9V)。然而，SCR装置的保持电压(1.5V至小于5V)小于NMOS保护装置的保持电压(约5V)。
[0027]如在涉及图3-19所示实施例中所讨论的，本发明的ESD保护装置102有低的触发和保持电压，该电压低于可以损伤ESD保护装置102中栅极氧化物的栅极击穿电压(即，6-9V)。具体地说，本发明ESD保护装置102的触发电压是在可容许的1.5-6V的电压范围内。此外，保持电压提供用于维持ESD保护装置在导电“导通”状态所需的最小电压，它是在可容许的电压范围内，因此，也可以使对栅极氧化物的损伤减至最小。例如，曲线218代表的SCR保护装置有低于6V的触发和保持电压。类似地，曲线216代表的NMOS保护装置有低于可容许范围内6V的触发电压，而它的高保持电压略微大于6V。
[0028]图3-19是耦合到本发明二极管导通触发装置108的ESD保护装置106的示意图。图3-19所示实施例中的ESD保护装置106能够在约1.5V至6V的低电压下触发和保护IC电路，如图2中的电流/电压(1/V)特性曲线所示。
[0029]图3是第一个实施例ESD保护装置302的示意图。具体地说，图3是本发明二极管导通SCR(DTSCR)保护装置302的示意图。DTSCR302包括二极管导通(“触发”)装置308和SCR306，它们一起作为集成电路(IC)100上电路的保护装置302。DTSCR保护装置302保护IC电路免遭在衰减器104上可能发生的静电放电(ESD)，其中衰减器104耦合到IC电路。在导通时，SCR306的功能是分流器，用于重新引导来自衰减器104的任何ESD电流到地。二极管导通触发装置308导通，即，触发，SCR306以避免过电压的ESD条件。
[0030]参照图3的示意图，众所周知，SCR保护装置306是用NPN晶体管T1 310和PNP晶体管T2 312表示。PNP晶体管T2 312的发射极形成SCR306的阳极322，它连接到衰减器104。PNP晶体管T2 312的集电极连接到第一节点336，它也连接到NPN晶体管T1310的基极和电阻器Rsub341的一端。第一节点336包含NPN晶体管T1 310的第一触发栅极G1。电阻器Rsub341的另一端连接到地112，它作为SCR306的阴极。电阻器Rsub341代表在SCR306的NPN晶体管T1 310的基极中的本征基片电阻，它是由与地112耦合的局部基片连接形成的。此外，NPN晶体管T1 310的发射极也连接到接地的阴极112。第二节点334包含PNP晶体管T2 312的基极和NPN晶体管T1 310的集电极。第二节点334还可以包含PNP晶体管T2 312的任选第二触发栅极G2的耦合。为了详细地理解所述SCR和各个触发栅极的布局和截面图，我们建议读者参考共同转让的US patentNo.6,791,122 Application Serial Number 10/007,833，它是在2001年11月5日申请，全文合并在此供参考。
[0031]分流电阻器110也是从第一节点336耦合到地112。分流电阻器110是在SCR晶体管T1 310和T2 312的外部，并与SCR306中P基片的本征电阻Rsub341并联。在一个实施例中，电阻器110是由硅化物阻塞的多晶硅(silicide-blocked poly-silicon)制成，并选取有这样的电阻值(例如，1-10千欧姆)，它低于固有的基片电阻Rsub341。电阻器110的作用是分流器，用于引导少量电流到地112。所以，电阻器110在触发装置308与地112之间给多余的泄漏电流提供一条路径，否则它可能非故意地触发SCR302。此外，电阻器110还控制SCR306的所谓触发和保持电流。
[0032]触发装置308包含多个串联连接的二极管Ds(其中s是大于零的整数)，它们耦合在阳极322与第一节点336之间，第一节点336包含PNP晶体管T2 312的集电极和NPN晶体管T1 310的基极。例如，二极管Ds是形成二极管链320的三个正向偏置n阱二极管。二极管链320中第一个二极管D1的阳极耦合到衰减器104，而二极管链320中最后一个二极管(例如，D3)的阴极耦合到第一节点336(即，触发栅极G1)。二极管链320中的每个二极管Ds通常有约0.7V的正向偏置电压。
[0033]在运行时，保护性SCR电路306包括NPN晶体管T1 310和PNP晶体管T2 312，它在阳极322与接地的阴极112之间不传导电流。即，SCR306是关断的，因为没有高电压(例如，ESD电压)加到衰减器104上。相反，仅仅IC的正常信号和工作电压出现在衰减器104上。在ESD事件造成衰减器104上有过电压的情况下，二极管链320中的二极管Ds开始传导相当大的电流。
[0034]具体地说，一旦在二极管链320中每个二极管两端有约0.7V的电压降时，二极管Ds是正向偏置的。因为在所示的二极管链320中有三个二极管，2.1V的电压必然出现在二极管链320的两端，该电压可以正向偏置二极管链320中的所有三个二极管Ds。
[0035]最初，大部分的电流流动通过分流电阻器110，因为分流电阻器110是与基片电阻Rsub341并联的，该电阻器通常有很大的电阻值。然而，通过二极管链320的部分电流被馈送到SCR306的触发栅极G1 336。一旦分流电阻器110(和基片Rsub的并联本征电阻)达到约0.7V，则NPN晶体管T1 310就导通(即，被触发)。具体地说，NPN晶体管T1 310的基极-发射极二极管是正向偏置的。因此，NPN晶体管T1 310开始导通。NPN晶体管T1 310的集电极提供载流子到PNP晶体管T2 312的基极，它导通PNP晶体管T2 312。因此，图3的DTSCR302在阳极322与地112之间有约为2.8V的导通电压(二极管链320上的2.1V加上基极-发射极二极管上的0.7V).一旦SCR306中的晶体管T1 310和T2 312被导通，SCR306的再生导电过程能够使ESD电流被快速地分流到地112。
[0036]参照图2，曲线218表示约2.8V的电压导通(即，触发)SCR306进入导电状态。SCR306在约1.5V的保持电压下继续传导电流并在1.5V至6V范围内的箝位电压下有较高的电流。因此，SCR306的触发和保持/箝位电压小于现有技术的6-9V范围，该电压范围对于IC100的栅极氧化物可能是有害的。
[0037]图4是本发明第二个实施例ESD保护装置402的示意图。具体地说，图4是DTSCR保护装置402的示意图。二极管导通保护装置402的配置是与图3所示DTSCR保护装置302的配置相同，不同的是，SCR是在有隔离P阱过程中制作的，而基片电阻器341不耦合在第一节点336与地112之间。此外，多分流电阻器110不是耦合在第一节点336与地112之间。此外，与图3的二极管链320中所用的二极管比较，它在二极管链320中少一个二极管。在图4中，二极管导通装置408中的二极管链320包含两个二极管Ds。
[0038]与图3所示第一个实施例302比较，DTSCR保护装置402的SCR 306是在较低的二极管导通电压下触发。具体地说，在相对于地112为正的衰减器104上发生的ESD事件是在约1.4V下正向偏置二极管链320中的两个二极管Ds。此外，一旦形成基极-发射极二极管Dn的NPN晶体管T1 310的基极-发射极结电压上升到约0.7V，则基极-发射极二极管Dn是正向偏置的，并传导电流，从而触发SCR306。因此，DTSCR保护装置402的SCR306是在阳极322与地112之间约2.1V下被触发，而触发图3的DTSCR保护装置302需要2.8V，该装置在二极管链320中有额外的一个二极管和分流电阻器110。
[0039]图5是本发明第三个实施例ESD保护装置502的示意图。具体地说，图5是DTSCR保护装置502的示意图，因此，第二节点334在N阱中有一个或多个N+触发抽头，它形成触发栅极G2。在这第三个实施例中，触发栅极G2经电阻器504耦合到最高可能的电压，即，衰减器104。衰减器104和电阻器504确保减小的泄漏电流，其中通过提供高电势到SCR306的N阱，它可以完全关断PNP晶体管T2 312。此外，耦合触发栅极G2到衰减器104也增大SCR306的触发和保持电流以避免闭锁条件。电阻器504可以是一个或多个N+触发抽头与SCR306中PNP晶体管312的基极之间N阱的本征电阻。或者，电阻器504可以是N阱的电阻和/或第一节点334的终端(即，触发栅极G2)与衰减器104之间提供的外电阻器。这第三个实施例的触发操作类似于以上参照图3中DTSCR所描述的触发操作。
[0040]图6是本发明第四个实施例ESD保护装置602的示意图。具体地说，图6是DTSCR保护装置602的示意图，其中DTSCR602与图3所示的DTSCR保护装置302相同，不同的是，第二节点334上的触发栅极G2耦合到正的电源电压VDD604。在SCR306的N阱中形成大的N+掺杂区，它与N阱中形成的P+掺杂区相邻，并作为SCR306的阳极322。
[0041]N阱中的P+区有双重目的。第一，P+到N阱结形成PNP晶体管T2 312的发射极-基极二极管Dp。第二，P+区和相邻的高掺杂N+区也形成PNP晶体管T2 312中的大发射极-基极二极管Dp，它连接到正的电源电压VDD604。二极管Dp到VDD604的耦合往往是需要的，它可以覆盖其他的ESD应力类型和极性。在SCR306中包含二极管Dp可以避免实施更大面积消耗的单独二极管。这第三个实施例的触发操作类似于以上参照图3中DTSCR所描述的触发操作。此外，类似于图5的第三个实施例，电源电压VDD604确保减小的泄漏电流，其中通过提供高电势到SCR306的N阱，它可以完全关断PNP晶体管T2 312。此外，耦合触发栅极G2到电源电压VDD604也增大SCR306的触发和保持电流以避免闭锁条件。
[0042]图7是本发明第五个实施例ESD保护装置702的示意图。具体地说，图7是DTSCR保护装置702的示意图，其中DTSCR保护装置702与图3所示的DTSCR保护装置302相同，不同的是，一个或多个触发二极管Ds耦合在PNP晶体管T2312的触发栅极G2与NPN晶体管T1 310的触发栅极G1之间。
[0043]具体地说，在二极管链320中利用两个二极管704和706(即，Ds)。二极管704和706是串联耦合成正向导电方向，因此，第一个二极管704的阳极耦合到第二节点334上的触发栅极G2，而第二个二极管706的阴极耦合到第一节点336上的触发栅极G1。二极管链320中两个二极管704和706的位置允许有更紧致的结构，并通过减小的结电容可以略微减小衰减器104的电容性负载。
[0044]在衰减器104上发生的ESD事件中，四个二极管必须正向偏置，从而能使SCR306导通并作为到地112的分路。具体地说，PNP晶体管T2 312的发射极-基极结形成二极管链320中的第三个二极管Dp，而NPN晶体管T1 310的基极-发射极结形成二极管链320中的第四个二极管Dn。应当注意，PNP晶体管T2 312的发射极-基极结形成的第三个二极管Dp实际上是从衰减器104上看到的二极管链320中的第一个二极管。一旦二极管链320中的这四个二极管都是正向偏置，SCR306触发，并随后分流ESD电流到地。应当注意，在这第五个实施例中，SCR导通电压在阳极322与地112之间约为2.8V。此外，SCR306的保持电压约为1.5V，如图2所示。因此，触发和保持电压可以合适地保护栅极氧化物，以及在ESD应力下其他易损的半导体装置。
[0045]图8是本发明第六个实施例ESD保护装置802的示意图。具体地说，图8是本发明二极管导通NMOS(DTNMOS)保护装置802的示意图。在这第六个实施例中，二极管导通DTNMOS保护装置802的配置类似于图3所示DTSCR保护装置302的配置，不同的是，NMOS装置804用于代替SCR306。
[0046]具体地说，串联连接的导通二极管320是按正向偏置方向耦合在衰减器104与NMOS装置804之间。更具体地说，二极管链320中第一个二极管812的阳极耦合到衰减器104，而二极管链320中最后一个二极管814的阴极耦合到NMOS装置804的栅极。每个二极管形成在单独的N阱中，从而可以使电势与共同的P基片隔离。二极管链320中二极管Ds的大小可以适应于低的电流，它在衰减器104上标称电压下有约为10纳安的最大电流，以及在IC100的整个工作温度范围内。
[0047]分流电阻器110的一端也耦合到NMOS装置804的栅极。因此，NMOS装置的栅极，二极管链320中最后一个二极管814，和分流电阻器110限定第一节点810。分流电阻器110的另一端耦合到地112。分流电阻器110的电阻是在1-10千欧姆范围内。在这典型的实施例中，三个二极管Ds构成二极管链320。然而，二极管Ds的数目可以变化，只要是在正常的电路条件下，衰减器104上的最大电压不会造成经二极管链320和分流电阻器110到地112有任何相当大的泄漏电流(例如，大于100纳安)。通常，二极管链320中二极管Ds的总体数目应当不超过4个或5个二极管。二极管链320中每个二极管两端的典型电压降在正常的工作条件下是在0.3V与0.4V之间，为的是保持有足够低的泄漏电流。在ESD事件中，二极管链320中每个二极管两端的电压降通常是0.7V。
[0048]NMOS装置804的漏极耦合到衰减器104，而NMOS装置804的源极耦合到地112。图8中还展示NMOS装置804固有的寄生NPN晶体管806。具体地说，形成NMOS装置804的漏极和源极的N+掺杂区也分别形成寄生NPN晶体管806的集电极和发射极，而P基片形成寄生NPN晶体管806的基极。
[0049]发生在衰减器104上的ESD事件可以使NMOS装置804导通，因此，在二极管链320中每个二极管两端形成约0.7V的电压降。一旦二极管链320中的二极管Ds是正向偏置的，则二极管Ds就导通并有电流流动通过分流电阻器110。当分流电阻器110两端的电压上升到NMOS装置804的栅极阈值电压(例如，0.5V)以上时，NMOS装置804就导通，从而允许电流被分流到地112。具体地说，电流是从漏极流出，并通过NMOS装置804的源极到地112。此外，寄生NPN晶体管806传导电流通过它的集电极和发射极到地112。因此，NMOS装置804(以及寄生NPN晶体管806)分流来自衰减器104的电流到地112。应当注意，二极管链320给NMOS装置804提供的栅极偏置有助于减小寄生NPN晶体管806的触发电压，以及提供有多个NMOS接头的均匀触发操作。
[0050]任选的限幅二极管808也可以耦合到第一节点810和地112。具体地说，限幅二极管808是在正向导电方向上从NMOS装置804的栅极耦合到地112。限幅二极管808确保该栅极的电压不超过可能造成热载流子损伤栅极氧化物的电势，以及在ESD运行下有大的电流流过MOS装置。具体地说，限幅二极管808可以有约0.7V的正向偏置电压，该电压高于0.5V的栅极阈值电压。
[0051]图9是本发明第七个实施例ESD保护装置902的示意图。具体地说，图9是二极管导通NMOS(DTNMOS)保护装置902的示意图，其中二极管导通DTNMOS保护装置902类似于图8所示的DTNMOS保护装置802。然而，寄生NPN晶体管806用作导通NMOS装置804的触发点，而不是用作NMOS装置804的栅极。
[0052]具体地说，NMOS装置804的栅极耦合到地112，它可以关断任何的MOS电流。此外，二极管链320耦合到寄生NPN晶体管806的基极，该基极也是经分流电阻器110耦合到地112。基片的本征电阻Rsub341耦合到与分流电阻器110并联的地112。
[0053]在衰减器104上发生的ESD事件中，二极管链320中的二极管Ds导通，和电流流动通过分流电阻器110。二极管链320中的每个二极管Ds是约0.7V被正向偏置。当分流电阻器110两端的电压上升到寄生NPN晶体管806的基极-发射极正向偏置电压(例如，0.7V)以上时，寄生NPN晶体管806就导通(即，传导)，从而允许电流从集电极通过发射极流动到地112。因此，NMOS装置804(以及寄生NPN晶体管806)被用于分流来自衰减器104的电流到地112，其中触发电压约为2.8V和保持电压约为5V。
[0054]图10-12是本发明各种互补ESD保护装置的实施例。在这些实施例的每个实施例中，触发装置308耦合在SCR306中PNP晶体管T2 312的触发栅极G2 334与地112之间，而不是耦合在衰减器104与SCR306中NPN晶体管T1 310的触发栅极G1 336之间。
[0055]具体地说，图10是DTSCR保护装置1002的示意图，它包括SCR306和触发装置308。SCR306是与以上其他实施例中描述的相同，它有第一触发栅极G1和第二触发栅极G2。应当注意，n阱是浮动的，因此，没有本征n阱电阻Rnwell。还应当注意，不利用分流电阻器110，如在结合图4的实施例402中所讨论的。
[0056]触发装置308包括由串联连接的二极管Ds形成的二极管链320，它们耦合在第二节点334上的触发栅极G2与地112之间。因此，可以认为这第八个实施例1002是与图4所示的第二个实施例402互补，它有耦合在衰减器104与第一节点336上的NPN晶体管T1 310的触发栅极G1之间的触发装置308。
[0057]所示的二极管链320包含两个二极管Ds，它们是在从触发栅极G2 234到地112的正向偏置方向。当在衰减器104上发生ESD事件时，PNP晶体管T2 312的发射极-基极结的作用是二极管Dp，并开始导通。二极管链320中的二极管Ds也开始导通，和电流流入到地112。一旦PNP晶体管T2 312的发射极-基极二极管Dp两端和二极管链320中每个二极管Ds两端的电压降上升到约0.7V时，PNP晶体管T2 312的发射极-基极二极管Dp和二极管链320中的二极管Ds都是正向偏置。电流是从PNP晶体管T2 312的发射极流入到集电极(它也构成NPN晶体管T1 310的基极)，从而启动SCR306的再生导电过程。
[0058]发生在二极管链320两端上(例如，在触发栅极G2与地之间有两个二极管Ds)的电压降约为1.4V，而PNP晶体管T2 312的发射极-基极两端上的电压降约为0.7V。因此，当PNP晶体管T2 312的发射极-基极二极管Dp和二极管链320达到约2.1V时，SCR306中的PNP晶体管T2 312就触发。参照图2，触发电压和保持电压都是在电压区210以下(即，小于6V)，该电压可以认为它对栅极氧化物是有害的(例如，破坏性的)。
[0059]图11是本发明第九个实施例ESD保护装置1102的示意图。具体地说，图11是DTSCR保护装置1102的示意图，其中DTSCR保护装置1102是与图10所示的DTSCR保护装置1002相同，不同的是，电阻器504耦合在衰减器104与第二节点334上PNP晶体管T2 312的触发栅极G2之间。如参照图5所讨论的，电阻器504是n阱的本征电阻。具体地说，触发栅极G2经电阻器504耦合到最高可能的电压，即，衰减器104。衰减器104和电阻器504确保有减小的泄漏电流，其中通过提供高电势到SCR306的N阱，它可以完全关断PNP晶体管T2 312。
[0060]如图所示，触发装置308包括二极管链320中三个二极管Ds。当ESD事件发生在衰减器104上时，PNP晶体管T2 312的发射极-基极结的作用是二极管Dp，并正向偏置约0.7V。二极管链320中的二极管Ds也开始导通。一旦二极管链320中每个二极管Ds的电压降上升到约0.7V，则二极管链320中的二极管Ds也是正向偏置的。
因此，发生在二极管链320两端的电压降约为2.1V。因此，一旦阳极322与地112之间的电压达到约2.8V，则SCR306的PNP晶体管T2312就触发。参照图2，触发电压和保持电压都是在电压区210以下(即，小于6V)，可以认为该电压对栅极氧化物是有害的。
[0061]图12是本发明第十个实施例ESD保护装置1202的示意图。具体地说，图12是DTSCR保护装置1202的示意图，其中DTSCR保护装置1202是与图11所示的DTSCR保护装置1102相同，不同的是，分流电阻器110耦合在衰减器104与第二节点334上PNP晶体管T2 312的触发栅极G2之间。类似于图3的实施例，分流电阻器110是与电阻器504并联，且其电阻值远远低于本征电阻504。因此，在衰减器104上ESD事件产生的电流最初流动通过分流电阻器110，而不是电阻器504，即，n阱的本征电阻504。分流电阻器110在触发装置308与地112之间给多余泄漏电流提供一条路径，否则它可能非故意地触发SCR306。此外，分流电阻器110可以控制SCR306的所谓触发和保持电流。
[0062]图13-16是利用ESD保护电路中一个或多个耦合电容器的各种SCR保护装置的示意图。图13是DTSCR保护装置1302的示意图，其中DTSCR保护装置1302是与图10所示的DTSCR保护装置1002相同，但包含经耦合电容器1304的接地电容。具体地说，耦合电容器1304串联耦合在二极管链320与地112之间。在瞬态ESD事件中，瞬态电流流动通过耦合电容器1304，但任何的非瞬态(DC)电流被耦合电容器1304阻塞。耦合电容器1304的电容值可以在1pF至1nF的范围内。一旦PNP晶体管T2 312的发射极-基极二极管Dp以及二极管链320中的二极管Ds是正向偏置的(例如，0.7V)，则SCR306导通，并分流来自衰减器104的ESD电流到地112。
[0063]图14是SCR保护装置1402的示意图，但被配置成图13所示的SCR保护装置1302，不同的是，它不利用二极管链320中的导通二极管Ds。即，利用耦合电容器1304代替二极管链320中的导通二极管Ds，因此，保护装置1302可以说成是电容导通SCR(CTSCR)。具体地说，通过电容接地直接耦合在SCR 306的第二栅极G2 334与地112之间的耦合电容器1304，可以使SCR306导通。在瞬态ESD事件中，瞬态ESD电流最初流动通过耦合电容器1304，而任何的非瞬态(DC)电流被耦合电容器1304阻塞。
[0064]此外，在ESD脉冲的初始阶段，耦合电容器1304拉动SCR306的触发栅极G2 334到近似地的电势。换句话说，该电容器两端的电压降实际上是可忽略的。一旦PNP晶体管T2 312的发射极-基极二极管Dp被正向偏置到约0.7V，则SCR 306就导通，并分流来自衰减器104的ESD电流到地112。因此，PNP晶体管T2 312的发射极-基极二极管Dp和耦合电容器1304两端的SCR 306导通电压约为0.7V，它是在电压区210以下(即，小于6V)，该电压被认为对栅极氧化物是有害的。
[0065]图15是SCR保护装置1502的示意图，它被配置成图14所示的SCR保护装置1402，不同的是，耦合电容器1504耦合在衰减器104与NPN晶体管T1 310的触发栅极G1 336之间。在ESD事件中，瞬态电流起初流动通过耦合电容器1504，而任何的非瞬态(DC)电流被耦合电容器1504阻塞。一旦NPN晶体管T1 310的基极-发射极二极管Dn是正向偏置的(例如，0.7V)，则SCR306就导通，并分流来自衰减器104的ESD电流到地112。因此，NPN晶体管T1 302的基极-发射极二极管Dn和耦合电容器1304两端的SCR306导通电压约为0.7V(即，小于6V)，它是在电压区210以下，该电压可能对栅极氧化物是有害的。
[0066]图16是SCR保护装置1602的示意图，它被配置成图14所示SCR保护装置1402和图15所示SCR保护装置1502的组合。具体地说，通过在SCR306的第二栅极G2 334与地112之间直接连接耦合电容器1304，可以提供电容接地。此外，耦合电容器1504耦合在衰减器104与NPN晶体管T1 310的触发栅极G1 336之间。在ESD事件中，瞬态电流最初流动通过耦合电容器1304和1504，而任何的非瞬态(DC)电流被耦合电容器1304和1504阻塞。一旦PNP晶体管T2 312的发射极-基极二极管Dp或NPN晶体管T1 310的基极-发射极二极管Dn是正向偏置的(例如，0.7V)，则SCR306就导通，并分流来自衰减器104的ESD电流到地112。
[0067]应当注意，通过在N阱与基片之间形成本征电容，可以形成耦合到第二栅极334的耦合电容器1304，如结合图13，14和16所展示和讨论的。或者，利用外部的单片电容器，可以形成电容器1304。
[0068]还应当注意，利用外部的单片电容器，可以形成耦合到第一栅极336的耦合电容器1504，如结合图15和16所展示和讨论的。耦合电容器1504有与耦合电容器1304类似的电容值范围(即，电容值是在约1pF至1nF的范围内)。
[0069]在另一个实施例中，耦合电容器1304可用于说明在两条电源线之间形成的本征电容，例如，在VDD和地之间。参照图14，第二栅极G2 334上的N阱经幻线1404耦合到电源线VDD。当第二栅极G2 334连接到VDD时，可以利用在VDD与地112之间形成的本征电容。本征电容的电容值可以在1pF至1nF的范围内。在这后一个实施例中，耦合电容器1304现在代表两条电源线(例如，VDD和地)之间的电容，而不是代表N阱与地之间的本征电容，如以上所讨论的。此外，虽然没有画出，附加的外部单片电容器可以并联地添加到本征电容上以增大它们之间的总电容，或串联地添加以减小两条电源线之间的本征电容。利用两条电源线之间本征电容的优点是因为这个本征电容通常是非常大，它不要求任何额外的实施面积。
[0070]在另一个实施例中，外部的单片电阻器R 1406可以耦合在第二栅极G2 334的N阱与VDD之间。外部电阻器1406的电阻值可以在约1欧姆至10千欧姆的范围内。利用外部电阻器1406限制通过电容器的电流以改进SCR的触发。
[0071]图17和18是利用多个串联耦合的MOS装置作为ESD保护电路中导通装置308的SCR保护装置的示意图，而不是利用二极管链320。图17的ESD保护装置1702和图18的ESD保护装置1802类似于图3所示的实施例，不同的是，多个串联连接的MOS装置耦合在衰减器104与SCR306中NPN晶体管T1 310的触发栅极G1 336之间。
[0072]具体地说，图17表示在衰减器104与NPN晶体管T1 310的触发栅极G1 336之间串联耦合的三个NMOS装置1708。或者，图18表示在衰减器104与NPN晶体管T1 310的触发栅极G1 336之间串联耦合的三个PMOS装置1808。类似于以上结合图3-16中二极管导通装置Ds所讨论的，串联连接的MOS装置(即，NMOS和PMOS)的数目可以在1个至8个装置之间变化。
[0073]参照图17，与源极(“二极管连接的MOS”)比较，NMOS装置1708的栅极和漏极耦合到高电势。因此，NMOS装置1704通常是在“导通”状态。一旦超过阈值电压(即，类似于正向偏置二极管的“拐点电压”)(例如，0.2-0.7V)，电流快速地增大，因此，NMOS装置1708的作用是正向偏置二极管。
[0074]在衰减器104上发生ESD事件中，电流最初流动通过NMOS装置1704经分流电阻器110到地112。一旦每个NMOS装置1704两端的电压降超过阈值电压，则通过分流电阻器110的电流就增大，从而增大分流电阻器110两端的电压。当分流电阻器110两端的电压达到约0.7V时，NPN晶体管T1 310的基极-发射极二极管是正向偏置，从而触发SCR306。
[0075]在使用三个NMOS装置1704的情况下，其中每个NMOS装置1704的阈值电压约为0.5V，则三个NMOS装置1704两端的电压降约为1.5V。因此，NPN晶体管T1 302的基极-发射极二极管Dn(0.7V)和NMOS装置1704两端的SCR306导通电压约为2.2V，它是在电压区210以下(即，小于6V)，该电压对于栅极氧化物是有害的。
[0076]参照图18，与源极比较，每个PMOS装置1808的栅极和漏极耦合到较低的电压降(例如，VDD1804)。因此，PMOS装置1804通常是在“导通”状态。在ESD事件中，相同的分析可应用于图18的PMOS装置1804，如同应用于图17所示的NMOS装置1704。
[0077]图19是有反向偏置齐纳二极管1908作为ESD保护电路1908的导通装置308的SCR保护装置1902的示意图，而不是利用图3-16中的二极管链320。ESD保护装置1902是与图3所示的实施例相同，不同的是，反向偏置齐纳二极管1908耦合在衰减器104与SCR 306中NPN晶体管T1 310的触发栅极G1 336之间。在衰减器104上发生的ESD事件中，电流的流动是从阳极322经齐纳二极管1908和分流电阻器110到地112。
[0078]一旦齐纳二极管1908两端的电压达到击穿电压(例如，3-6V)，通过分流电阻器110的电流就增大，从而增大分流电阻器110两端的电压降。当分流电阻器110两端的电压达到约0.7V时，NPN晶体管T1 310的基极-发射极二极管Dn是正向偏置，从而触发SCR306进入导通状态，它分流来自衰减器104的电流到地112。
[0079]齐纳二极管通常是由结形成的，例如，P型轻掺杂漏极(PLDD)掺杂和N型高掺杂区(N+)，或N型轻掺杂漏极(NLDD)掺杂和P型高掺杂区(P+)，或PLDD和NLDD掺杂的组合。然而，这些齐纳二极管的击穿电压通常为6-12V，该电压对于保护可能超薄的栅极氧化物是太高了。
[0080]图31是本发明齐纳二极管触发装置1908的剖面图。具体地说，在P基片(未画出)上形成的N阱3104包括与N+掺杂区3108相邻形成的P+掺杂区3106，在它们之间形成结3112。部分的P+掺杂区有硅化物层3110，其中的接触部分形成齐纳二极管1908的阳极322。同样地，部分的N+掺杂区3108有硅化物层3110，其中的接触部分形成齐纳二极管1908的阴极。硅化物层3110与结3112以上之间的区域是被阻塞的硅化物以防止表面短路。在一个实施例中，N+至P+结3112建立通常为3-6V的击穿电压。
[0081]专业人员可以知道，必须完成仔细的过程评价以确定这种结构中任何增大的泄漏电流，它可能对ESD保护装置中的应用产生不利的影响。在最坏的情况下，NPN晶体管T1 302的基极-发射极二极管Dn和齐纳二极管1908两端的SCR306导通电压约为6.7V，它是在电压区210的低端(即，约为6V)，该电压可能对栅极氧化物是有害的。
[0082]图20是有多个各种(“混合”)电源电压20041至2004n(统称混合的电源电压2004)的集成电路(IC)中ESD保护装置2002的示意图。该实施例利用电容耦合到地的电源线，而不是受保护的电源线。图20的实施例保护IC电路免遭发生在一条电源电压线2004上的多余ESD放电。ESD保护装置2002包括以上结合图14所讨论的电容导通SCR(CTSCR)1402，以及以上结合图10所讨论的二极管导通SCR(DTSCR)装置1002。
[0083]电源电压线2004有发生在每条电源电压线与地112之间的寄生电容2006(例如，寄生电容20061至2006m)。即，电源电压线2004(和与电源线2004连接的所有装置)的作用是分布板，因此，寄生电容2006产生在电源线2004与地112之间。寄生电容2006可用于触发SCR306，而不是在图13-15中讨论的耦合电容器1304。
[0084]参照图20，保护电路2020耦合在两条电源电压线2004与地112之间。SCR306的阳极322耦合的电源电压线(例如，电源电压20041)不同于SCR306的触发栅极G2 334耦合的电源电压线(例如，电源电压20042)。可以利用保护电路2020保护与地112之间的电源线20041。虽然后者的电源线20041被认为是经受ESD应力，但是应当注意，还保护其他的电源电压线，但不认为它们工作在ESD应力的条件下。即，阳极322可以耦合到有与栅极G2 334相同的电势(但不同的电源域)，较低的电势，或较高的电势。
[0085]具体地说，SCR306中PNP晶体管312的触发栅极G2 334耦合到“较低电势”的电源电压线20042，它的电势是+2.5V。SCR 306的栅极G2 334耦合到电源电压线20042，它是从栅极G2 334经串联连接的触发二极管2010到电源电压20042。
[0086]PNP晶体管312的发射极形成SCR306的阳极322，它经串联连接的二极管2008耦合到电源电压线20041。保持电压二极管2008(例如，3个二极管)用于维持SCR306的保持电压到较高的电源电压20041(例如，3.3V)之上以消除闭锁的风险。然后，电源电压线20042经电源电压线20042与2004n+1之间存在的寄生电容20061耦合到地112(即，参考电源电压线VSS2004n+1)。NPN晶体管310的第一触发栅极G1 336经SCR306的本征基片电阻341耦合到地112。此外，NPN晶体管310的发射极也耦合到地112以形成SCR306的阴极。
[0087]图20的实施例必须在三个条件下运行。第一个条件是在混合电压IC100的加电期间，其中电源电压线2004在任意的顺序下是导通的。第二个条件是在正常的运行下，其中SCR306必须不干扰IC的正常运行。即，必须防止闭锁条件。第三个条件是在ESD应力的条件下，其中IC不是利用直流源加电，和SCR306必须快速地分流ESD电流到地112。
[0088]通过在阳极322和栅极G2 334的路径上提供合适数目的二极管2008和2010，可以满足这三个条件中的每个条件。应当注意，阳极路径322上的保持二极管2008是为了增大SCR306导通状态下的保持电压，其电压是在电源电压之上以防止闭锁条件。如在以上结合SCR306所需的保持电压所讨论的，专业人员容易确定ESD保护电路2002中所需的保持二极管数目。保持二极管2008被放置在ESD放电路径上，并必须足够大以承受与SCR 306相同的应力电流量。
[0089]触发栅极G2 334上的触发二极管2010是任选的，为的是满足由加电约束和防止闭锁给出的条件。触发二极管2010可以有最小的尺寸，因为仅仅少量的触发电流(与ESD应力电流比较)是由SCR306传导的。
[0090]加电条件控制被利用的保持二极管2008和触发二极管2010的数目。在加电时最坏的情况下，其中连接到阳极322的电源线首先被导通，而耦合到栅极G2 334的电源线仍然有效地耦合到地112，SCR306必须不被触发。在这个最坏情况的条件下，由保持二极管2008，PNP晶体管312的内部发射极-基极二极管，和触发二极管2010构成的二极管链是正向偏置。
[0091]为了避免在加电时的SCR触发，这整个二极管链(即，保持二极管2008，发射极-基极二极管Dp，和触发二极管2010)两端的二极管电压之和至少必须补偿所加的电源电压。例如，在阳极322耦合到3.3V电源线20041的情况下，在保护电路2020中必须利用总数为7个二极管。即，需要三个保持二极管2008，一个PNP晶体管312的发射极-基极二极管Dp，和三个触发二极管2010。
[0092]在非加电的ESD应力条件下，由于每条电源线2004与地112之间的寄生连接2006，所有的电压电源线20041-2004n是电容性耦合到地。当正的ESD事件发生在受保护电源线(例如，20041至2004n)中的一条电源线时，一旦受保护电源线的电压超过保持二极管2008，PNP晶体管312的发射极-基极二极管Dp，和触发二极管2010两端的集合电压时，SCR306就导通。
[0093]应当注意，通常DTSCR保护装置中串联二极管的最大数目应当不超过4-5个二极管以限制泄漏电流。然而，这个实施例允许使用DTSCR保护装置2002以得到较高的电压，因为提供了较大数目的导通二极管。此外，在正常电路的条件下，由于所加的电源电压偏置这些二极管，每个二极管两端的电压降是减小的。
[0094]还应当注意，互补的DTSCR也可用于保护电源线2004，而不是仅仅限制于I/O的保护，如在图10-13中所说明的。具体地说，利用与G2参考电势相同或较低的电压电平，互补SCR中的一个或两个分支可用于保护电源线。这种电源线保护可用于没有加电顺序的应用中，因此，所有的电源线2004是同时上升的。
[0095]图21是代表有减小寄生电容的ESD保护电路2102的示意方框图。具体地说，图21的电容减小实施例包括耦合在衰减器104与地112之间的ESD保护装置102(例如，图3-19中的DTSCR或NMOS装置)，如以上所讨论的。寄生电容2006(Cesd)存在于ESD保护装置106的阳极322与地112之间。寄生电容2006的电容值通常是在200至3000fF的范围内。这个寄生电容随输入衰减器104中包含的ESD保护装置106的尺寸而增大，而较大尺寸的ESD保护装置可以提供较高的保护水平。虽然该实施例的讨论涉及输入衰减器104，但是，专业人员可以明白，相同的原理适用于输出衰减器或双向衰减器。
[0096]变容二极管2104串联耦合成保护输入衰减器104与ESD保护装置106的阳极322之间的正向导通方向。一旦保护电路2102是在ESD的工作模式，二极管2104就增加小的电压降。二极管2104通常是在阱(例如，N阱)中实现的，从而使它与基片隔离。二极管2104有小的寄生结电容值(例如，30至100fF)，它远远小于ESD保护装置106的寄生电容Cesd2006的数值。二极管寄生电容Cdio2106和ESD保护装置电容Cesd2006串联耦合在衰减器104与地112之间。保护装置2102的总电容Ct是因两个寄生电容的串联关系而减小(即，Ct＝(Cdio*Cesd)/(Cdio+Cesd))。出现在衰减器104上的信号仅仅受总电容Ct的影响。
[0097]通过耦合ESD保护装置106的阳极经电阻器2108(例如，1k至100k欧姆)到(正的)电源电压线2004，可以进一步减小ESD保护电路2102的寄生电容。在正常的电路运行下，二极管2104变成反向偏置，它可以进一步减小二极管2104的寄生电容Cdio2106。进一步减小二极管的寄生电容Cdio2106是由于结电容与反向偏置之间的非线性关系。在ESD事件中，通过电阻器2108的电流被限制到可以忽略的大小。因此，二极管2104是正向偏置和ESD保护装置106可以快速地分流瞬态ESD电流到地112，如以上所讨论的。
[0098]在一个实施例中，ESD保护电路2102用于高速电路。为了增大电路100的速度，承载输入信号的寄生电容必须非常小。因此，ESD保护电路2102必须不增加通常大于50至200fF的寄生电容。
[0099]图22-24是各个实施例的示意图，它们包含图21的一般实施例2102的内容。图22是有耦合到图3中DTSCR302的变容二极管2104的ESD保护电路2202的示意图。此外，触发装置308的二极管链320中的第一个二极管用作变容二极管2104。电压电源线(VDD)2004是经电阻器2108耦合到二极管链320中变容二极管2104的阴极。因此，保护装置2102的总电容Ct是由于变容二极管2104的寄生电容与触发装置308中从其他触发二极管到地112的寄生电容之间串联关系而减小，如以上所讨论的。
[0100]图23是有耦合到SCR306的变容二极管2104的ESD保护电路2302的示意图，其中变容二极管2104可能已经以保持电压二极管的上部二极管形式出现。变容二极管2104也可用于其他类型的ESD保护装置。图24是有耦合到接地栅极NMOS ESD保护装置2406的变容二极管2104的ESD保护电路2402的示意图。根据图21-24所示实施例的内容应当明白，变容二极管2104可用于以上图3-19中描述的至少任何实施例。或者，变容二极管2104可用于其他的触发装置，例如，接地栅极SCR(GGSCR)。
[0101]图25是有SCR导通二极管作为达林顿晶体管泵2502的ESD保护电路302的示意图。该ESD保护电路包括耦合在衰减器104与地112之间的SCR306。二极管导通装置308是用三级达林顿晶体管2502表示，其中每级25121-25123(统称为级2512)相当于串联耦合的二极管链320中的二极管Ds。具体地说，DTSCR 302的二极管链320中的二极管Ds与P基片(未画出)形成寄生PNP晶体管。即，P基片形成每级2512的集电极，它通常耦合到地112。每级2512的集电极传输部分来自每个二极管(即，晶体管级2512)的电流到IC100的接地P基片(未画出)，从而增大在正常运行时到基片的泄漏电流和SCR306不能触发的似然性。
[0102]为了减轻这种电流损失问题，多个P+连接2520可以形成在P基片上并接近N阱二极管，从而更好地耦合达林顿晶体管泵2502的集电极到触发栅极，例如，图25中所示的触发栅极G1 336。P+连接也可用在这样的情况，其中二极管Ds形成在与P基片隔离的P阱中，例如，在有“隔离P阱”/“深N阱”的IC100的制造过程中。此外，有“三重阱”(在深N阱内准深P阱内的第一个N阱，)的IC100的制造过程利用也收集所有电流而没有损失的达林顿效应。因此，利用上述的技术，来自每级2512的集电极电流Ic以及达林顿晶体管2502中最后一级25123的基极电流Ib耦合到触发栅极(例如，触发栅极G1)。
[0103]虽然图25描述耦合到SCR306中触发栅极G1 336的达林顿泵2502，应当明白，达林顿泵2502也可以耦合到互补实施例的触发栅极G2 334，这些实施例有耦合到SCR306中触发栅极G2 334的二极管链320。
[0104]应当注意，在利用互补DTCR的实施例中，例如，图10-13中描述的那些实施例，达林顿产生的基片电流在P基片中没有损失，如以上所讨论的。参照图11，二极管链320耦合到在PNP晶体管T2312中形成的第二栅极G2 334。因此，每个达林顿级的集电极以及最后一级的基极固有地耦合到P基片。在这种情况下，在第二栅极G2 334上有效的触发电流等于集电极(基片)电流Ic1-3与达林顿链中最后一级的基极电流Ib3之和。
[0105]图32是有互补SCR导通达林顿晶体管泵3202的ESD保护电路1102的示意图。事实上，图32相当于图11的示意图。在触发栅极G2 334上的触发电流等于每个达林顿级2512的集电极电流之和(Ic1+Ic2+Ic3)加上最后一个达林顿级(例如，25123)的基极电流Ib3。所以，由于达林顿效应损失的电流可以自动地被恢复，并用于触发互补DTSCR实施例中的栅极G2 334，其中林顿效应损失的电流是由于串联耦合触发二极管Ds到NPN晶体管T1 310的栅极G1 336造成的。
[0106]图26是温度补偿的ESD保护电路102的触发装置2608的示意图。温度补偿触发装置2608的目的是允许泄漏电流和触发电流保持在特定的工作范围内，它与工作温度无关。即，触发点和泄漏电流基本上是与IC100的工作温度无关。
[0107]温度补偿的触发装置2608至少包括一个MOS装置，例如，串联耦合到NMOS装置2612的PMOS装置2610，其中NMOS装置2612串联耦合到二极管链320。具体地说，PMOS装置2610的源极耦合到受保护线路的衰减器104，而PMOS装置2610的漏极耦合到NMOS装置2612的漏极。NMOS装置的源极耦合到二极管链320中第一个二极管Ds的阳极，而二极管链320中最后一个二极管的阴极耦合到地112。PMOS装置2610的栅极耦合到PMOS的漏极或任何较低的电势。NMOS装置2612的栅极耦合到NMOS的漏极或任何较高的电势(例如，在图中画出的幻线2614)。
[0108]在运行时，当IC100的温度升高时，通过二极管链320中二极管的电流也增大(即，负的温度系数)。此外，当IC100的温度升高时，通过MOS装置2610和2612的电流就减小(正的温度系数)。因此，MOS装置2610和2612补偿二极管链320中电流的增大，从而使触发操作相对地独立于工作温度。专业人员应当明白，温度补偿触发装置2608中MOS装置的数目可以变化，它取决于二极管链320中二极管的大小和数目以及IC100所用装置的实际温度系数。此外，在栅极G1 334或G2 336或二者上可以利用温度补偿的触发装置2608。
[0109]图27是每个SCR接头(finger)2706有电流镜像触发器的多接头DTSCR ESD保护装置2702的示意图。DTSCR ESD保护装置2702包括耦合到多个SCR接头27061至2706n的温度补偿导通链2708，其中n＝2。多接头DTSCR ESD保护装置2702耦合在电源线VDD2004与地112之间。然而，专业人员可以知道，多接头DTSCRESD保护装置2702可以耦合在任何电源线与受保护的I/O衰减器104之间。
[0110]温度补偿的导通链2708包括耦合到形成二极管链320中三个串联二极管的单个PMOS装置2610，它类似于图26所示。PMOS装置2610的栅极耦合到漏极。此外，我们回想起二极管链320的作用是达林顿晶体管，其中每个二极管形成一级。
[0111]每个SCR接头2706包括SCR306，它有耦合到电源线VDD2004的阳极和耦合到地112的阴极。此外，PMOS装置2704是从受保护的电源线VDD2004耦合到触发栅极。例如，PMOS装置27041的源极耦合到电源线2004，和漏极耦合到第一触发栅极G1 3361。温度补偿的导通链2708中PMOS装置2610的栅极和漏极耦合到每个SCR接头2706的PMOS装置2704的每个栅极。
[0112]在电源线2004上的ESD事件中，从电源线2004流动通过单导通链2708到地112的电流可以驱动多个有相等触发电流的ESD分流装置(即，SCR接头2706)。此外，保持和箝位电压被保持在电源线2004的电压之上，但是低于图2所示多余的电压范围210，该电压对IC 100的栅极氧化物可能是有害的。因此，到每个SCR接头2706的触发电流是导通链2708电流的“镜像”。应当注意，电流镜像可以被设置成触发每个SCR接头2706中的每个栅极G1 336或G2 334或二者。还应当注意，镜像电流是由温度补偿的导通链708进行温度补偿。还应当注意，多个单导通链708可以放置在IC100上，它连接到被分配的多个SCR接头2706。导通链中MOS装置的所有栅极和SCR接头中MOS装置的所有栅极是互相耦合的。因此，被分配的导通链可以有效地检测整个IC100上的ESD过电压条件，并导通IC100上的所有SCR接头2706，从而提供最大的保护水平。
[0113]还应当注意，电流可以按照MOS晶体管2704和2610的尺寸比例(长度和宽度)进行缩放，因此，进入每个SCR接头2706的每个触发栅极的触发电流正比于导通链2708中的电流。专业人员可以知道，在二极管链320与地112之间添加NMOS装置，以及添加NMOS装置到SCR接头2706的第二栅极G2 334，可以触发SCR接头2706的第二栅极G2 334。
[0114]在图3-24的实施例中，DTSCR装置302被用作电源线到接地电源线的箝位装置，或作为输入/输出到地的箝位装置。在这两种情况下，DTSCR装置302被用作电源线2004与地112之间，或I/O衰减器104与地112之间的二终端结构，用于沿单个方向分流电流。然而，ESD事件可以发生在任意的插针组合之间，而电流相对于特定的插针可以有正或负的极性，该插针在ESD事件中被认为是接地的。因此，SCR306也可用作三终端装置，它在电源线2004与地112之间，在I/O衰减器104与地112之间，以及在电源线2004与I/O衰减器104之间提供双向ESD保护，如以下结合图28-30所讨论的。
[0115]图28是第一个实施例SCR306的互补输入保护电路2802的示意图。保护电路2802包括耦合在电源线2004，I/O衰减器104与地112之间的第一个DTSCR3061(第一支线)和第二个DTSCR3062(第二支线)。参照第一个SCR3061，PNP晶体管3121的发射极(即，阳极)耦合到电源线2004，和PNP晶体管3121的基极耦合到NPN晶体管3101的集电极。PNP晶体管3121的集电极耦合到第一触发栅极G1 3361，该触发栅极耦合到NPN晶体管3101的基极。NPN晶体管3101的发射极(即，阴极)耦合到I/O衰减器104，和第一触发栅极G1 3361耦合到地112。
[0116]参照第二个SCR 3062，PNP晶体管3122的发射极(即，阳极)耦合到I/O衰减器104，和PNP晶体管3122的基极耦合到NPN晶体管3102的集电极。PNP晶体管3122的集电极耦合到NPN晶体管3102的基极，该基极形成第一触发栅极G1 3362。NPN晶体管3101的发射极(即，阴极)耦合到地112，和第二触发栅极G2 3342耦合到电源线2004。
[0117]二极管通常是分开地添加到保护装置上以提供相反极性类型的ESD事件的导电路径，其中SCR是非激活的。然而，专业人员可以知道，这种添加的二极管(即，Dp和Dn)可以方便地用作已经存在的部分SCR306。
[0118]在ESD事件中，第一个SCR3061在正常应力情况下提供箝位到电源线2004，其中负的ESD事件发生在I/O衰减器104上，和电源线2004在地电势上。第二个SCR3062在正常应力情况下提供箝位到地112，其中正的ESD事件发生在I/O衰减器104上，和GND112在地电势上。相反应力情况(正的ESD是在I/O104上，和电源线2004是在地电势上，和负的ESD是在I/O104上，和GND112在地电势上)的二极管Dp和Dn是由每个SCR306的基极-发射极提供。在正常的ESD应力情况下，基极-发射极二极管之一改变电源线2004与地112之间的寄生VDD-GND电容2804。换句话说，VDD-GND电容2804提供一个电负载，从而能使电流在这些基极-发射极二极管中流动。当第一栅极G1 3361上的基极-发射极二极管两端的电压降达到约+0.7V时，或第二栅极G2 3342达到约-0.7V时，SCR306就导通，并分流ESD电流到各自的地(即，或地112或电源线2004)。
[0119]图29是第二个实施例SCR306的互补输入保护电路2902的示意图。图29的第二个实施例是与图28所示的第一个实施例相同，不同的是，两个附加的二极管链3201和3202分别耦合到SCR3061和3062的触发栅极。具体地说，第一个二极管链3201(有三个串联连接的二极管)中第一个二极管的阳极耦合到PNP晶体管3121的发射极，而二极管链3201中最后一个二极管的阴极耦合到第一触发栅极G13361。类似地，第二个二极管链3202(有三个串联连接的二极管)中第一个二极管的阳极耦合到第二触发栅极G2 3342，而二极管链3202中最后一个二极管的阴极耦合到NPN晶体管3102的发射极。
[0120]除了VDD-GND电容的电容性负载以外，第一个二极管链3201和第二个二极管链3202用于提供负载，并增大触发电压到电源电压之上。也参照图2，第一个SCR3061在I/O衰减器104与地112之间约触发2.8V。此外，相同的分析可应用于第二个SCR3062。
[0121]图30是第三个实施例SCR306的互补输入保护电路3002的示意图。图30的第三个实施例是与图28所示的第一个实施例(或图29所示的第二个实施例)相同，不同的是，互补SCR保护电路3002的每个分支30061和30062有MOS装置3004作为负载元件。
[0122]具体地说，第一个SCR分支30061包括有与NPN晶体管3101并联的NMOS装置30041的SCR3061，因此，NMOS装置30041的源极和漏极分别耦合到NPN晶体管3101的发射极和集电极。此外，NMOS装置30041的栅极耦合到第一个触发栅极G1 3361。
[0123]类似地，第二个SCR分支30062包括有与PNP晶体管3121并联的PMOS装置30042的SCR3062，因此，PMOS装置30042的源极和漏极分别耦合到PNP晶体管3121的发射极和集电极。此外，PMOS装置30042的栅极耦合到第二个触发栅极G2 3342。MOS装置3004的阈值电压是在约0.2至0.6V的范围内，该电压分别小于SCR3061和3062中触发栅极G1 3361和G2 3342上的基极-发射极或发射极-基极结电压(即，约0.7V)。
[0124]例如，在电源线(VDD)2004上发生正的ESD事件中，其中I/O衰减器104是在地电势上，地线112是从NPN晶体管3061的基极-发射极结被向上拉到约0.7V。连接到第一个SCR分支30061中第一触发栅极G1 3361的NMOS装置30041的栅极有小于0.7V的阈值电压，因此，NMOS晶体管30041是导通的。重要的是注意到，MOS装置仅工作在MOS模式，它与现有技术装置不同，可以利用有一个NMOS触发装置的低电压触发SCR(LVTSCR)，而不会发生击穿。一旦NMOS晶体管30041是导通的，则SCR3061的触发栅极G2 3341的电势被拉低，和SCR被预先设置成导通。只要在VDD2004上正的ESD电压超过SCR3061的保持电压，ESD电流就被分流到接地的I/O衰减器104。
[0125]在正常的电路工作时，GND电源线112是接地的，因此，电压降不出现在SCR3061的基极-发射极两端，从而保持NMOS装置30041的栅极接地，所以，NMOS装置30041被关断。专业人员可以知道，相同的工作分析可应用于第二个SCR分支30062。因此，图30所示第三个实施例的一个优点是，在正常工作时没有泄漏电流，如同在图29中利用二极管导通链发生的情况。
[0126]虽然我们在此详细地展示和描述包含本发明内容的各个实施例，但是，专业人员可以容易地设计包含这些内容的许多不同实施例。

Claims (9)

1.一种在有受保护电路的半导体集成电路(IC)中的静电放电(ESD)保护电路，该ESD保护电路包括：
衰减器，适合于连接到IC中受保护电路的节点的第一电压源；
可控硅整流器(SCR)，有适合于耦合到第一电压源的阳极，和适合于耦合到第二电压源的阴极；
至少一个电容导通装置，分别耦合在所述SCR的第一栅极与第一电压源，和所述SCR的第二栅极与第二电压源的至少之一之间。
2.按照权利要求1的ESD保护电路，其中所述至少一个电容导通装置包括：耦合在所述第一电压源与所述SCR的所述第一栅极之间的第一电容器。
3.按照权利要求2的ESD保护电路，还包括：耦合在从所述第一电容器到所述SCR的所述第一栅极的正向导电方向上的至少一个二极管。
4.按照权利要求2的ESD保护电路，其中所述至少一个电容导通装置还包括：耦合在所述SCR的所述第二栅极与所述第二电压源之间的第二电容器。
5.按照权利要求1的ESD保护电路，其中所述至少一个电容导通装置包括：耦合在所述SCR的所述第二栅极与所述第二电压源之间的电容器。
6.一种在有受保护电路的半导体集成电路(IC)中的静电放电(ESD)保护电路，该ESD保护电路包括：
衰减器，适合于连接到IC中受保护电路的节点；
可控硅整流器(SCR)，耦合在衰减器与地之间；
第一电阻器，耦合在ESD保护装置的第一栅极与地之间；和
耦合电容器，耦合在所述SCR的第二栅极与地之间。
7.按照权利要求6的ESD保护电路，还包括：耦合到所述SCR的第一栅极和衰减器的第二耦合电容器。
8.一种在有受保护电路的半导体集成电路(IC)中的静电放电(ESD)保护电路，该ESD保护电路包括：
衰减器，适合于连接到IC中受保护电路的节点；
可控硅整流器(SCR)，耦合在衰减器与地之间；
第一电阻器，耦合在ESD保护装置的第一栅极与地之间；和
耦合电容器，耦合到所述SCR的第一栅极和衰减器。
9.一种在有受保护电路的半导体集成电路(IC)中的静电放电(ESD)保护电路，该ESD保护电路包括：
衰减器，适合于连接到IC中受保护电路的节点的第一电压源；
ESD保护装置，有耦合到所述衰减器的阳极和耦合到第二电压源的阴极；和
变容二极管，串联耦合在所述ESD保护装置的所述阳极与衰减器之间的正向导通模式，所述变容二极管的寄生结电容值小于所述ESD保护装置的寄生电容值。
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