CN116802804A - 半导体装置 - Google Patents

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Rohm Co Ltd
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Abstract

半导体装置(1)具有：栅极分割晶体管(9)，其连接于漏极电极(11)即输出电极OUT与接地电极之间且能够进行多个通道区域的个别控制；有源钳位电路(26)，其构成为将出现在输出端子(11)的输出电压VOUT限制为钳位电压以下；以及栅极控制电路(25)，其构成为在栅极分割晶体管(9)从接通状态向断开状态迁移后、且输出电压VOUT被有源钳位电路(26)限制之前，使栅极分割晶体管(9)的接通电阻缓慢地或者阶段性地升高。

Description

半导体装置
技术领域
本说明书中所公开的发明涉及半导体装置。
背景技术
以前，本申请的申请人关于车载IPD[intelligent power device，智能功率设备]等半导体装置提出了多个新技术(例如参照专利文献1)。
现有技术文献
专利文献
专利文献1：国际公开第2017/187785号
发明内容
发明所要解决的课题
然而，在以往的半导体装置中，难以兼顾低接通电阻和高有源钳位耐量。
本说明书中所公开的发明的目的是，鉴于由本申请的发明者们发现的上述的课题，提供一种能够兼顾低接通电阻和高有源钳位耐量的半导体装置。
用于解决课题的方案
例如，本说明书中公开的半导体装置具有：栅极分割晶体管，其构成为连接于输出电极与接地电极之间且接通电阻通过使用了多个栅极信号的多个通道区域的个别控制而变化；有源钳位电路，其构成为将出现在上述输出端子的输出电压限制为钳位电压以下；以及栅极控制电路，其构成为在上述栅极分割晶体管从接通状态向断开状态迁移后、且上述输出电压被上述有源钳位电路限制之前，使上述栅极分割晶体管的接通电阻缓慢地或者阶段性地升高。
此外，关于其他特征、要素、步骤、优点、以及特性，通过以下继续用于实施发明的方式、与之相关的附图，会进一步变得清楚。
发明效果
根据本说明书中所公开的发明，能够提供一种能够兼顾低接通电阻和高有源钳位耐量的半导体装置。
附图说明
图1是从一个方向观察半导体装置的立体图。
图2是表示半导体装置的电的构造的块电路图。
图3是用于说明半导体装置的通常动作以及有源钳位动作的电路图。
图4是主要的电信号的波形图。
图5是图1所示的区域V的剖面立体图。
图6是通过实际测量来调查有源钳位耐量以及面积电阻率的关系的图表。
图7是用于说明半导体装置的通常动作的剖面立体图。
图8是用于说明半导体装置的有源钳位动作的剖面立体图。
图9是表示半导体装置的第一实施方式(＝有源钳位动作时用于进行功率MISFET的第一半接通控制的电路结构)的图。
图10是将图9的功率MISFET表现为第一MISFET以及第二MISFET的的等效电路图。
图11是表示图9中的栅极控制电路以及有源钳位电路的一个构成例的电路图。
图12是表示在半导体装置中在有源钳位动作时进行功率MISFET9的第一半接通控制的情形的时序图。
图13是说明输出过冲的产生原因的图。
图14是表示产生输出过冲的情形的图。
图15是表示半导体装置的第二实施方式的图。
图16是表示输出过冲被抑制的情形的图。
图17是表示半导体装置的第三实施方式的图。
图18是表示车辆的一个构成例的外观图。
具体实施方式
＜半导体装置＞
以下，参照附图，对半导体装置的各种实施方式进行说明。
图1是从一个方向观察半导体装置1的立体图。以下，对半导体装置1为低边侧的开关器件的方式例进行说明。
参照图1，半导体装置1包含半导体层2。半导体层2包含硅。半导体层2形成为长方体形状的芯片状。半导体层2具有一方侧的第一主面3、另一方侧的第二主面4、以及连接第一主面3以及第二主面4的侧面5A、5B、5C、5D。
第一主面3以及第二主面4在从它们的法线方向Z观察的俯视(以下简称为“俯视”。)中形成为四边形状。侧面5A以及侧面5C沿第一方向X延伸，在与第一方向X交叉的第二方向Y上相互对置。侧面5B以及侧面5D沿第二方向Y延伸，在第一方向X上相互对置。更具体而言，第二方向Y与第一方向X正交。
在半导体层2设定有输出区域6以及输入区域7。输出区域6设定于侧面5C侧的区域。输入区域7设定于侧面5A侧的区域。在俯视时，输出区域6的面积SOUT为输入区域7的面积SIN以上(SIN≤SOUT)。
面积SOUT与面积SIN的比SOUT/SIN也可以为1以上且10以下(1＜SOUT/SIN≤10)。比SOUT/SIN也可以为1以上且2以下、2以上且4以下、4以上且6以下、6以上且8以下、或者8以上且10以下。输入区域7的平面形状以及输出区域6的平面形状是任意的，不限定于特别的形状。当然，比SOUT/SIN也可以超过0且小于1。
作为绝缘栅极型的功率晶体管的一例，输出区域6包含功率MISFET(MetalInsulator Semiconductor Field Effect Transistor，金属绝缘体半导体场效应晶体管)9。功率MISFET9包含栅极、漏极以及源极。
输入区域7包含作为控制电路的一例的控制IC(Integrated Circuit，集成电路)10。控制IC10包含实现各种功能的多种功能电路。多种功能电路包含基于来自外部的电信号来生成对功率MISFET9进行驱动控制的栅极控制信号的电路。控制IC10与功率MISFET9一起形成所谓IPD(Intelligent Power Device，智能功率设备)。此外，IPD也称为IPM(Intelligent Power Module，智能功率模块)。
输入区域7通过区域分离构造8而与输出区域6电绝缘。在图1中，区域分离构造8由影线示出。虽然省略了具体的说明，但区域分离构造8也可以具有在沟槽埋入有绝缘体的沟槽绝缘构造。
在半导体层2之上形成有多个(在该方式中为三个)电极11、12、13。在图1中，由影线示出多个电极11～13。多个电极11～13作为由导线(例如接合引线)等进行外部连接的端子电极而形成。多个电极11～13的个数、配置以及平面形状是任意的，不限定于图1所示的方式。
多个电极11～13的个数、配置以及平面形状根据功率MISFET9的规格、控制IC10的规格来调整。在该方式中，多个电极11～13包含漏极电极11(输出电极)、源极电极12(基准电压电极)以及输入电极13。
漏极电极11形成于半导体层2的第二主面4之上。漏极电极11将由功率MISFET9生成的电信号传递至外部。
漏极电极11也可以包含Ti层、Ni层、Au层、Ag层以及Al层中的至少一个。漏极电极11也可以具有包含Ti层、Ni层、Au层、Ag层或者Al层的单层构造。漏极电极11也可以具有以任意的形态层叠Ti层、Ni层、Au层、Ag层以及Al层中的至少两个的层叠构造。
源极电极12在第一主面3形成于输出区域6之上。源极电极12向功率MISFET9、控制IC10的各种功能电路提供基准电压(例如接地电压)。
输入电极13在第一主面3形成于输入区域7之上。输入电极13传输用于驱动控制IC10的输入电压。
在半导体层2之上形成有作为控制配线的一例的栅极控制配线17。栅极控制配线17选择性地引绕至输出区域6以及输入区域7。栅极控制配线17在输出区域6中与功率MISFET9的栅极电连接，在输入区域7中与控制IC10电连接。
栅极控制配线17将由控制IC10生成的栅极控制信号传递至功率MISFET9的栅极。栅极控制信号包含接通信号Von以及断开信号Voff，对功率MISFET9的接通状态以及断开状态进行控制。
接通信号Von比功率MISFET9的栅极阈值电压Vth高(Vth＜Von)。断开信号Voff比功率MISFET9的栅极阈值电压Vth低(Voff＜Vth)。断开信号Voff也可以为基准电压(例如接地电压)。
在该方式中，栅极控制配线17包含第一栅极控制配线17A、第二栅极控制配线17B以及第三栅极控制配线17C。第一栅极控制配线17A、第二栅极控制配线17B以及第三栅极控制配线17C相互电绝缘。
在该方式中，两个第一栅极控制配线17A引绕至不同的区域。另外，两个第二栅极控制配线17B引绕至不同的区域。另外，两个第三栅极控制配线17C引绕至不同的区域。
第一栅极控制配线17A、第二栅极控制配线17B以及第三栅极控制配线17C将相同或者不同的栅极控制信号传递至功率MISFET9的栅极。栅极控制配线17的个数、配置、形状等是任意的，根据栅极控制信号的传递距离、应传递的栅极控制信号个数来调整。
源极电极12、输入电极13以及栅极控制配线17也可以分别包含镍、钯、铝、铜、铝合金以及铜合金中的至少一种。
源极电极12、输入电极13以及栅极控制配线17也可以分别包含Al－Si－Cu(铝－硅－铜)合金、Al－Si(铝－硅)合金、以及Al－Cu(铝－铜)合金中的至少一种。
源极电极12、输入电极13以及栅极控制配线17既可以包含同一种电极材料、也可以包含相互不同的电极材料。
图2是表示图1所示的半导体装置1的电的构造的块电路图。以下，以半导体装置1搭载在车上的情况为例进行说明。
半导体装置1包含作为输出电极的漏极电极11、作为基准电压电极的源极电极12、输入电极13、栅极控制配线17、功率MISFET9以及控制IC10。
漏极电极11与功率MISFET9的漏极电连接。漏极电极11与负载连接。源极电极12与功率MISFET9的源极电连接。源极电极12向功率MISFET9以及控制IC10提供基准电压。
输入电极13也可以与MCU[Micro Controller Unit，微控制单元]、DC/DC转换器、LDO[Low Drop Out，低压降]等连接。输入电极13向控制IC10提供输入电压。功率MISFET9的栅极经由栅极控制配线17而与控制IC10(后述的栅极控制电路25)连接。
在该方式中，控制IC10包含电流电压控制电路23、保护电路24、栅极控制电路25以及有源钳位电路26。
电流电压控制电路23与源极电极12、输入电极13、保护电路24以及栅极控制电路25连接。电流电压控制电路23根据来自输入电极13的电信号以及来自保护电路24的电信号来生成各种电压。在该方式中，电流电压控制电路23包含驱动电压生成电路30、第一恒压生成电路31、第二恒压生成电路32以及基准电压基准电流生成电路33。
驱动电压生成电路30生成用于驱动栅极控制电路25的驱动电压。由驱动电压生成电路30生成的驱动电压输入至栅极控制电路25。
第一恒压生成电路31生成用于驱动保护电路24的第一恒压。第一恒压生成电路31也可以包含齐纳二极管、调节器电路。第一恒压也可以为1V以上且5V以下。第一恒压输入至保护电路24(例如过电流保护电路34)。
第二恒压生成电路32生成用于驱动保护电路24的第二恒压。第二恒压生成电路32也可以包含齐纳二极管、调节器电路。第二恒压也可以为1V以上且5V以下。第二恒压输入至保护电路24(例如过热保护电路36)。
基准电压基准电流生成电路33生成各种电路的基准电压以及基准电流。基准电压也可以为1V以上且5V以下。基准电流也可以为1mA以上且1A以下。基准电压以及基准电流输入至各种电路。在各种电路包括比较器的情况下，基准电压以及基准电流也可以输入至该比较器。
保护电路24与电流电压控制电路23、栅极控制电路25以及功率MISFET9的源极连接。保护电路24包含过电流保护电路34以及过热保护电路36。
过电流保护电路34保护功率MISFET9免受过电流的影响。过电流保护电路34与栅极控制电路25连接。过电流保护电路34也可以包含电流监视电路。由过电流保护电路34生成的信号输入至栅极控制电路25(更具体而言，后述的驱动信号输出电路40)。
过热保护电路36保护功率MISFET9免受过度的温度上升的影响。过热保护电路36与电流电压控制电路23连接。过热保护电路36监视半导体装置1的温度。过热保护电路36也可以包含感温二极管、热敏电阻等感温器件。由过热保护电路36生成的信号输入至电流电压控制电路23。
栅极控制电路25控制功率MISFET9的接通状态以及断开状态。栅极控制电路25与电流电压控制电路23、保护电路24、功率MISFET9的栅极连接。
栅极控制电路25根据来自电流电压控制电路23的电信号以及来自保护电路24的电信号来生成与栅极控制配线17的个数相应的多种栅极控制信号。多种栅极控制信号经由栅极控制配线17输入至功率MISFET9的栅极。
若具体叙述，则栅极控制电路25具备对多个栅极控制信号进行个别控制的功能，以便根据施加于输入电极13的电信号(输入信号)来一并控制多个栅极控制信号，由此对功率MISFET9进行接通/断开，另一方面，在有源钳位电路26的动作时使功率MISFET9的接通电阻升高(详细将于后文叙述)。
更具体而言，栅极控制电路25包含振荡电路38、电荷泵电路39以及驱动信号输出电路40。振荡电路38根据来自电流电压控制电路23的电信号而振荡，生成预定的电信号。由振荡电路38生成的电信号输入至电荷泵电路39。电荷泵电路39使来自振荡电路38的电信号升压。由电荷泵电路39升压后的电信号输入至驱动信号输出电路40。
驱动信号输出电路40根据来自电荷泵电路39的电信号以及来自保护电路24(更具体而言为过电流保护电路34)的电信号生成多种栅极控制信号。多种栅极控制信号经由栅极控制配线17输入至功率MISFET9的栅极。由此，对功率MISFET9进行驱动控制。
有源钳位电路26保护功率MISFET9免受反电动势的影响。有源钳位电路26与漏极电极11、功率MISFET9的栅极连接。有源钳位电路26也可以包含多个二极管。
有源钳位电路26也可以包含相互顺向偏置连接的多个二极管。有源钳位电路26也可以包含相互逆向偏置连接的多个二极管。有源钳位电路26也可以包含相互顺向偏置连接的多个二极管、以及相互逆向偏置连接的多个二极管。
多个二极管也可以包含pn接合二极管或齐纳二极管、或者pn接合二极管以及齐纳二极管。有源钳位电路26也可以包含相互偏置连接的多个齐纳二极管。有源钳位电路26也可以包含相互逆向偏置连接的齐纳二极管以及pn接合二极管。
图3是用于说明图1所示的半导体装置1的通常动作以及有源钳位动作的电路图。图4是图3所示的电路图中应用的主要的电信号的波形图。
在此，使用在功率MISFET9的漏极连接有感应性负载L的电路例对半导体装置1的通常动作以及有源钳位动作进行说明。例示出利用了螺线管、马达、变压器、继电器等绕组(线圈)的器件作为感应性负载L。感应性负载L也称为L负载。
参照图3，功率MISFET9的源极与接地连接。功率MISFET9的漏极与感应性负载L电连接。功率MISFET9的栅极以及漏极与有源钳位电路26连接。功率MISFET9的栅极以及源极与电阻R连接。在该电路例中，有源钳位电路26包含相互偏置连接的k个(k是自然数)齐纳二极管DZ。
参照图3和图4，若向断开状态的功率MISFET9的栅极输入接通信号Von，则功率MISFET9从断开状态切换为接通状态(通常动作)。接通信号Von具有栅极阈值电压Vth以上(Vth≤Von)的电压。功率MISFET9维持接通状态仅预定的接通时间TON。
若功率MISFET9切换为接通状态，则漏极电流ID开始从功率MISFET9的漏极朝向源极流动。漏极电流ID与功率MISFET9的接通时间TON成比例地增加。感应性负载L因漏极电流ID的增加而积蓄感应性能量。
若向功率MISFET9的栅极输入断开信号Voff，则功率MISFET9从接通状态切换为断开状态。断开信号Voff具有小于栅极阈值电压Vth的电压(Voff＜Vth)。断开信号Voff也可以是基准电压(例如接地电压)。若功率MISFET9切换为断开状态，则感应性负载L的感应性能量作为反电动势施加于功率MISFET9。
由此，功率MISFET9成为有源钳位状态(有源钳位动作)。若功率MISFET9成为有源钳位状态，则漏极电压VDS急剧上升至钳位电压VDSSCL。
在钳位电压VDSSCL超过最大额定漏极电压VDSS的情况(VDSS＜VDSSCL)下，功率MISFET9达到破坏。功率MISFET9设计为钳位电压VDSSCL成为最大额定漏极电压VDSS以下(VDSSCL≤VDSS)。
在钳位电压VDSSCL为最大额定漏极电压VDSS以下的情况(VDSSCL≤VDSS)下，逆方向电流IZ流向有源钳位电路26。由此，在有源钳位电路26的端子间形成限制电压VL。在该方式中，限制电压VL是有源钳位电路26中的齐纳二极管DZ的端子间电压VZ的总合(VL＝k·VZ)。
另外，逆方向电流IZ通过电阻R到达接地。由此，在电阻R的端子间形成端子间电压VR。电阻R的端子间电压VR(＝IZ×R)调整为栅极阈值电压Vth以上(Vth≤VR)。端子间电压VR作为钳位接通电压VCLP施加于功率MISFET9的栅极源极间。因此，功率MISFET9在有源钳位状态下维持接通状态。钳位接通电压VCLP(端子间电压VR)也可以具有小于接通信号Von的电压。
由此，感应性负载L的感应性能量被功率MISFET9消耗(吸收)。漏极电流ID经由有源钳位时间TAV而从功率MISFET9的断开之前的峰值IAV减少为零。由此，栅极电压VGS成为接地电压，漏极电压VDS成为电源电压VB，功率MISFET9从接通状态切换为断开状态。
功率MISFET9的有源钳位耐量Eac根据有源钳位动作时的耐量来定义。更具体而言，有源钳位耐量Eac根据功率MISFET9从接通状态向断开状态迁移时、相对于因感应性负载L的感应性能量而产生的反电动势的耐量来定义。
更具体而言，如图3的电路例中明确的那样，有源钳位耐量Eac根据相对于因钳位电压VDSSCL而产生的能量的耐量来定义。
作为一例，接通电阻以及有源钳位耐量由晶体管的通道的面积来调整。在使通道的面积增加的情况下，由于在通常动作时能够使电流路径增加，因此能够使接通电阻下降。但是，该情况下，在有源钳位动作时，有源钳位耐量因反电动势引起的急剧的温度上升而下降。
相反，在使通道的面积减少的情况下，由于在通常动作时电流路径缩小，因此接通电阻增加。但是，该情况下，在有源钳位动作时能够抑制因反电动势引起的急剧的温度上升，从而能够提高有源钳位耐量。这样，基于通道的面积的调整法存在权衡的关系，因此难以兼顾低接通电阻以及高有源钳位耐量。
以下，对能够消除这种权衡的功率MISFET的新的构造提出方案。
＜功率MISFET(栅极分割型)＞
图5是图1所示的区域V的剖面立体图。此外，在本图中，为了便于说明，省略了第一主面3的上部构造(源极电极12以及栅极控制配线17、以及层间绝缘层等)。
在本图的半导体装置1中，在该方式中，半导体层2具有包括n+型的半导体基板51以及n型的外延层52的层叠构造。由半导体基板51形成半导体层2的第二主面4。由外延层52形成半导体层2的第一主面3。由半导体基板51以及外延层52形成半导体层2的侧面5A～5D。
外延层52具有小于半导体基板51的n型杂质浓度的n型杂质浓度。半导体基板51的n型杂质浓度也可以为1×1018cm－3以上且1×1020cm－3以下。外延层52的n型杂质浓度也可以为1×1015cm－3以上且1×1018cm－3以下。
外延层52具有小于半导体基板51的厚度Tsub的厚度Tepi(Tepi＜Tsub)。厚度Tsub也可以为50μm以上且450μm以下。厚度Tsub也可以为50μm以上且150μm以下、150μm以上且250μm以下、250μm以上且350μm以下、或者350μm以上且450μm以下。
通过使厚度Tsub降低，能够降低电阻值。厚度Tsub通过研磨来调整。该情况下，半导体层2的第二主面4也可以是具有研磨痕的研磨面。
外延层52的厚度Tepi优选为厚度Tsub的1/10以下。厚度Tepi也可以为5μm以上且20μm以下。厚度Tepi也可以为5μm以上且10μm以下、10μm以上且15μm以下、或者15μm以上且20μm以下。厚度Tepi优选为5μm以上且15μm以下。
半导体基板51作为漏极区域53形成于半导体层2的第二主面4侧。外延层52作为漂移区域54(漏极漂移区域)形成于半导体层2的第一主面3的表层部。漂移区域54的底部由半导体基板51以及外延层52的边界形成。以下，将外延层52称为漂移区域54。
在输出区域6中，在半导体层2的第一主面3的表层部形成有p型的主体区域55。主体区域55是成为功率MISFET9的基础的区域。主体区域55的p型杂质浓度也可以为1×1016cm－3以上且1×1018cm－3以下。
主体区域55形成于漂移区域54的表层部。主体区域55的底部相对于漂移区域54的底部形成于第一主面3侧的区域。主体区域55的厚度也可以为0.5μm以上且2μm以下。主体区域55的厚度也可以为0.5μm以上且1μm以下、1μm以上且1.5μm以下、或者1.5μm以上且2μm以下。
功率MISFET9包括第一MISFET56(第一晶体管)以及第二MISFET57(第二晶体管)。第一MISFET56从第二MISFET57电分离，独立地被控制。第二MISFET57从第一MISFET56电分离，独立地被控制。
也就是，功率MISFET9构成为第一MISFET56以及第二MISFET57这双方在接通状态下进行驱动(全接通控制)。另外，功率MISFET9构成为第一MISFET56以接通状态而第二MISFET57以断开状态进行驱动(第一半接通控制)。并且，功率MISFET9构成为第一MISFET56以断开状态而第二MISFET57以接通状态进行驱动(第二半接通控制)。
在全接通控制的情况下，功率MISFET9以所有电流路径开放的状态驱动。因此，半导体层2内的接通电阻相对地下降。另一方面，在第一半接通控制或者第二半接通控制的情况下，功率MISFET9以一部分电流路径被切断的状态驱动。因此，半导体层2内的接通电阻相对地增加。
具体而言，第一MISFET56包括多个第一FET(Field Effect Transistor)构造58。多个第一FET构造58在俯视下沿第一方向X空出间隔地排列，沿第二方向Y分别以带状延伸。多个第一FET构造58在俯视下整体形成为条纹状。
在图5中，图示出了第一FET构造58的一端部侧的区域，并省略第一FET构造58的另一端部侧的区域的图示。第一FET构造58的另一端部侧的区域的构造与第一FET构造58的一端部侧的区域的构造大致相同。以下，以第一FET构造58的一端部侧的区域的构造为例进行说明，省略对第一FET构造58的另一端部侧的区域的构造的说明。
在该方式中，各第一FET构造58包括第一沟槽栅极构造60。第一沟槽栅极构造60的第一宽度WT1也可以为0.5μm以上且5μm以下。第一宽度WT1是与第一沟槽栅极构造60延伸的方向(第二方向Y)正交的方向(第一方向X)的宽度。
此外，第一宽度WT1也可以为0.5μm以上且1μm以下、1μm以上且1.5μm以下、1.5μm以上且2μm以下、2μm以上且2.5μm以下、2.5μm以上且3μm以下、3μm以上且3.5μm以下、3.5μm以上且4μm以下、4μm以上且4.5μm以下、或者4.5μm以上且5μm以下。第一宽度WT1优选为0.8μm以上且1.2μm以下。
第一沟槽栅极构造60贯通主体区域55并到达漂移区域54。第一沟槽栅极构造60的第一深度DT1也可以为1μm以上且10μm以下。第一深度DT1也可以为1μm以上且2μm以下、2μm以上且4μm以下、4μm以上且6μm以下、6μm以上且8μm以下、或者8μm以上且10μm以下。第一深度DT1优选为2μm以上且6μm以下。
第一沟槽栅极构造60包括一方侧的第一侧壁61、另一方侧的第二侧壁62、以及连接第一侧壁61及第二侧壁62的底壁63。以下，有时将第一侧壁61、第二侧壁62以及底壁63总称为“内壁”或者“外壁”。
在半导体层2内，第一侧壁61在与第一主面3之间所成的角度(锥形角)的绝对值也可以为超过90°且95°以下(例如91°左右)。在半导体层2内，第二侧壁62在与第一主面3之间所成的角度(锥形角)的绝对值也可以为超过90°且95°以下(例如91°左右)。第一沟槽栅极构造60也可以形成为在剖视下从第一主面3侧朝向底壁63侧而第一宽度WT1变窄的尖细形状(锥形形状)。
第一沟槽栅极构造60的底壁63相对于漂移区域54的底部位于第一主面3侧的区域。第一沟槽栅极构造60的底壁63形成为朝向漂移区域54的底部的凸弯曲状(U字状)。
第一沟槽栅极构造60的底壁63相对于漂移区域54的底部空出1μm以上且10μm以下的第一间隔IT1地位于第一主面3侧的区域。第一间隔IT1也可以为1μm以上且2μm以下、2μm以上且4μm以下、4μm以上且6μm以下、6μm以上且8μm以下、或者8μm以上且10μm以下。第一间隔IT1优选为1μm以上且5μm以下。
在该方式中，第二MISFET57包括多个第二FET构造68。多个第二FET构造68在俯视下沿第一方向X空出间隔地排列，沿第二方向Y分别以带状延伸。
多个第二FET构造68沿与多个第一FET构造58相同的方向延伸。多个第二FET构造68在俯视下整体形成为条纹状。在该方式中，多个第二FET构造68以隔着一个第一FET构造58的形态与多个第一FET构造58交替地排列。
在图5中，图示出第二FET构造68的一端部侧的区域，并省略了第二FET构造68的另一端部侧的区域的图示。第二FET构造68的另一端部侧的区域的构造与第二FET构造68的一端部侧的区域的构造大致相同。以下，以第二FET构造68的一端部侧的区域的构造为例进行说明，并省略第二FET构造68的另一端部侧的区域的构造的说明。
在该方式中，各第二FET构造68包括第二沟槽栅极构造70。第二沟槽栅极构造70的第二宽度WT2也可以为0.5μm以上且5μm以下。第二宽度WT2是与第二沟槽栅极构造70延伸的方向(第二方向Y)正交的方向(第一方向X)的宽度。
第二宽度WT2也可以为0.5μm以上且1μm以下、1μm以上且1.5μm以下、1.5μm以上且2μm以下、2μm以上且2.5μm以下、2.5μm以上且3μm以下、3μm以上且3.5μm以下、3.5μm以上且4μm以下、4μm以上且4.5μm以下、或者4.5μm以上且5μm以下。第二宽度WT2优选为0.8μm以上且1.2μm以下。
第二沟槽栅极构造70的第二宽度WT2也可以为第一沟槽栅极构造60的第一宽度WT1以上(WT1≤WT2)。第二宽度WT2也可以为第一宽度WT1以下(WT1≥WT2)。第二宽度WT2优选与第一宽度WT1相等(WT1＝WT2)。
第二沟槽栅极构造70贯通主体区域55并到达漂移区域54。第二沟槽栅极构造70的第二深度DT2也可以为1μm以上且10μm以下。第二深度DT2也可以为1μm以上且2μm以下、2μm以上且4μm以下、4μm以上且6μm以下、6μm以上且8μm以下、或者8μm以上且10μm以下。第二深度DT2优选为2μm以上且6μm以下。
第二沟槽栅极构造70的第二深度DT2也可以为第一沟槽栅极构造60的第一深度DT1以上(DT1≤DT2)。第二深度DT2也可以为第一深度DT1以下(DT1≥DT2)。第二深度DT2优选与第一深度DT1相等(DT1＝DT2)。
第二沟槽栅极构造70包括一方侧的第一侧壁71、另一方侧的第二侧壁72、以及连接第一侧壁71及第二侧壁72的底壁73。以下，有时将第一侧壁71、第二侧壁72以及底壁73总称为“内壁”或者“外壁”。
在半导体层2内，第一侧壁71在与第一主面3之间所成的角度(锥形角)的绝对值也可以为超过90°且95°以下(例如91°左右)。在半导体层2内，第二侧壁72在与第一主面3之间所成的角度(锥形角)的绝对值也可以为超过90°且95°以下(例如91°左右)。第二沟槽栅极构造70也可以形成为，在剖视下从第一主面3侧朝向底壁73侧而第二宽度WT2变窄的尖细形状(锥形形状)。
第二沟槽栅极构造70的底壁73相对于漂移区域54的底部位于第一主面3侧的区域。第二沟槽栅极构造70的底壁73形成为朝向漂移区域54的底部的凸弯曲状(U字状)。
第二沟槽栅极构造70的底壁73相对于漂移区域54的底部空出1μm以上且10μm以下的第二间隔IT2地位于第一主面3侧的区域。第二间隔IT2也可以为1μm以上且2μm以下、2μm以上且4μm以下、4μm以上且6μm以下、6μm以上且8μm以下、或者8μm以上且10μm以下。第二间隔IT2优选为1μm以上且5μm以下。
在多个第一沟槽栅极构造60以及多个第二沟槽栅极构造70之间的区域分别划分出单元区域75。多个单元区域75在俯视下沿第一方向X空出间隔地排列，沿第二方向Y分别以带状延伸。多个单元区域75沿与第一沟槽栅极构造60以及第二沟槽栅极构造70相同的方向延伸。多个单元区域75在俯视下整体形成为条纹状。
从第一沟槽栅极构造60的外壁向漂移区域54内扩展出第一空乏层。第一空乏层从第一沟槽栅极构造60的外壁朝向沿第一主面3的方向以及法线方向Z扩展。同样，从第二沟槽栅极构造70的外壁向漂移区域54内扩展出第二空乏层。第二空乏层从第二沟槽栅极构造70的外壁朝向沿第一主面3的方向以及法线方向Z扩展。
第二沟槽栅极构造70以第二空乏层与第一空乏层重叠的形态，从第一沟槽栅极构造60空出间隔地排列。也就是，第二空乏层在单元区域75相对于第二沟槽栅极构造70的底壁73在第一主面3侧的区域与第一空乏层重叠。根据这种构造，能够抑制电场集中于第一沟槽栅极构造60以及第二沟槽栅极构造70，因此能够抑制击穿电压的下降。
第二空乏层优选相对于第二沟槽栅极构造70的底壁73在漂移区域54的底部侧的区域与第一空乏层重叠。根据这种构造，能够抑制电场集中于第一沟槽栅极构造60的底壁63以及第二沟槽栅极构造70的底壁73，因此能够适当地抑制击穿电压的下降。
第一沟槽栅极构造60以及第二沟槽栅极构造70的侧壁间的间距PS也可以为0.2μm以上且2μm以下。间距PS是在第一沟槽栅极构造60的第一侧壁61(第二侧壁62)以及第二沟槽栅极构造70的第二侧壁72(第一侧壁71)之间、与第一沟槽栅极构造60以及第二沟槽栅极构造70延伸的方向(第二方向Y)正交的方向(第一方向X)的距离。
间距PS也可以为0.2μm以上且0.4μm以下、0.4μm以上且0.6μm以下、0.6μm以上且0.8μm以下、0.8μm以上且1.0μm以下、1.0μm以上且1.2μm以下、1.2μm以上且1.4μm以下、1.4μm以上且1.6μm以下、1.6μm以上且1.8μm以下、或者1.8μm以上且2.0μm以下。间距PS优选为0.3μm以上且1.5μm以下。
第一沟槽栅极构造60以及第二沟槽栅极构造70的中央部间的间距PC也可以为1μm以上且7μm以下。间距PC是在第一沟槽栅极构造60的中央部以及第二沟槽栅极构造70的中央部之间、与第一沟槽栅极构造60以及第二沟槽栅极构造70延伸的方向(第二方向Y)正交的方向(第一方向X)的距离。
间距PC也可以为1μm以上且2μm以下、2μm以上且3μm以下、3μm以上且4μm以下、4μm以上且5μm以下、5μm以上且6μm以下、或者6μm以上且7μm以下。间距PC优选为1μm以上且3μm以下。
具体而言，第一沟槽栅极构造60包括第一栅极沟槽81、第一绝缘层82以及第一电极83。第一栅极沟槽81通过朝向第二主面4侧挖掘第一主面3而形成。
第一栅极沟槽81划分第一沟槽栅极构造60的第一侧壁61、第二侧壁62以及底壁63。以下，将第一沟槽栅极构造60的第一侧壁61、第二侧壁62以及底壁63也称为第一栅极沟槽81的第一侧壁61、第二侧壁62以及底壁63。
第一绝缘层82沿第一栅极沟槽81的内壁形成为膜状。第一绝缘层82在第一栅极沟槽81内划分凹状的空间。在第一绝缘层82中包覆第一栅极沟槽81的底壁63的部分沿第一栅极沟槽81的底壁63形成。由此，第一绝缘层82在第一栅极沟槽81内划分以U字状凹陷的U字空间。
第一绝缘层82包含氧化硅(SiO2)、氮化硅(SiN)、氧化铝(Al2O3)、氧化锆(ZrO2)以及氧化钽(Ta2O3)中的至少一种。
第一绝缘层82也可以具有包括从半导体层2侧依次层叠的SiN层以及SiO2层的层叠构造。第一绝缘层82也可以具有包括从半导体层2侧依次层叠的SiO2层以及SiN层的层叠构造。第一绝缘层82也可以具有由SiO2层或者SiN层构成的单层构造。在该方式中，第一绝缘层82具有由SiO2层构成的单层构造。
第一绝缘层82包括从第一栅极沟槽81的底壁63侧朝向第一主面3侧依次形成的第一底侧绝缘层84以及第一开口侧绝缘层85。
第一底侧绝缘层84包覆第一栅极沟槽81的底壁63侧的内壁。具体而言，第一底侧绝缘层84相对于主体区域55的底部包覆第一栅极沟槽81的底壁63侧的内壁。第一底侧绝缘层84在第一栅极沟槽81的底壁63侧划分U字空间。第一底侧绝缘层84具有划分U字空间的平滑的内壁面。第一底侧绝缘层84与漂移区域54相接。第一底侧绝缘层84的一部分也可以与主体区域55相接。
第一开口侧绝缘层85包覆第一栅极沟槽81的开口侧的内壁。具体而言，第一开口侧绝缘层85相对于主体区域55的底部在第一栅极沟槽81的开口侧的区域包覆第一栅极沟槽81的第一侧壁61以及第二侧壁62。第一开口侧绝缘层85与主体区域55相接。第一开口侧绝缘层85的一部分也可以与漂移区域54相接。
第一底侧绝缘层84具有第一厚度T1。第一开口侧绝缘层85具有小于第一厚度T1的第二厚度T2(T2＜T1)。第一厚度T1是在第一底侧绝缘层84沿第一栅极沟槽81的内壁的法线方向的厚度。第二厚度T2是在第一开口侧绝缘层85沿第一栅极沟槽81的内壁的法线方向的厚度。
此外，第一厚度T1相对于第一栅极沟槽81的第一宽度WT1的第一比T1/WT1也可以为0.1以上且0.4以下。第一比T1/WT1也可以为0.1以上且0.15以下、0.15以上且0.2以下、0.2以上且0.25以下、0.25以上且0.3以下、0.3以上且0.35以下、或者0.35以上且0.4以下。第一比T1/WT1优选为0.25以上且0.35以下。
此外，第一底侧绝缘层84的第一厚度T1也可以为以上且以下。第一厚度T1也可以为以上且以下、以上且以下、以上且以下、以上且以下、或者以上且以下。第一厚度T1优选为以上且以下。
第一厚度T1也可以根据第一栅极沟槽81的第一宽度WT1调整为以上且以下。第一厚度T1也可以为以上且以下、以上且以下、以上且以下、以上且以下、以上且以下、以上且以下、以上且以下、或者以上且以下。该情况下，能够通过第一底侧绝缘层84的厚化来提高半导体装置1的耐压。
第一开口侧绝缘层85的第二厚度T2也可以为第一底侧绝缘层84的第一厚度T1的1/100以上且1/10以下。第二厚度T2也可以为以上且以下。第二厚度T2也可以为以上且以下、以上且以下、以上且以下、或者以上且以下。第二厚度T2优选为以上且以下。
第一底侧绝缘层84以从包覆第一栅极沟槽81的第一侧壁61以及第二侧壁62的部分朝向包覆第一栅极沟槽81的底壁63的部分而第一厚度T1减少的形态形成。
在第一底侧绝缘层84中包覆第一栅极沟槽81的底壁63的部分的厚度比在第一底侧绝缘层84中包覆第一栅极沟槽81的第一侧壁61以及第二侧壁62的部分的厚度小。由第一底侧绝缘层84划分出的U字空间的底壁侧的开口宽度扩张相当于第一厚度T1减少的量。由此，抑制U字空间的尖细。这种U字空间例如通过对第一底侧绝缘层84的内壁的蚀刻法(例如湿蚀刻法)来形成。
第一电极83隔着第一绝缘层82埋入于第一栅极沟槽81。对第一电极83施加包括接通信号Von以及断开信号Voff的第一栅极控制信号(第一控制信号)。在该方式中，第一电极83具有包括第一底侧电极86、第一开口侧电极87以及第一中间绝缘层88的绝缘分离型的分开电极构造。
第一底侧电极86隔着第一绝缘层82埋设于第一栅极沟槽81的底壁63侧。具体而言，第一底侧电极86隔着第一底侧绝缘层84埋设于第一栅极沟槽81的底壁63侧。第一底侧电极86隔着第一底侧绝缘层84而与漂移区域54对置。第一底侧电极86的一部分也可以隔着第一底侧绝缘层84而与主体区域55对置。
第一底侧电极86在第一栅极沟槽81的开口侧且在第一底侧绝缘层84以及第一开口侧绝缘层85之间在剖视下划分倒凹状的凹槽。根据这种构造，能够抑制相对于第一底侧电极86的局部的电场集中，因此能够抑制击穿电压的下降。尤其是，通过在第一底侧绝缘层84的扩张后的U字空间埋设第一底侧电极86，能够适当地抑制第一底侧电极86从上端部朝向下端部成为尖细形状。由此，能够适当抑制相对于第一底侧电极86的下端部的局部的电场集中。
第一底侧电极86也可以包含导电性多晶硅、钨、铝、铜、铝合金以及铜合金中的至少一种。在该方式中，第一底侧电极86包含导电性多晶硅。导电性多晶硅也可以包含n型杂质或者p型杂质。导电性多晶硅优选包含n型杂质。
第一开口侧电极87隔着第一绝缘层82埋设于第一栅极沟槽81的开口侧。具体而言，第一开口侧电极87隔着第一开口侧绝缘层85埋设于在第一栅极沟槽81的开口侧划分出的倒凹状的凹槽。第一开口侧电极87隔着第一开口侧绝缘层85而与主体区域55对置。第一开口侧电极87的一部分也可以隔着第一开口侧绝缘层85而与漂移区域54对置。
第一开口侧电极87也可以包含导电性多晶硅、钨、铝、铜、铝合金以及铜合金中的至少一种。第一开口侧电极87优选包含与第一底侧电极86相同种类的导电材料。在该方式中，第一开口侧电极87包含导电性多晶硅。导电性多晶硅也可以包含n型杂质或者p型杂质。导电性多晶硅优选包含n型杂质。
第一中间绝缘层88介于第一底侧电极86以及第一开口侧电极87之间，使第一底侧电极86以及第一开口侧电极87电绝缘。具体而言，第一中间绝缘层88在第一底侧电极86以及第一开口侧电极87之间的区域包覆从第一底侧绝缘层84露出的第一底侧电极86。第一中间绝缘层88包覆第一底侧电极86的上端部(具体而言为突出部)。第一中间绝缘层88与第一绝缘层82(第一底侧绝缘层84)相连。
第一中间绝缘层88具有第三厚度T3。第三厚度T3小于第一底侧绝缘层84的第一厚度T1(T3＜T1)。第三厚度T3也可以为第一厚度T1的1/100以上且1/10以下。第三厚度T3也可以为以上且以下。第三厚度T3也可以为以上且以下、以上且以下、以上且以下、或者以上且以下。第三厚度T3优选为以上且以下。
第一中间绝缘层88包括氧化硅(SiO2)、氮化硅(SiN)、氧化铝(Al2O3)、氧化锆(ZrO2)以及氧化钽(Ta2O3)中的至少一种。在该方式中，第一中间绝缘层88具有由SiO2层构成的单层构造。
在该方式中，在第一开口侧电极87中从第一栅极沟槽81露出的露出部相对于第一主面3位于第一栅极沟槽81的底壁63侧。第一开口侧电极87的露出部形成为朝向第一栅极沟槽81的底壁63的弯曲状。
第一开口侧电极87的露出部由形成为膜状的第一盖绝缘层包覆。第一盖绝缘层在第一栅极沟槽81内与第一绝缘层82(第一开口侧绝缘层85)相连。第一盖绝缘层也可以包含氧化硅(SiO2)。
各第一FET构造58还包括p型的第一通道区域91(第一通道)。第一通道区域91在主体区域55形成于隔着第一绝缘层82(第一开口侧绝缘层85)而与第一电极83(第一开口侧电极87)对置的区域。
第一通道区域91沿第一沟槽栅极构造60的第一侧壁61或第二侧壁62、或者第一侧壁61以及第二侧壁62形成。在该方式中，第一通道区域91沿第一沟槽栅极构造60的第一侧壁61以及第二侧壁62形成。
各第一FET构造58还包括形成于主体区域55的表层部的n+型的第一源极区域92。第一源极区域92在主体区域55内在与漂移区域54之间划定第一通道区域91。第一源极区域92的n型杂质浓度超过漂移区域54的n型杂质浓度。第一源极区域92的n型杂质浓度也可以为1×1019cm－3以上且1×1021cm－3以下。
在该方式中，各第一FET构造58包括多个第一源极区域92。多个第一源极区域92在主体区域55的表层部沿第一沟槽栅极构造60空出间隔地形成。具体而言，多个第一源极区域92沿第一沟槽栅极构造60的第一侧壁61或第二侧壁62、或者第一侧壁61以及第二侧壁62形成。在该方式中，多个第一源极区域92沿第一沟槽栅极构造60的第一侧壁61以及第二侧壁62空出间隔地形成。
多个第一源极区域92的底部相对于主体区域55的底部位于第一主面3侧的区域。由此，多个第一源极区域92隔着第一绝缘层82(第一开口侧绝缘层85)而与第一电极83(第一开口侧电极87)对置。这样，第一MISFET56的第一通道区域91在主体区域55形成于多个第一源极区域92以及漂移区域54所夹的区域。
各第一FET构造58还包括形成于主体区域55的表层部的p+型的第一接触区域93。第一接触区域93的p型杂质浓度超过主体区域55的p型杂质浓度。第一接触区域93的p型杂质浓度也可以为1×1019cm－3以上且1×1021cm－3以下。
在该方式中，各第一FET构造58包括多个第一接触区域93。多个第一接触区域93在主体区域55的表层部沿第一沟槽栅极构造60空出间隔地形成。具体而言，多个第一接触区域93沿第一沟槽栅极构造60的第一侧壁61或第二侧壁62、或者第一侧壁61以及第二侧壁62形成。
在该方式中，多个第一接触区域93沿第一沟槽栅极构造60的第一侧壁61以及第二侧壁62空出间隔地形成。具体而言，多个第一接触区域93相对于多个第一源极区域92以成为交替的排列的形态形成于主体区域55的表层部。多个第一接触区域93的底部相对于主体区域55的底部位于第一主面3侧的区域。
第二沟槽栅极构造70包括第二栅极沟槽101、第二绝缘层102以及第二电极103。第二栅极沟槽101通过朝向第二主面4侧挖掘第一主面3而形成。
第二栅极沟槽101划分第二沟槽栅极构造70的第一侧壁71、第二侧壁72以及底壁73。以下，将第二沟槽栅极构造70的第一侧壁71、第二侧壁72以及底壁73也称为第二栅极沟槽101的第一侧壁71、第二侧壁72以及底壁73。
第二绝缘层102沿第二栅极沟槽101的内壁形成为膜状。第二绝缘层102在第二栅极沟槽101内划分凹状的空间。在第二绝缘层102包覆第二栅极沟槽101的底壁73的部分沿着第二栅极沟槽101的底壁73形成。由此，第二绝缘层102在第二栅极沟槽101内划分以U字状凹陷的U字空间。
第二绝缘层102包含氧化硅(SiO2)、氮化硅(SiN)、氧化铝(Al2O3)、氧化锆(ZrO2)以及氧化钽(Ta2O3)中的至少一种。
第二绝缘层102也可以具有包括从半导体层2侧依次层叠的SiN层以及SiO2层的层叠构造。第二绝缘层102也可以具有包括从半导体层2侧依次层叠的SiO2层以及SiN层的层叠构造。第二绝缘层102也可以具有由SiO2层或者SiN层构成的单层构造。在该方式中，第二绝缘层102具有由SiO2层构成的单层构造。
第二绝缘层102包括从第二栅极沟槽101的底壁73侧朝向第一主面3侧依次形成的第二底侧绝缘层104以及第二开口侧绝缘层105。
第二底侧绝缘层104包覆第二栅极沟槽101的底壁73侧的内壁。具体而言，第二底侧绝缘层104相对于主体区域55的底部包覆第二栅极沟槽101的底壁73侧的内壁。第二底侧绝缘层104在第二栅极沟槽101的底壁73侧划分U字空间。第二底侧绝缘层104具有划分U字空间的平滑的内壁面。第二底侧绝缘层104与漂移区域54相接。第二底侧绝缘层104的一部分也可以与主体区域55相接。
第二开口侧绝缘层105包覆第二栅极沟槽101的开口侧的内壁。具体而言，第二开口侧绝缘层105相对于主体区域55的底部在第二栅极沟槽101的开口侧的区域包覆第二栅极沟槽101的第一侧壁71以及第二侧壁72。第二开口侧绝缘层105与主体区域55相接。第二开口侧绝缘层105的一部分也可以与漂移区域54相接。
第二底侧绝缘层104具有第四厚度T4。第二开口侧绝缘层105具有小于第四厚度T4的第五厚度T5(T5＜T4)。第四厚度T4是在第二底侧绝缘层104中沿第二栅极沟槽101的内壁的法线方向的厚度。第五厚度T5是在第二开口侧绝缘层105中沿第二栅极沟槽101的内壁的法线方向的厚度。
第四厚度T4相对于第二栅极沟槽101的第二宽度WT2的第二比T4/WT2也可以为0.1以上且0.4以下。第二比T4/WT2也可以为0.1以上且0.15以下、0.15以上且0.2以下、0.2以上且0.25以下、0.25以上且0.3以下、0.3以上且0.35以下、或者0.35以上且0.4以下。第二比T4/WT2优选为0.25以上且0.35以下。
第二比T4/WT2也可以为第一比T1/WT1以下(T4/WT2≤T1/WT1)。第二比T4/WT2也可以为第一比T1/WT1以上(T4/WT2≥T1/WT1)。第二比T4/WT2也可以与第一比T1/WT1相等(T4/WT2＝T1/WT1)。
第二底侧绝缘层104的第四厚度T4也可以为以上且以下。第四厚度T4也可以为以上且以下、以上且以下、以上且以下、以上且以下、或者以上且以下。第四厚度T4优选为以上且以下。
第四厚度T4根据第二栅极沟槽101的第二宽度WT2而为以上且以下。第四厚度T4也可以为以上且以下、以上且以下、以上且以下、以上且以下、以上且以下、以上且以下、以上且以下、或者以上且以下。该情况下，能够通过第二底侧绝缘层104的厚化来提高半导体装置1的耐压。
第四厚度T4也可以为第一厚度T1以下(T4≤T1)。第四厚度T4也可以为第一厚度T1以上(T4≥T1)。第四厚度T4也可以与第一厚度T1相等(T4＝T1)。
第二开口侧绝缘层105的第五厚度T5也可以小于第二底侧绝缘层104的第四厚度T4(T5＜T4)。第五厚度T5也可以为第四厚度T4的1/100以上且1/10以下。也可以为以上且以下。第五厚度T5也可以为以上且以下、以上且以下、以上且以下、或者以上且以下。第五厚度T5优选为以上且以下。
第五厚度T5也可以为第二厚度T2以下(T5≤T2)。第五厚度T5也可以为第二厚度T2以上(T5≥T2)。第五厚度T5也可以与第二厚度T2相等(T5＝T2)。
第二底侧绝缘层104以从包覆第二栅极沟槽101的第一侧壁71以及第二侧壁72的部分朝向包覆第二栅极沟槽101的底壁73的部分而第四厚度T4减少的形态形成。
在第二底侧绝缘层104中包覆第二栅极沟槽101的底壁73的部分的厚度比在第二底侧绝缘层104中包覆第二栅极沟槽101的第一侧壁71以及第二侧壁72的部分的厚度小。由第二底侧绝缘层104划分出的U字空间的底壁侧的开口宽度扩张相当于第四厚度T4的减少量。由此，抑制U字空间的尖细。这种U字空间例如通过对第二底侧绝缘层104的内壁的蚀刻法(例如湿蚀刻法)而形成。
第二电极103隔着第二绝缘层102埋入于第二栅极沟槽101。对第二电极103施加包括接通信号Von以及断开信号Voff的预定的第二栅极控制信号(第二控制信号)。
在该方式中，第二电极103具有包括第二底侧电极106、第二开口侧电极107以及第二中间绝缘层108的绝缘分离型的分开电极构造。在该方式中，第二底侧电极106与第一底侧电极86电连接。第二开口侧电极107与第一开口侧电极87电绝缘。
第二底侧电极106隔着第二绝缘层102埋设于第二栅极沟槽101的底壁73侧。具体而言，第二底侧电极106隔着第二底侧绝缘层104埋设于第二栅极沟槽101的底壁73侧。第二底侧电极106隔着第二底侧绝缘层104而与漂移区域54对置。第二底侧电极106的一部分也可以隔着第二底侧绝缘层104而与主体区域55对置。
第二底侧电极106在第二栅极沟槽101的开口侧且在第二底侧绝缘层104以及第二开口侧绝缘层105之间在剖视下划分倒凹状的凹槽。根据这种构造，能够抑制相对于第二底侧电极106的局部的电场集中，因此能够抑制击穿电压的下降。尤其是，通过在第二底侧绝缘层104的扩张后的U字空间埋设第二底侧电极106，能够适当地抑制第二底侧电极106从上端部朝向下端部成为尖细形状。由此，能够适当地抑制相对于第二底侧电极106的下端部的局部的电场集中。
第二底侧电极106也可以包含导电性多晶硅、钨、铝、铜、铝合金以及铜合金中的至少一种。在该方式中，第二底侧电极106也可以包含导电性多晶硅。导电性多晶硅也可以包含n型杂质或者p型杂质。导电性多晶硅优选包含n型杂质。
第二开口侧电极107隔着第二绝缘层102埋设于第二栅极沟槽101的开口侧。具体而言，第二开口侧电极107隔着第二开口侧绝缘层105埋设于在第二栅极沟槽101的开口侧划分出的倒凹状的凹槽。第二开口侧电极107隔着第二开口侧绝缘层105而与主体区域55对置。第二开口侧电极107的一部分也可以隔着第二开口侧绝缘层105而与漂移区域54对置。
第二开口侧电极107也可以包含导电性多晶硅、钨、铝、铜、铝合金以及铜合金中的至少一种。第二开口侧电极107优选包含与第二底侧电极106相同种类的导电材料。在该方式中，第二开口侧电极107包含导电性多晶硅。导电性多晶硅也可以包含n型杂质或者p型杂质。导电性多晶硅优选包括n型杂质。
第二中间绝缘层108介于第二底侧电极106以及第二开口侧电极107之间，使第二底侧电极106以及第二开口侧电极107电绝缘。具体而言，第二中间绝缘层108在第二底侧电极106以及第二开口侧电极107之间的区域包覆从第二底侧绝缘层104露出的第二底侧电极106。第二中间绝缘层108包覆第二底侧电极106的上端部(具体而言为突出部)。第二中间绝缘层108与第二绝缘层102(第二底侧绝缘层104)相连。
第二中间绝缘层108具有第六厚度T6。第六厚度T6小于第二底侧绝缘层104的第四厚度T4(T6＜T4)。第六厚度T6也可以为第四厚度T4的1/100以上且1/10以下。第六厚度T6也可以为以上且以下。第六厚度T6也可以为以上且以下、以上且以下、以上且以下、或者以上且以下。第六厚度T6优选为以上且以下。
第六厚度T6也可以为第三厚度T3以下(T6≤T3)。第六厚度T6也可以为第三厚度T3以上(T6≥T3)。第六厚度T6也可以与第三厚度T3相等(T6＝T3)。
第二中间绝缘层108包含氧化硅(SiO2)、氮化硅(SiN)、氧化铝(Al2O3)、氧化锆(ZrO2)以及氧化钽(Ta2O3)中的至少一种。在该方式中，第二中间绝缘层108具有由SiO2层构成的单层构造。
在该方式中，在第二开口侧电极107中从第二栅极沟槽101露出的露出部相对于第一主面3位于第二栅极沟槽101的底壁73侧。第二开口侧电极107的露出部形成为朝向第二栅极沟槽101的底壁73的弯曲状。
第二开口侧电极107的露出部由形成为膜状的第二盖绝缘层包覆。第二盖绝缘层在第二栅极沟槽101内与第二绝缘层102(第二开口侧绝缘层105)相连。第二盖绝缘层也可以包含氧化硅(SiO2)。
各第二FET构造68还具有p型的第二通道区域111(第二通道)。具体而言，第二通道区域111在主体区域55形成于隔着第二绝缘层102(第二开口侧绝缘层105)而与第二电极103(第二开口侧电极107)对置的区域。
具体而言，第二通道区域111沿第二沟槽栅极构造70的第一侧壁71或第二侧壁72、或者第一侧壁71以及第二侧壁72形成。在该方式中，第二通道区域111沿第二沟槽栅极构造70的第一侧壁71以及第二侧壁72形成。
各第二FET构造68还包括形成于主体区域55的表层部的n+型的第二源极区域112。第二源极区域112在主体区域55内且在与漂移区域54之间划定第二通道区域111。
第二源极区域112的n型杂质浓度超过漂移区域54的n型杂质浓度。第二源极区域112的n型杂质浓度也可以为1×1019cm－3以上且1×1021cm－3以下。第二源极区域112的n型杂质浓度优选与第一源极区域92的n型杂质浓度相等。
在该方式中，各第二FET构造68包括多个第二源极区域112。多个第二源极区域112在主体区域55的表层部沿第二沟槽栅极构造70空出间隔地形成。具体而言，多个第二源极区域112沿第二沟槽栅极构造70的第一侧壁71或第二侧壁72、或者第一侧壁71以及第二侧壁72形成。在该方式中，多个第二源极区域112沿第二沟槽栅极构造70的第一侧壁71以及第二侧壁72空出间隔地形成。
在该方式中，各第二源极区域112沿第一方向X与各第一源极区域92对置。各第二源极区域112与各第一源极区域92形成为一体。在图5中，利用边界线区别示出第一源极区域92以及第二源极区域112，但实际上在第一源极区域92以及第二源极区域112之间的区域没有明确的边界线。
各第二源极区域112也可以以沿第一方向X与各第一源极区域92的一部分或者全部对置的方式，从各第一源极区域92沿第二方向Y偏移地形成。也就是，多个第一源极区域92以及多个第二源极区域112也可以在俯视下以交错状排列。
多个第二源极区域112的底部相对于主体区域55的底部位于第一主面3侧的区域。由此，多个第二源极区域112隔着第二绝缘层102(第二开口侧绝缘层105)而与第二电极103(第二开口侧电极107)对置。这样，第二MISFET57的第二通道区域111在主体区域55形成于多个第二源极区域112以及漂移区域54所夹的区域。
各第二FET构造68还包括形成于主体区域55的表层部的p+型的第二接触区域113。第二接触区域113的p型杂质浓度超过主体区域55的p型杂质浓度。第二接触区域113的p型杂质浓度也可以为1×1019cm－3以上且1×1021cm－3以下。第二接触区域113的p型杂质浓度优选与第一接触区域93的p型杂质浓度相等。
在该方式中，各第二FET构造68包括多个第二接触区域113。多个第二接触区域113在主体区域55的表层部沿第二沟槽栅极构造70空出间隔地形成。具体而言，多个第二接触区域113沿第二沟槽栅极构造70的第一侧壁71或第二侧壁72、或者第一侧壁71以及第二侧壁72形成。多个第二接触区域113的底部相对于主体区域55的底部位于第一主面3侧的区域。
在该方式中，多个第二接触区域113沿第二沟槽栅极构造70的第一侧壁71以及第二侧壁72空出间隔地形成。具体而言，多个第二接触区域113以相对于多个第二源极区域112成为交替的排列的形态形成于主体区域55的表层部。
参照图5，在该方式中，各第二接触区域113沿第一方向X而与各第一接触区域93对置。各第二接触区域113与各第一接触区域93形成为一体。
在图5中，为了与第一源极区域92以及第二源极区域112区别，将第一接触区域93以及第二接触区域113统一用“p+”的记号来表示。
各第二接触区域113也可以以沿第一方向X与各第一接触区域93的一部分或者全部对置的方式，从各第一接触区域93沿第二方向Y偏移地形成。也就是，多个第一接触区域93以及多个第二接触区域113也可以在俯视下以交错状排列。
参照图5，在该方式中，主体区域55在半导体层2的第一主面3中从第一沟槽栅极构造60的一端部以及第二沟槽栅极构造70的一端部之间的区域露出。第一源极区域92、第一接触区域93、第二源极区域112以及第二接触区域113也可以在第一主面3中不形成于第一沟槽栅极构造60的一端部以及第二沟槽栅极构造70的一端部所夹的区域。
同样，虽然未图示，但在该方式中，主体区域55在半导体层2的第一主面3中从第一沟槽栅极构造60的另一端部以及第二沟槽栅极构造70的另一端部之间的区域露出。第一源极区域92、第一接触区域93、第二源极区域112以及第二接触区域113也可以不形成于第一沟槽栅极构造60的另一端部以及第二沟槽栅极构造70的另一端部所夹的区域。
参照图5，在半导体层2的第一主面3形成有多个(在此为两个)沟槽接触构造120。多个沟槽接触构造120包括一方侧的沟槽接触构造120以及另一方侧的沟槽接触构造120。
一方侧的沟槽接触构造120位于第一沟槽栅极构造60的一端部以及第二沟槽栅极构造70的一端部侧的区域。另一方侧的沟槽接触构造120位于第一沟槽栅极构造60的另一端部以及第二沟槽栅极构造70的另一端部侧的区域。
另一方侧的沟槽接触构造120具有与一方侧的沟槽接触构造120大致相同的构造。以下，以一方侧的沟槽接触构造120侧的构造为例进行说明，省略对另一方侧的沟槽接触构造120侧的构造的具体的说明。
沟槽接触构造120与第一沟槽栅极构造60的一端部以及第二沟槽栅极构造70的一端部连接。在该方式中，沟槽接触构造120在俯视下沿第一方向X以带状延伸。
沟槽接触构造120的宽度WTC也可以为0.5μm以上且5μm以下。宽度WTC是与沟槽接触构造120延伸的方向(第一方向X)正交的方向(第二方向Y)的宽度。
宽度WTC也可以为0.5μm以上且1μm以下、1μm以上且1.5μm以下、1.5μm以上且2μm以下、2μm以上且2.5μm以下、2.5μm以上且3μm以下、3μm以上且3.5μm以下、3.5μm以上且4μm以下、4μm以上且4.5μm以下、或者4.5μm以上且5μm以下。宽度WTC优选为0.8μm以上且1.2μm以下。
宽度WTC优选与第一沟槽栅极构造60的第一宽度WT1相等(WTC＝WT1)。宽度WTC优选与第二沟槽栅极构造70的第二宽度WT2相等(WTC＝WT2)。
沟槽接触构造120贯通主体区域55并到达漂移区域54。沟槽接触构造120的深度DTC也可以为1μm以上且10μm以下。深度DTC也可以为1μm以上且2μm以下、2μm以上且4μm以下、4μm以上且6μm以下、6μm以上且8μm以下、或者8μm以上且10μm以下。深度DTC优选为2μm以上且6μm以下。
深度DTC优选与第一沟槽栅极构造60的第一深度DT1相等(DTC＝DT1)。深度DTC优选与第二沟槽栅极构造70的第二深度DT2相等(DTC＝DT2)。
沟槽接触构造120包括一方侧的第一侧壁121、另一方侧的第二侧壁122、以及连接第一侧壁121及第二侧壁122的底壁123。以下，有时将第一侧壁121、第二侧壁122以及底壁123总称为“内壁”。第一侧壁121是与第一沟槽栅极构造60以及第二沟槽栅极构造70连接的连接面。
第一侧壁121、第二侧壁122以及底壁123位于漂移区域54内。第一侧壁121以及第二侧壁122沿法线方向Z延伸。第一侧壁121以及第二侧壁122也可以与第一主面3垂直地形成。
在半导体层2内，第一侧壁121在与第一主面3之间所成的角度(锥形角)的绝对值也可以为超过90°且95°以下(例如91°左右)。在半导体层2内，第二侧壁122在与第一主面3之间所成的角度(锥形角)的绝对值也可以为超过90°且95°以下(例如91°左右)。沟槽接触构造120也可以形成为在剖视下从半导体层2的第一主面3侧朝向底壁123侧而宽度WTC变窄的尖细形状(锥形形状)。
底壁123相对于漂移区域54的底部位于第一主面3侧的区域。底壁123形成为朝向漂移区域54的底部的凸弯曲状。底壁123相对于漂移区域54的底部空出1μm以上且10μm以下的间隔ITC地位于第一主面3侧的区域。间隔ITC也可以为1μm以上且2μm以下、2μm以上且4μm以下、4μm以上且6μm以下、6μm以上且8μm以下、或者8μm以上且10μm以下。间隔ITC优选为1μm以上且5μm以下。
间隔ITC优选与第一沟槽栅极构造60的第一间隔IT1相等(ITC＝IT1)。间隔ITC优选与第二沟槽栅极构造70的第二间隔IT2相等(ITC＝IT2)。
沟槽接触构造120包括接触沟槽131、接触绝缘层132以及接触电极133。接触沟槽131通过朝向第二主面4侧挖掘半导体层2的第一主面3而形成。
接触沟槽131划分沟槽接触构造120的第一侧壁121、第二侧壁122以及底壁123。以下，将沟槽接触构造120的第一侧壁121、第二侧壁122以及底壁123也称为接触沟槽131的第一侧壁121、第二侧壁122以及底壁123。
接触沟槽131的第一侧壁121与第一栅极沟槽81的第一侧壁61以及第二侧壁62连通。接触沟槽131的第一侧壁121与第二栅极沟槽101的第一侧壁71以及第二侧壁72连通。接触沟槽131在第一栅极沟槽81以及第二栅极沟槽101之间形成一个沟槽。
接触绝缘层132沿接触沟槽131的内壁形成为膜状。接触绝缘层132在接触沟槽131内划分凹状的空间。在接触绝缘层132中包覆接触沟槽131的底壁123的部分沿着接触沟槽131的底壁123形成。
接触绝缘层132以与第一底侧绝缘层84(第二底侧绝缘层104)相同的形态在接触沟槽131内划分以U字状凹陷的U字空间。也就是，接触绝缘层132划分接触沟槽131的底壁123侧的区域扩张且尖细被抑制的U字空间。这种U字空间例如通过对接触绝缘层132的内壁的蚀刻法(例如湿蚀刻法)来形成。
接触绝缘层132具有第七厚度T7。第七厚度T7也可以为以上且以下。第七厚度T7也可以为以上且以下、以上且以下、以上且以下、以上且以下、或者以上且以下。第七厚度T7优选为以上且以下。
第七厚度T7也可以根据沟槽接触构造120的宽度WTC而为以上且以下。第七厚度T7也可以为以上且以下、以上且以下、以上且以下、以上且以下、以上且以下、以上且以下、以上且以下、或者以上且以下。该情况下，能够通过接触绝缘层132的厚化来提高半导体装置1的耐压。
第七厚度T7优选与第一底侧绝缘层84的第一厚度T1相等(T7＝T1)。第七厚度T7优选与第二底侧绝缘层104的第四厚度T4相等(T7＝T4)。
接触绝缘层132包含氧化硅(SiO2)、氮化硅(SiN)、氧化铝(Al2O3)、氧化锆(ZrO2)以及氧化钽(Ta2O3)中的至少一种。
接触绝缘层132也可以具有包括从半导体层2侧依次层叠的SiN层以及SiO2层的层叠构造。接触绝缘层132也可以具有包括从半导体层2侧依次层叠的SiO2层以及SiN层的层叠构造。接触绝缘层132也可以具有由SiO2层或者SiN层构成的单层构造。在该方式中，接触绝缘层132具有由SiO2层构成的单层构造。接触绝缘层132优选由与第一绝缘层82(第二绝缘层102)相同的绝缘材料构成。
接触绝缘层132在第一栅极沟槽81以及接触沟槽131之间的连通部中与第一绝缘层82形成为一体。接触绝缘层132在第二栅极沟槽101以及接触沟槽131之间的连通部中与第二绝缘层102形成为一体。
在该方式中，接触绝缘层132具有向第一栅极沟槽81的一端部以及第二栅极沟槽101的一端部引出的引出绝缘层132A。引出绝缘层132A横穿连通部并包覆第一栅极沟槽81的一端部的内壁。引出绝缘层132A横穿连通部并包覆第二栅极沟槽101的一端部的内壁。
引出绝缘层132A在第一栅极沟槽81内与第一底侧绝缘层84以及第一开口侧绝缘层85形成为一体。引出绝缘层132A在第一栅极沟槽81的一端部的内壁中与第一底侧绝缘层84一起划分U字空间。
引出绝缘层132A在第二栅极沟槽101内与第二底侧绝缘层104以及第二开口侧绝缘层105形成为一体。引出绝缘层132A在第二栅极沟槽101的一端部的内壁中与第二底侧绝缘层104一起划分U字空间。
接触电极133隔着接触绝缘层132埋入于接触沟槽131。接触电极133与第一电极83以及第二电极103不同，作为一体物埋入于接触沟槽131。接触电极133具有从接触沟槽131露出的上端部、与接触绝缘层132相接的下端部。
接触电极133的下端部以与第一底侧电极86(第二底侧电极106)相同的形态，形成为朝向接触沟槽131的底壁123的凸弯曲状。具体而言，接触电极133的下端部沿着由接触绝缘层132划分出的U字空间的底壁形成，并形成为朝向底壁123的平滑的凸弯曲状。
根据这种构造，能够抑制相对于接触电极133的局部的电场集中，因此能够抑制击穿电压的下降。尤其是，通过在接触绝缘层132扩张后的U字空间埋设接触电极133，能够适当地抑制接触电极133从上端部朝向下端部成为尖细形状。由此，能够适当地抑制相对于接触绝缘层132的下端部的局部的电场集中。
接触电极133在第一栅极沟槽81以及接触沟槽131之间的连接部中与第一底侧电极86电连接。接触电极133在第二栅极沟槽101以及接触沟槽131之间的连接部中与第二底侧电极106电连接。由此，第二底侧电极106与第一底侧电极86电连接。
具体而言，接触电极133具有向第一栅极沟槽81的一端部以及第二栅极沟槽101的一端部引出的引出电极133A。引出电极133A横穿第一栅极沟槽81以及接触沟槽131之间的连通部并位于第一栅极沟槽81内。引出电极133A还横穿第二栅极沟槽101以及接触沟槽131之间的连通部并位于第二栅极沟槽101内。
引出电极133A在第一栅极沟槽81内埋入于由接触绝缘层132划分出的U字空间。引出电极133A在第一栅极沟槽81内与第一底侧电极86形成为一体。由此，接触电极133与第一底侧电极86电连接。
在第一栅极沟槽81内，第一中间绝缘层88介于接触电极133以及第一开口侧电极87之间。由此，接触电极133在第一栅极沟槽81内与第一开口侧电极87电绝缘。
引出电极133A在第二栅极沟槽101内埋入于由接触绝缘层132划分出的U字空间。引出电极133A在第二栅极沟槽101内与第二底侧电极106形成为一体。由此，接触电极133与第二底侧电极106电连接。
在第二栅极沟槽101内，第二中间绝缘层108介于接触电极133以及第二开口侧电极107之间。由此，接触电极133在第二栅极沟槽101内与第二开口侧电极107电绝缘。
接触电极133也可以包含导电性多晶硅、钨、铝、铜、铝合金以及铜合金中的至少一种。在该方式中，接触电极133包含导电性多晶硅。导电性多晶硅也可以包含n型杂质或者p型杂质。导电性多晶硅优选包含n型杂质。接触电极133优选包含与第一底侧电极86以及第二底侧电极106相同的导电材料。
在该方式中，在接触电极133从接触沟槽131露出的露出部相对于第一主面3位于接触沟槽131的底壁123侧。接触电极133的露出部形成为朝向接触沟槽131的底壁123的弯曲状。
接触电极133的露出部由形成为膜状的第三盖绝缘层139包覆。第三盖绝缘层139在接触沟槽131内与接触绝缘层132相连。第三盖绝缘层139也可以包含氧化硅(SiO2)。
此外，从控制IC10向第一栅极控制配线17A(未图示)输入的栅极控制信号向第一开口侧电极87传递。另外，从控制IC10向第二栅极控制配线17B(未图示)输入的栅极控制信号向第二开口侧电极107传递。另外，从控制IC10向第三栅极控制配线17C(未图示)输入的栅极控制信号经由接触电极133而向第一底侧电极86以及第二底侧电极106传递。
在第一MISFET56(第一沟槽栅极构造60)以及第二MISFET57(第二沟槽栅极构造70)均被控制为断开状态的情况下，第一通道区域91以及第二通道区域111均被控制为断开状态。
在第一MISFET56以及第二MISFET57均被控制为接通状态的情况下，第一通道区域91以及第二通道区域111均被控制为接通状态(全接通控制)。
在第一MISFET56被控制为接通状态而第二MISFET57被控制为断开状态的情况下，第一通道区域91被控制为接通状态，第二通道区域111被控制为断开状态(第一半接通控制)。
在第一MISFET56被控制为断开状态而第二MISFET57被控制为接通状态的情况下，第一通道区域91被控制为断开状态，第二通道区域111被控制为接通状态(第二半接通控制)。
这样，功率MISFET9利用形成于一个输出区域6的第一MISFET56以及第二MISFET57，实现包括全接通控制、第一半接通控制以及第二半接通控制的多种控制。
在使第一MISFET56驱动时(也就是，栅极的接通控制时)，也可以对第一底侧电极86施加接通信号Von、对第一开口侧电极87施加接通信号Von。该情况下，第一底侧电极86以及第一开口侧电极87作为栅极电极发挥功能。
由此，能够抑制第一底侧电极86以及第一开口侧电极87之间的电压下降，因此能够抑制第一底侧电极86以及第一开口侧电极87之间的电场集中。另外，能够使半导体层2的接通电阻下降，因此能够实现消耗电力的降低。
在使第一MISFET56驱动时(也就是，栅极的接通控制时)，也可以对第一底侧电极86施加断开信号Voff(例如基准电压)、对第一开口侧电极87施加接通信号Von。该情况下，第一底侧电极86作为场电极发挥功能、而第一开口侧电极87作为栅极电极发挥功能。由此，能够使寄生容量下降，从而能够实现开关速度的提高。
在使第二MISFET57驱动时(也就是，栅极的接通控制时)，也可以对第二底侧电极106施加接通信号Von、对第二开口侧电极107施加接通信号Von。该情况下，第二底侧电极106以及第二开口侧电极107作为栅极电极发挥功能。
由此，能够抑制第二底侧电极106以及第二开口侧电极107之间的电压下降，因此能够抑制第二底侧电极106以及第二开口侧电极107之间的电场集中。另外，能够使半导体层2的接通电阻下降，因此能够实现消耗电力的降低。
在使第二MISFET57驱动时(也就是，栅极的接通控制时)，也可以对第二底侧电极106施加断开信号Voff(基准电压)、对第二开口侧电极107施加接通信号Von。该情况下，第二底侧电极106作为场电极发挥功能、而第二开口侧电极107作为栅极电极发挥功能。由此，能够使寄生容量下降，从而能够实现开关速度的提高。
参照图5，第一通道区域91在各单元区域75中以第一通道面积S1形成。第一通道面积S1由形成于各单元区域75的多个第一源极区域92的总计平面面积来定义。
第一通道区域91在各单元区域75中以第一通道比例R1(第一比例)形成。第一通道比例R1是，当将各单元区域75的平面面积设为100％时，第一通道面积S1在各单元区域75所占的比例。
第一通道比例R1在0％以上且50％以下的范围内调整。第一通道比例R1也可以为0％以上且5％以下、5％以上且10％以下、10％以上且15％以下、15％以上且20％以下、20％以上且25％以下、25％以上且30％以下、30％以上且35％以下、35％以上且40％以下、40％以上且45％以下、或者45％以上且50％以下。第一通道比例R1优选为10％以上且35％以下。
在第一通道比例R1为50％的情况下，在第一沟槽栅极构造60的第一侧壁61以及第二侧壁62的大致整个区域形成第一源极区域92。该情况下，不在第一沟槽栅极构造60的第一侧壁61以及第二侧壁62形成第一接触区域93。第一通道比例R1优选为小于50％。
在第一通道比例R1为0％的情况下，不在第一沟槽栅极构造60的第一侧壁61以及第二侧壁62形成第一源极区域92。该情况下，在第一沟槽栅极构造60的第一侧壁61以及第二侧壁62仅形成主体区域55以及/或者第一接触区域93。第一通道比例R1优选为超过0％。在该方式中，示出了第一通道比例R1为25％的例子。
第二通道区域111在各单元区域75以第二通道面积S2形成。第二通道面积S2由形成于各单元区域75的多个第二源极区域112的总计平面面积来定义。
第二通道区域111在各单元区域75中以第二通道比例R2(第二比例)形成。第二通道比例R2是，当将各单元区域75的平面面积设为100％时，第二通道面积S2在各单元区域75所占的比例。
第二通道比例R2在0％以上且50％以下的范围内调整。第二通道比例R2也可以为0％以上且5％以下、5％以上且10％以下、10％以上且15％以下、15％以上且20％以下、20％以上且25％以下、25％以上且30％以下、30％以上且35％以下、35％以上且40％以下、40％以上且45％以下、或者45％以上且50％以下。第二通道比例R2优选为10％以上且35％以下。
在第二通道比例R2为50％的情况下，在第二沟槽栅极构造70的第一侧壁71以及第二侧壁72的大致整个区域形成第二源极区域112。该情况下，不在第二沟槽栅极构造70的第一侧壁71以及第二侧壁72形成第二接触区域113。第二通道比例R2优选为小于50％。
在第二通道比例R2为0％的情况下，不在第二沟槽栅极构造70的第一侧壁71以及第二侧壁72形成第二源极区域112。该情况下，在第二沟槽栅极构造70的第一侧壁71以及第二侧壁72仅形成主体区域55以及/或者第二接触区域113。第二通道比例R2优选为超过0％。在该方式中，示出了第二通道比例R2为25％的例子。
这样，第一通道区域91以及第二通道区域111在各单元区域75中以0％以上且100％以下(优选为超过0％且小于100％)的总通道比例RT(RT＝R1+R2)形成。
在该方式中，各单元区域75中的总通道比例RT为50％。在该方式中，所有总通道比例RT设定为相等的值。因此，输出区域6内(单位面积)中的平均通道比例RAV成为50％。平均通道比例RAV是以总通道比例RT的总数除以所有总通道比例RT的和之后的数。
此外，总通道比例RT也可以按每个单元区域75调整。也就是，也可以将分别具有不同的值的多个总通道比例RT应用于每个单元区域75。总通道比例RT关系到半导体层2的温度上升。例如，若使总通道比例RT增加，则半导体层2的温度容易上升。另一方面，若使总通道比例RT减少，则半导体层2的温度难以上升。
也可以利用上述关系，根据半导体层2的温度分布来调整总通道比例RT。例如，使在半导体层2中温度容易变高的区域的总通道比例RT比较小，也可以使在半导体层2中温度难以变高的区域的总通道比例RT比较大。
作为在半导体层2中温度容易变高的区域，能够例示输出区域6的中央部。作为在半导体层2中温度难以变高的区域，能够例示输出区域6的周缘部。当然，也可以根据半导体层2的温度分布来调整总通道比例RT，并且调整平均通道比例RAV。
也可以使多个具有20％以上且40％以下(例如25％)的总通道比例RT的单元区域75汇聚于温度容易变高的区域(例如中央部)。也可以使多个具有60％以上且80％以下(例如75％)的总通道比例RT的单元区域75汇聚于温度难以变高的区域(例如周缘部)。也可以使多个具有超过40％且小于60％(例如50％)的总通道比例RT的单元区域75汇聚于温度容易变高的区域以及温度难以变高的区域之间的区域。
并且，20％以上且40％以下的总通道比例RT、40％以上且60％以下的总通道比例RT以及60％以上且80％以下的总通道比例RT也可以按规则的排列应用于多个单元区域75。
作为一例，也可以将以25％(low)→50％(middle)→75％(high)的顺序重复的三种总通道比例RT应用于多个单元区域75。该情况下，平均通道比例RAV也可以调整为50％。这种构造的情况下，能够以比较简单的设计来抑制在半导体层2的温度分布上形成偏颇。
图6是表示通过实际测量来调查有源钳位耐量Eac以及面积电阻率Ron·A的关系的图表。图6的图表表示将第一MISFET56以及第二MISFET57同时控制为接通状态以及断开状态的情况的特性。
在图6中，纵轴表示有源钳位耐量Eac[mJ/mm2]，横轴表示面积电阻率Ron·A[mΩ·mm2]。如图3中所述，有源钳位耐量Eac是相对于反电动势的耐量。面积电阻率Ron·A表示通常动作时的半导体层2内的接通电阻。
图6中示出第一标绘点P1、第二标绘点P2、第三标绘点P3以及第四标绘点P4。第一标绘点P1、第二标绘点P2、第三标绘点P3以及第四标绘点P4分别表示平均通道比例RAV(也就是，各单元区域75所占的总通道比例RT)调整为66％、50％、33％以及25％的情况的特性。
在使平均通道比例RAV增加的情况下，在通常动作时，面积电阻率Ron·A下降，在有源钳位动作时，有源钳位耐量Eac下降。与此相反，在使平均通道比例RAV下降的情况下，在通常动作时，面积电阻率Ron·A增加，在有源钳位动作时，有源钳位耐量Eac提高。
若以面积电阻率Ron·A为鉴，则平均通道比例RAV优选为33％以上(具体而言为33％以上且小于100％)。若以有源钳位耐量Eac为鉴，则平均通道比例RAV优选为小于33％(具体而言超过0％且小于33％)。
因平均通道比例RAV的增加而面积电阻率Ron·A下降是因为增加了电流路径。因平均通道比例RAV的增加而有源钳位耐量Eac下降是因为引起了反电动势引起的急剧的温度上升。
尤其是，在平均通道比例RAV(总通道比例RT)比较大的情况下，在彼此相邻的第一沟槽栅极构造60以及第二沟槽栅极构造70之间的区域中，产生局部的而且急剧的温度上升的可能性变高。认为有源钳位耐量Eac因这种温度上升而下降。
另一方面，因平均通道比例RAV的下降而面积电阻率Ron·A增加是因为电流路径缩小。因平均通道比例RAV的下降而有源钳位耐量Eac提高，认为平均通道比例RAV(总通道比例RT)比较小，局部的而且急剧的温度上升被抑制。
根据图6的图表的结果可知，基于平均通道比例RAV(总通道比例RT)的调整法存在权衡关系，因此难以脱离该权衡的关系来兼顾优异的面积电阻率Ron·A以及优异的有源钳位耐量Eac。
另一方面，根据图6的图表的结果可知，在功率MISFET9中，在通常动作时，进行接近第一标绘点P1(RAV＝66％)的动作，在有源钳位动作时，进行接近第四标绘点P4(RAV＝25％)的动作，由此能够兼顾优异的面积电阻率Ron·A以及优异的有源钳位耐量Eac。因此，在该半导体装置1中，实施以下的控制。
图7是用于说明图1所示的半导体装置1的第一控制例的通常动作的剖面立体图。图8是用于说明图1所示的半导体装置1的有源钳位动作的剖面立体图。在图7以及图8中，为了便于说明，省略第一主面3之上的构造，简化了栅极控制配线17。
参照图7，在功率MISFET9的通常动作时，向第一栅极控制配线17A输入第一接通信号Von1，向第二栅极控制配线17B输入第二接通信号Von2，向第三栅极控制配线17C输入第三接通信号Von3。
第一接通信号Von1、第二接通信号Von2以及第三接通信号Von3分别从控制器IC10输入。第一接通信号Von1、第二接通信号Von2以及第三接通信号Von3分别具有栅极阈值电压Vth以上的电压。第一接通信号Von1、第二接通信号Von2以及第三接通信号Von3也可以分别具有相等的电压。
该情况下，第一开口侧电极87、第二开口侧电极107、第一底侧电极86以及第二底侧电极106分别成为接通状态。也就是，第一开口侧电极87、第二开口侧电极107、第一底侧电极86以及第二底侧电极106分别作为栅极电极发挥功能。
由此，第一通道区域91以及第二通道区域111均被控制为接通状态。在图7中，由点状的影线示出接通状态的第一通道区域91以及第二通道区域111。
其结果，第一MISFET56以及第二MISFET57这双方被驱动(全接通控制)。通常动作时的通道利用率RU为100％。通常动作时的特性通道比例RC为50％。通道利用率RU为第一通道区域91以及第二通道区域111中被控制为接通状态的第一通道区域91以及第二通道区域111的比例。
此外，特性通道比例RC是平均通道比例RAV乘以通道利用率RU得到的值(RC＝RAV×RU)。功率MISFET9的特性(面积电阻率Ron·A以及有源钳位耐量Eac)基于特性通道比例RC来确定。由此，面积电阻率Ron·A在图6的图表中接近由第二标绘点P2示出的面积电阻率Ron·A。
另一方面，参照图8，在功率MISFET9的有源钳位动作时，向第一栅极控制配线17A输入断开信号Voff，向第二栅极控制配线17B输入第一钳位接通信号VCon1，向第三栅极控制配线17C输入第二钳位接通信号VCon2。
断开信号Voff、第一钳位接通信号VCon1以及第二钳位接通信号VCon2分别从控制器IC10输入。断开信号Voff具有小于栅极阈值电压Vth的电压(例如基准电压)。第一钳位接通信号VCon1以及第二钳位接通信号VCon2分别具有栅极阈值电压Vth以上的电压。第一钳位接通信号VCon1以及第二钳位接通信号VCon2也可以分别具有相等的电压。第一钳位接通信号VCon1以及第二钳位接通信号VCon2也可以具有通常动作时的电压以下或者小于通常动作时的电压的电压。
该情况下，第一开口侧电极87成为断开状态，第一底侧电极86、第二底侧电极106以及第二开口侧电极107分别成为接通状态。由此，第一通道区域91被控制为断开状态并且第二通道区域111被控制为接通状态。在图8中，断开状态的第一通道区域91由涂抹影线示出，接通状态的第二通道区域111由点状的影线示出。
其结果，第一MISFET56被控制为断开状态、而第二MISFET57被控制为接通状态(第二半接通控制)。由此，有源钳位动作时的通道利用率RU成为超过零且小于通常动作时的通道利用率RU。
有源钳位动作时的通道利用率RU为50％。另外，有源钳位动作时的特性通道比例RC为25％。由此，有源钳位耐量Eac在图6的图表中接近由第四标绘点P4示出的有源钳位耐量Eac。
该情况下，控制器IC10以在通常动作时以及有源钳位动作时期间应用不同的特性通道比例RC(通道的面积)的方式，对第一MISFET56以及第二MISFET57进行控制。具体而言，控制器IC10以有源钳位动作时的通道利用率RU超过零且小于通常动作时的通道利用率RU的方式，对第一MISFET56以及第二MISFET57进行控制。
更具体而言，控制IC10在通常动作时将第一MISFET56以及第二MISFET57控制为接通状态，在有源钳位动作时将第一MISFET56控制为断开状态，并且将第二MISFET57控制为接通状态。
因此，在通常动作时，特性通道比例RC相对地增加。即，在通常动作时，能够利用第一MISFET56以及第二MISFET57使电流流动。由此，电流路径相对地增加，因此能够实现面积电阻率Ron·A(接通电阻)的减少。
另一方面，在有源钳位动作时，特性通道比例RC相对地减少。即，能够在使第一MISFET56停止的状态下利用第二MISFET57流动电流，能够由第二MISFET57消耗(吸收)反电动势。由此，能够抑制反电动势引起的急剧的温度上升，因此能够实现有源钳位耐量Eac的提高。
其结果，能够提供一种半导体装置1，其能够脱离图6所示的权衡的关系，时间优异的面积电阻率Ron·A以及优异的有源钳位耐量Eac的兼顾。
此外，在上述的控制例中，对在有源钳位动作时应用了第二半接通控制的例子进行了说明。但是，也可以在有源钳位动作时应用第一半接通控制。
＜半导体装置(第一实施方式)＞
图9是表示半导体装置1的第一实施方式(＝有源钳位动作时用于进行功率MISFET9的第一半接通控制的电路结构)的块电路图。
本实施方式的半导体装置1具有漏极电极11(＝输出电极OUT)、源极电极12(＝接地电极GND)、功率MISFET9、栅极控制电路25、以及有源钳位电路26。此外，对于已出现的构成要素标注与此前相同的符号。
另外，在本图中，为了使说明简单，仅提取出一部分构成要素来示出，但在半导体装置1中，可以理解为基本上包含与上述的半导体装置1(图1)相同的构成要素。
功率MISFET9是至此详细地说明了其构造的栅极分割元件。即，如图10所示，功率MISFET9能够作为并联连接的第一MISFET56以及第二MISFET57(＝分别相当于第一晶体管以及第二晶体管)而等效地表现。
若采用别的方法，则能够理解为，分别独立控制的第一MISFET56以及第二MISFET57一体地形成为作为单一的栅极分割元件的功率MISFET9。
栅极控制电路25进行功率MISFET9的栅极控制(进而第一MISFET56以及第二MISFET57各自的栅极控制)。例如，栅极控制电路25在向输入电极13输入的外部控制信号IN为高电平的使能状态(＝相当于第一动作状态)下，在使第一MISFET56以及第二MISFET57均接通、而在使外部控制信号IN成为低电平的非使能状态(＝相当于第二动作状态)下，以使第一MISFET56以及第二MISFET57均断开的方式，生成第一MISFET56以及第二MISFET57各自的栅极信号G1以及G2。
此外，在作为低边开关使用的半导体装置1中，外部控制信号IN不仅作为功率MISFET9的接通/断开控制信号发挥功能，而且还用作半导体装置1的电源电压。
另外，栅极控制电路25具备以下功能：从有源钳位电路26接受内部节点电压Vy的输入，在从使能状态(IN＝H)向非使能状态(IN＝L)迁移后、施加了有源钳位电路26的限制之前(＝输出电压VOUT成为钳位之前)，使第二MISFET57的栅极源极间短路的功能，也就是，通过作为G2＝GND而使第二MISFET57完全停止，来实现功率MISFET9的第一半接通控制。
有源钳位电路26连接于第一MISFET56的漏极栅极间，当漏极电极11的输出电压VOUT成为过电压时，使第一MISFET56强制性地接通(未全部断开)，从而将第一MISFET56以及第二MISFET57各自的漏极源极间电压(＝VOUT－GND)限制为预定的钳位电压Vclp以下。此外，第二MISFET57无助于有源钳位动作，因此在该漏极栅极间未连接有源钳位电路26。
图11是表示图9中的栅极控制电路25以及有源钳位电路26的一个构成例的电路图。
首先，对有源钳位电路26的结构进行具体说明。本结构例的有源钳位电路26包含m级(例如m＝8)齐纳二极管列264和n级(例如n＝3)二极管列265。
齐纳二极管列264的阴极和第一MISFET56以及第二MISFET57各自的漏极均与漏极电极11(＝相当于施加有输出电压VOUT的输出电极OUT)连接。此外，如上述的图9以及图10所示，可在漏极电极11连接线圈、螺线管等感应性负载L。齐纳二极管列264的阳极与二极管列265的阳极连接。二极管列265的阴极与第一MISFET56的栅极(＝栅极信号G1的施加端)连接。
以下，对栅极控制电路25的结构进行具体说明。本结构例的栅极控制电路25包含P通道型MOS场效应晶体管M1以及M2、N通道型MOS场效应晶体管M3、电阻R1H以及R1L、电阻R2H以及R2L、电阻R3、以及开关SW1～SW3。
开关SW1连接于输入电极13与电阻R1H(＝相当于第一上侧电阻)的第一端之间，根据反转低电压检测信号UVLOB(＝使低电压检测信号UVLO的逻辑电平反转的信号)而接通/断开。若更具体地叙述，则开关SW1在UVLOB＝H(UVLO＝L)时接通，在UVLOB＝L(UVLO＝H)时断开。
开关SW2连接于输入电极13与电阻R2H(＝相当于第二上侧电阻)的第一端之间，根据反转低电压检测信号UVLOB而接通/断开。若更具体地叙述，则开关SW2在UVLOB＝H(UVLO＝L)时接通，在UVLOB＝L(UVLO＝H)时断开。
开关SW3连接于有源钳位电路26中的内部节点电压Vy的施加端(＝例如，齐纳二极管列264与二极管列265的连接节点)与电阻R3的第一端之间，根据低电压检测信号UVLO而接通/断开。若更具体地叙述，则开关SW3在UVLO＝H(UVLOB＝L)时接通，在UVLO＝L(UVLOB＝H)时断开。此外，内部节点电压Vy的施加端并不限定于上述说明，例如，也可以使用形成二极管列265的n级二极管中任意的阳极电压作为内部节点电压Vy。
另外，低电压检测信号UVLO以及反转低电压检测信号UVLOB根据外部控制信号IN(＝相当于半导体装置1的电源电压)与低电压检测阈值Vuvlo的比较结果来切换各自的逻辑电平。若更具体地叙述，则当IN＜Vuvlo时，成为UVLO＝H、UVLOB＝L(UVLO检测时的逻辑电平)，开关SW1以及SW2断开而开关SW3接通。反之，当IN＞Vuvlo时，成为UVLO＝L、UVLOB＝H(UVLO解除时的逻辑电平)，开关SW1以及SW2接通而开关SW3断开。这样，开关SW1以及SW2和开关SW3相辅相成地接通/断开。
电阻R1H的第二端和晶体管M1的源极以及背栅极均与第一MISFET56的栅极连接。晶体管M1的漏极与电阻R1L(＝相当于第一下侧电阻)的第一端连接。电阻R1L的第二端与源极电极12(＝相当于施加有接地电压GND的接地电极GND)连接。晶体管M1的栅极与输入电极13连接。
电阻R2H的第二端和晶体管M2的源极以及背栅极均与第二MISFET57的栅极连接。晶体管M2的漏极与电阻R2L(＝相当于第二下侧电阻)的第一端连接。电阻R2L的第二端与源极电极12(＝相当于接地电极GND)连接。晶体管M2的栅极与输入电极13连接。
晶体管M3的漏极与第二MISFET57的栅极连接。晶体管M3的栅极与电阻R3的第一端连接。晶体管M3的源极以及背栅极和电阻R3的第二端与源极电极12连接。
以下，将第一MISFET56的栅极源极间电压设为Vgs1、将晶体管M3的导通阈值电压设为Vth、将齐纳二极管列264的降伏电压设为mVZ、将二极管列265的顺方向降下电压设为nVF，来对有源钳位动作时的功率MISFET9的第一半接通控制进行说明。
图12是表示在半导体装置1中，在有源钳位动作时进行功率MISFET9的第一半接通控制的情形的时序图，从上依次描绘外部控制信号IN、低电压检测信号UVLO以及反转低电压检测信号UVLOB、栅极信号G1(实线)以及G2(虚线)、输出电压VOUT、以及输出电流IOUT。此外，在本图中，在漏极电极11(输出电极OUT)连接有感应性负载L。
在时刻t11，外部控制信号IN开始从低电平(＝断开功率MISFET9时的逻辑电平)向高电平(＝接通功率MISFET9时的逻辑电平)迁移。但是，在该时间点，为IN＜Vuvlo，因此成为UVLO＝H、UVLOB＝L。因此，在栅极控制电路25中，成为开关SW1以及SW2断开而开关SW3接通的状态，栅极信号G1以及G2维持为低电平，因此第一MISFET56以及第二MISFET57均成为断开。其结果，输出电流IOUT不流动，成为VOUT≈VB。
在时刻t12，若IN＞Vuvlo，则UVLO＝L、UVLOB＝H。因此，在栅极控制电路25中，成为开关SW1以及SW2接通而开关SW3断开的状态。此时，第一MISFET56以及第二MISFET57各自的栅极与输入电极13之间导通，因此栅极信号G1以及G2升高为高电平，第一MISFET56以及第二MISFET57均接通。其结果，输出电流IOUT开始流动，因此输出电压VOUT下降至接地电压GND附近。该状态相当于功率MISFET9的全接通状态。此外，栅极信号G1以及G2各自的升高速度(＝开关接通时的转换速率)能够根据电阻R1H以及R2H各自的电阻值来调整。
另外，由于开关SW3断开，因此不向晶体管M3的栅极施加有源钳位电路26的节点电压Vy，晶体管M3也不会意外地接通。
然后，在时刻t13中，外部控制信号IN开始从高电平向低电平迁移。其结果，晶体管M1以及M2接通，第一MISFET56以及第二MISFET57各自的栅极与源极电极12(＝接地电极GND)之间导通，因此栅极信号G1以及G2下降，第一MISFET56以及第二MISFET57从接通转为断开。此外，栅极信号G1以及G2各自的下降速度(＝开关断开时的转换速率)能够根据电阻R1L以及R2L各自的电阻值来调整。
此时，感应性负载L继续流动输出电流IOUT，直到释放出在功率MISFET9的接通期间积蓄的能量。其结果，输出电压VOUT迅速上升至比电源电压VB高的电压。
但是，在时刻t15，若输出电压VOUT上升至钳位电压Vclp(＝Vgs1+nVF+mVZ)，则通过有源钳位电路26的工作，第一MISFET56接通(未全部断开)，因此输出电流IOUT经由第一MISFET56放电。因此，输出电压VOUT被限制为钳位电压Vclp以下。这种有源钳位动作持续至感应性负载L中积蓄的能量释放完而输出电流IOUT不流出的时刻t16。
另一方面，若着眼于第二MISFET57，则在时刻t14，成为IN＜Vuvlo，在低电压检测信号UVLO从低电平升高为高电平的时间点，开关SW3接通，因此成为向晶体管M3的栅极施加有源钳位电路26的节点电压Vy(＞Vth)的状态。因此，晶体管M3接通，第二MISFET57的栅极源极间短路(G2＝VOUT)。
即，第二MISFET57通过晶体管M3的工作，在施加了有源钳位电路26的限制之前(时刻t15以前)完全停止。该状态相当于功率MISFET9的第一半接通状态。
这样，通过进行从全接通状态向第一半接通状态的切换，从而有源钳位动作时(＝时刻t15～t16)的通道利用率RU超过零且小于通常动作时(＝时刻t11～t13)的通道利用率RU。
因此，在通常动作时，特性通道比例RC相对地增加(例如RC＝50％)。由此，电流路径相对地增加，因此能够实现面积电阻率Ron·A(接通电阻)的减少。另一方面，在有源钳位动作时，特性通道比例RC相对地减少(例如RC＝25％)。由此，能够抑制感应性负载L的反电动势引起的急剧的温度上升，因此能够实现有源钳位耐量Eac的提高。
因而，能够提供一种半导体装置1，其能够脱离图6所示的权衡的关系，能够实现优异的面积电阻率Ron·A以及优异的有源钳位耐量Eac的兼顾。尤其是，在IPD领域中，为了驱动更大的感应性负载L，有源钳位耐量Eac成为重要的特性之一。
此外，在图9～图12中，对在有源钳位动作时应用了第一半接通控制的例子进行了说明。但是，也可以在有源钳位动作时应用第二半接通控制。该情况下，理解为将第一MISFET56与第二MISFET57相互调换即可。
＜关于输出过冲的考察＞
图13是用于说明有源钳位动作时会产生的输出过冲的产生原因的图。本结构例的半导体装置1是与上述的第一实施方式(图11)基本上相同的结构，但作为有源钳位电路26的变动，对该电路结构加以若干变更。
若根据本图叙述，则有源钳位电路26除了齐纳二极管列264以及二极管列265以外，还包含晶体管M4(例如N通道型的MISFET)和电阻R11以及R12。晶体管M4的漏极与功率MISFET9的漏极连接。晶体管M4的源极与栅极信号G1的施加端(＝第一MISFET56的栅极)连接。晶体管M4的栅极和电阻R11的第一端与二极管列265的阴极连接。
电阻R11的第二端和电阻R12的第一端作为钳位使能信号CLAMP＿EN(＝相当于有源钳位电路26的内部节点电压)的输出端，与晶体管M3的栅极连接。电阻R12的第二端与接地端连接。
这样，在有源钳位电路26中，为了调整钳位使能信号CLAMP＿EN的信号电平(电压值)，也可以追加晶体管M4、以及电阻R11及R12。
在本结构例的半导体装置1中，功率MISFET9连接于漏极电极11(＝输出电极OUT)与接地电极之间，相当于以如下方式构成的栅极分割晶体管，即接通电阻通过使用了多个栅极信号G1以及G2的多个通道区域的个别控制而变化。此外，功率MISFET9等效地包含以如下方式构成的第一MISFET56以及第二MISFET57，即在漏极电极11(＝输出电极OUT)与接地电极之间并联连接。关于这方面，如上所述。
栅极控制电路25作为其基本动作以如下方式进行第一MISFET56以及第二MISFET57各自的栅极控制，即在功率MISFET9的接通状态下将第一MISFET56以及第二MISFET57接通，在功率MISFET9的断开状态下将第一MISFET56以及第二MISFET57断开。此外，图中的栅极驱动器25x例如也可以由图11的开关SW1及SW2、晶体管M1及M2、电阻R1H及R2H、以及电阻R1L及R2L形成。
另外，栅极控制电路25包含连接于第二MISFET57的栅极源极间的晶体管M3。若钳位使能信号CLAMP＿EN比导通阈值电压Vth高，则晶体管M3接通，使第二MISFET57的栅极源极间短路。
因此，第二MISFET57在有源钳位电路26对输出电压VOUT施加限制之前完全停止。其结果，功率MISFET9的接通电阻升高，因此能够提高有源钳位耐量Eac。
但是，在本结构例的半导体装置1中，有在第二MISFET57断开时产生输出过冲(＝输出电压VOUT的意外的迅速上升)的担忧。若产生这样的输出过冲，则对功率MISFET9施加元件耐压以上的电压，会成为故障的原因。以下对输出过冲的产生机理进行详细说明。
在此，为了考虑功率MISFET9的影响，如下定义。第一，在功率MISFET9中，将第一MISFET56接通时的电流能力设为gm1[S]，将第二MISFET57接通时的电流能力设为gm2[S]。第二，晶体管M3的栅极源极间电压Vgs3设为恒定值，晶体管M3的电流能力设为gm3[S]＝无限大。第三，齐纳二极管列264的降伏电压mVZ、以及二极管列265的顺方向降下电压nVF均设为恒定值(无二极管的漂移)。第四，将第二MISFET57断开的瞬间的功率MISFET9的漏极电流设为Id0。
(i)第一MISFET56与第二MISFET57均接通时的输出钳位电压VOUT(CL)_1由以下(1)式表示。此外，(1)式中的Vgs0_1表示本条件(i)下的功率MISFET9的栅极源极间电压。
VOUT(CL)_1＝Vgs0_1+Vgs4+nVf+mVz
＝Id0/(gm1+gm2)+Vgs4+nVf+mVz…(1)
(ii)第二MISFET57断开时的输出钳位电压VOUT(CL)_2由以下(2)式表示。此外，(2)式中的Vgs0_2表示本条件(ii)下的功率MISFET9的栅极源极间电压。
VOUT(CL)_2＝Vgs0_2+Vgs4+nVf+mVz
＝Id0/gm1+Vgs4+nVf+mVz…(2)
(iii)在第二MISFET57断开的瞬间产生的输出过冲ΔVOUT(CL)由以下(3)式表示。
ΔVOUT(CL)＝|VOUT(CL)_1-VOUT(CL)_2|
＝|Id0/(gm1+gm2)-Id0/gm1|
＝Id0{1/gm1-1/(gm1+gm2)}…(3)
图14是表示产生输出过冲的情形的时序图，从上依次描绘外部控制信号IN、流向功率MISFET9的漏极电流Id、输出电压VOUT、以及栅极信号G1及G2。
外部控制信号IN的高电平期间(＝时刻t21～t22)相当于功率MISFET9的接通期间。因此，输出电压VOUT下降至大致接地电位，向功率MISFET9流动漏极电流Id。此时，栅极信号G1及G2均成为高电平，因此第一MISFET56以及第二MISFET57均接通。该状态相当于上述的全接通状态。
在时刻t22，若外部控制信号IN下降至低电平，则栅极信号G1及G2从高电平下降，因此第一MISFET56以及第二MISFET57从接通转为断开。其结果，漏极电流Id开始减少。
此时，感应性负载L持续流动输出电流IOUT，直到释放出在功率MISFET9的接通期间积蓄的能量。其结果，输出电压VOUT迅速上升至比电源电压VB高的电压。
伴随输出电压VOUT的上升，在时刻t23，若钳位使能信号CLAMP＿EN超过晶体管M3的导通阈值电压Vth，则晶体管M3接通，第二MISFET57的栅极源极间短路。该状态相当于上述的第一半接通状态。
这样，通过将功率MISFET9从全接通状态切换为第一半接通状态，从而有源钳位动作期间Ty(＝时刻t23～t24)的通道利用率RU超过零且小于通常动作期间Tx(＝时刻t21～t23)的通道利用率RU。
即，在有源钳位动作期间Ty，与通常动作期间Tx相比，特性通道比例RC相对地减少(例如RC＝50％→12％)。由此，能够抑制感应性负载L的反电动势引起的急剧的温度上升，因此能够实现有源钳位耐量Eac的提高。关于这方面，如上所述。
另外，在将第二MISFET57陡然断开的情况下，功率MISFET9的电流能力急剧下降(gm1+gm2→gm1)。相对于此，第二MISFET57断开的瞬间的功率MISFET9的漏极电流Id0为恒定。因此，通过失去了去处的漏极电流Id0，功率MISFET9的栅极源极间电压Vgs0(＝栅极信号G1)迅速上升ΔVgs0，导致依赖于此的输出过冲ΔVOUT(CL)在输出电压VOUT中产生。
此外，从上述的(3)式可知，输出过冲ΔVOUT(CL)依赖于漏极电流Id0和功率MISFET9的电流能力(更准确地说，电流能力的变化量{1/gm1-1/(gm1+gm2)})。依次，为了减少输出过冲ΔVOUT(CL)，重要的是将功率MISFET9中的电流能力的变化量抑制为较小。以下提出了基于上述的考察的新的实施方式。
＜半导体装置(第二实施方式)＞
图15是表示半导体装置1的第二实施方式的图。本实施方式的半导体装置1以上述的图13为基本，新包含连接于晶体管M3的栅极源极间的电容器C，作为栅极控制电路25的构成要素。
通过追加上述的电容器C，晶体管M3的栅极电压(＝钳位使能信号CLAMP＿EN)具有预定的时间常数τ而缓慢地上升。因此，晶体管M3的导通度逐渐变高，因此栅极信号G2(＝第二MISFET57的栅极源极间电压Vgs2)也缓慢地下降。即，通过追加电容器C，栅极信号G2的下降被延迟。
若采用别的方法，则栅极控制电路25也可以构成为，将功率MISFET9从接通状态迁移到断开状态之后，输出电压VOUT被有源钳位电路26限制之前，使功率MISFET9的接通电阻缓慢地升高。
通过采用这种结构，能够使功率MISFET9的电流能力缓慢地下降，因此能够抑制输出过冲。
此外，通过在第二MISFET57的栅极源极间连接电容器，也能够抑制输出过冲ΔVOUT(CL)。但是，需要注意的是对功率MISFET9的通常动作也会带来影响。另外，例如，在以上述的图11为基本的情况下，与电阻R3并联地连接电容器即可。
图16是表示由第二实施方式的半导体装置1抑制输出过冲ΔVOUT(CL)的情形的图，与之前的图14相同，从上依次描绘外部控制信号IN、流向功率MISFET9的漏极电流Id、输出电压VOUT、以及栅极信号G1及G2。
如本图中的虚线所示，在晶体管M3接通的时刻t23以后，通过使栅极信号G2缓慢地下降，能够避免栅极信号G1(＝栅极源极间电压Vgs0)的迅速上升，进而抑制输出过冲的产生。
此外，流向功率MISFET9的漏极电流Id与感应性负载L的放电一起减少。因此，如果与漏极电流Id的减少一致地使功率MISFET9的接通电阻缓慢地升高，则能够抑制输出过冲。
＜半导体装置(第二实施方式)＞
图17是表示半导体装置1的第三实施方式的图。本实施方式的半导体装置1以上述的图13为基本，包含电流源CS作为栅极控制电路25的构成要素，来代替晶体管M3。
电流源CS连接于第二MISFET57的栅极源极间，根据钳位使能信号CLAMP＿EN(＝有源钳位电路26的内部节点电压)而接通/断开。例如，电流源CS在钳位使能信号CLAMP＿EN超过预定值时接通，从第二MISFET57的栅极朝向接地端引入恒定电流。
根据上述的电流源CS，与使第二MISFET57的栅极源极间单纯地短路的结构(图13)不同，能够使栅极信号G2(＝第二MISFET57的栅极源极间电压Vgs2)也缓慢地下降。因此，与上述的第二实施方式(图15)相同，能够使功率MISFET9的电流能力缓慢地下降，因此能够抑制输出过冲。
＜半导体装置(变形例)＞
此外，功率MISFET9的栅极分割数也可以为3以上。该情况下，通过与漏极电流Id的减少一致地使功率MISFET9的接通电阻阶段性地升高，能够抑制输出过冲。
＜对车辆的应用＞
图18是表示车辆的一个构成例的外观图。本结构例的车辆X搭载电池(本图中未图示)、以及从电池接受电源电压的供给而动作的各种电子设备X11～X18。此外，关于本图中的电子设备X11～X18的搭载位置，为了便于图示，有与实际不同的情况。
电子设备X11是进行与发动机关联的控制(注入控制、电子节流阀控制、怠速控制、氧传感器加热器控制、以及自动巡航控制等)的发动机控制单元。
电子设备X12是进行HID[high intensity dischargedlamp，高强度放电灯]、DRL[daytime running lamp，昼间行车灯]等的点亮熄灭控制的灯控制单元。
电子设备X13是进行与变速器关联的控制的变速器控制单元。
电子设备X14是进行与车辆X的运动关联的控制(ABS[anti-lock brake system，防抱死制动系统]控制、EPS[electric power steering，电动助力转向]控制、电子悬架控制等)的车身控制单元。
电子设备X15是进行门锁、防盗警报等的驱动控制的安全控制单元。
电子设备X16是刮水器、电动门镜、电动车窗、缓冲器(减振器)、电动天窗、以及电动座椅等作为标准装备品、摄像机选项品而在工厂出货阶段组装于车辆X的电子设备。
电子设备X17是车载A/V[audio/visual，音频/视频]设备、汽车导航系统、以及ETC[electronic tollcolle ctionsystem，电子收费系统]等作为用户选项品而任意地装配于车辆X的电子设备。
电子设备X18是车载鼓风机、油泵、水泵、电池冷却风扇等具备高耐压系马达的电子设备。
此外，上述说明的半导体装置1也能够组装于电子设备X11～X18的任一个。
＜总结＞
以下，对上述说明的各种实施方式进行总结性地叙述。
例如，本说明书中公开的半导体装置采用如下结构(第一的结构)，具有：栅极分割晶体管，其连接于输出电极与接地电极之间且能够进行多个通道区域的个别控制；有源钳位电路，其构成为将出现在上述输出端子的输出电压限制为钳位电压以下；以及栅极控制电路，其构成为在上述栅极分割晶体管从接通状态向断开状态迁移后、且上述输出电压被上述有源钳位电路限制之前，使上述栅极分割晶体管的接通电阻缓慢地或者阶段性地升高。
此外，在由上述第一结构构成的半导体装置中，也可以采用如下结构(第二结构)，上述栅极分割晶体管包含以在上述输出电极与上述接地电极之间并联连接的方式构成的第一晶体管以及第二晶体管，上述栅极控制电路以在上述接通状态下将上述第一晶体管以及上述第二晶体管接通、在上述断开状态下将上述第一晶体管以及上述第二晶体管断开的方式，进行上述第一晶体管以及上述第二晶体管各自的栅极控制。
另外，在由上述第二结构构成的半导体装置中，也可以采用如下结构(第三结构)，上述栅极控制电路在从上述接通状态向上述断开状态迁移后、且上述输出电压被上述有源钳位电路限制之前，使上述第二晶体管的栅极源极间电压缓慢地下降。
另外，在由上述第三结构构成的半导体装置中，也可以采用如下结构(第四结构)，上述栅极控制电路包括：第三晶体管，其连接于上述第二晶体管的栅极源极间，且构成为根据上述有源钳位电路的内部节点电压而接通/断开；以及电容器，其连接于上述第三晶体管的栅极源极间。
另外，在由上述第三结构构成的半导体装置中，也可以采用如下结构(第五结构)，上述栅极控制电路包括电流源，该电流源与上述第二晶体管的栅极源极间连接，且构成为根据上述有源钳位电路的内部节点电压而接通/断开。
另外，在由上述第四或者第五结构构成的半导体装置中，也可以采用如下结构(第六结构)，上述有源钳位电路包括：齐纳二极管，其构成为阴极与上述第一晶体管的漏极连接；以及二极管，其构成为阳极与上述齐纳二极管的阳极连接而阴极与上述第一晶体管的栅极或者连接于上述第一晶体管的栅极漏极间的第四晶体管的栅极连接。
另外，在由上述第六结构构成的半导体装置中，也可以采用如下结构(第七结构)，上述内部节点电压是上述二极管的阴极电压或者其分压电压。
另外，例如，在本说明书中公开的电子设备也可以采用如下结构(第八结构)，具有：由上述第一～第七任一个结构构成的半导体装置；以及与上述半导体装置连接的负载。
此外，在由上述第八结构构成的电子设备中，也可以采用如下结构(第九结构)，上述负载是感应性负载。
另外，例如，本说明书中公开的车辆采用如下结构(第十结构)，具有由上述第八或者第九结构构成的电子设备。
＜其他变形例＞
此外，在上述的实施方式中，以车载用低边开关IC为例进行了说明，但本说明书中公开的发明的应用对象不限定于此，能够以供其他用途的车载用IPD[intelligent powerdevice，智能功率设备](车载用低边开关IC、车载用电源IC等)为首，广泛应用于具有功率晶体管的全部半导体装置。
即，本说明书中公开的发明除了上述实施方式以外，还能够在不脱离其技术创作的主旨的范围内加以各种变更。即，上述实施方式在所有方面为例示，应认为是没有限制的，应理解为，本发明的技术的范围不是由上述实施方式的说明，而是由技术方案的范围示出，包含属于与技术方案的范围均等的意思以及范围内所有的变更。
符号的说明
1—半导体装置，2—半导体层，3—第一主面，4—第二主面，5A～5D—侧面，6—输出区域，7—输入区域，8—区域分离构造，9—功率MISFET，11—漏极电极，12—源极电极，13—输入电极，17—栅极控制配线，17A—第一栅极控制配线，17B—第二栅极控制配线，17C—第三栅极控制配线，23—电压控制电路，24—保护电路，25—栅极控制电路，25x—栅极驱动器，26—有源钳位电路，264—齐纳二极管列，265—二极管列，30—驱动电压生成电路，31—电压生成电路，32—电压生成电路，33—基准电流生成电路，34—电流保护电路，36—过热保护电路，38—振荡电路，39—电荷泵电路，40—驱动信号输出电路，51—半导体基板，52—外延层，53—漏极区域，54—漂移区域，55—主体区域，56—第一MISFET，57—第二MISFET，58—第一FET构造，60—第一沟槽栅极构造，61—第一侧壁，62—第二侧壁，63—底壁，68—第二FET构造，70—第二沟槽栅极构造，71—第一侧壁，72—第二侧壁，73—底壁，75—单元区域，81—第一栅极沟槽，82—第一绝缘层，83—第一电极，84—第一底侧绝缘层，85—第一开口侧绝缘层，86—第一底侧电极，87—第一开口侧电极，88—第一中间绝缘层，91—第一通道区域，92—第一源极区域，93—第一接触区域，101—第二栅极沟槽，102—第二绝缘层，103—第二电极，104—第二底侧绝缘层，105—第二开口侧绝缘层，106—第二底侧电极，107—第二开口侧电极，108—第二中间绝缘层，111—第二通道区域，112—第二源极区域，113—第二接触区域，120—沟槽接触构造，121—第一侧壁，122—第二侧壁，123—底壁，131—接触沟槽，132—接触绝缘层，132A—绝缘层，133—接触电极，133A—电极，139—第三盖绝缘层，C—电容器，CS—电流源，DZ—齐纳二极管，L—感应性负载，M1～M4—晶体管，OUT—输出电极，R、R1H、R1L、R2H、R2L、R3、R11、R12—电阻，SW1～SW3—开关，X—车辆，X11～X18—电子设备。

Claims (10)

1.一种半导体装置，其特征在于，具有：
栅极分割晶体管，其连接于输出电极与接地电极之间且能够进行多个通道区域的个别控制；
有源钳位电路，其构成为将出现在上述输出端子的输出电压限制为钳位电压以下；以及
栅极控制电路，其构成为在上述栅极分割晶体管从接通状态向断开状态迁移后、且上述输出电压被上述有源钳位电路限制之前，使上述栅极分割晶体管的接通电阻缓慢地或者阶段性地升高。
2.根据权利要求1所述的半导体装置，其特征在于，
上述栅极分割晶体管包含以在上述输出电极与上述接地电极之间并联连接的方式构成的第一晶体管以及第二晶体管，
上述栅极控制电路以在上述接通状态下将上述第一晶体管以及上述第二晶体管接通、在上述断开状态下将上述第一晶体管以及上述第二晶体管断开的方式，进行上述第一晶体管以及上述第二晶体管各自的栅极控制。
3.根据权利要求2所述的半导体装置，其特征在于，
上述栅极控制电路在从上述接通状态向上述断开状态迁移后、且上述输出电压被上述有源钳位电路限制之前，使上述第二晶体管的栅极源极间电压缓慢地下降。
4.根据权利要求3所述的半导体装置，其特征在于，
上述栅极控制电路包括：
第三晶体管，其连接于上述第二晶体管的栅极源极间，且构成为根据上述有源钳位电路的内部节点电压而接通/断开；以及
电容器，其连接于上述第三晶体管的栅极源极间。
5.根据权利要求3所述的半导体装置，其特征在于，
上述栅极控制电路包括电流源，该电流源与上述第二晶体管的栅极源极间连接，且构成为根据上述有源钳位电路的内部节点电压而接通/断开。
6.根据权利要求4或5所述的半导体装置，其特征在于，
上述有源钳位电路包括：
齐纳二极管，其构成为阴极与上述第一晶体管的漏极连接；以及
二极管，其构成为阳极与上述齐纳二极管的阳极连接而阴极与上述第一晶体管的栅极或者连接于上述上述第一晶体管的栅极漏极间的第四晶体管的栅极连接。
7.根据权利要求6所述的半导体装置，其特征在于，
上述内部节点电压是上述二极管的阴极电压或者其分压电压。
8.一种电子设备，其特征在于，具有：
权利要求1～7任一项中所述的半导体装置；以及
与上述半导体装置连接的负载。
9.根据权利要求8所述的电子设备，其特征在于，
上述负载是感应性负载。
10.一种车辆，其特征在于，
具有权利要求8或9所述的电子设备。
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