JP2016092338A - トレンチゲート構造を備えた半導体装置およびその製造方法 - Google Patents
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- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
- H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
- H01L29/0873—Drain regions
- H01L29/0882—Disposition
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
- H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
- H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
- H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
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- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54426—Marks applied to semiconductor devices or parts for alignment
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- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54473—Marks applied to semiconductor devices or parts for use after dicing
- H01L2223/54486—Located on package parts, e.g. encapsulation, leads, package substrate
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/0601—Structure
- H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
- H01L2224/29001—Core members of the layer connector
- H01L2224/29099—Material
- H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
- H01L2224/45124—Aluminium (Al) as principal constituent
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
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- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45147—Copper (Cu) as principal constituent
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
- H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/838—Bonding techniques
- H01L2224/83801—Soldering or alloying
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
- H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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Abstract
【解決手段】
ゲートトレンチ14が形成されたエピタキシャル層12と、ゲートトレンチ14の内面に沿って形成されたゲート絶縁膜20と、ゲート絶縁膜20を介してゲートトレンチ14に埋設され、中間絶縁膜24を挟んで上下に分離された下部電極層26および上部電極層30を有するゲート電極25と、上部電極層30および中間絶縁膜24を貫通して、下部電極層26に至るようにゲートトレンチ14内に形成され、下部電極層26と上部電極層30とを電気的に接続するゲートコンタクト43とを含む、半導体装置1を形成する。
【選択図】図4
Description
本発明の他の目的は、複雑な構造を回避でき、低抵抗化を図ることができる半導体装置およびその製造方法を提供することである。
この構成によれば、ゲートトレンチにゲート電極が埋設されたトレンチゲート構造が形成されている。加えて、ゲート電極は、中間絶縁膜を挟んで上下に分離された下部電極および上部電極を含むスプリットゲート構造を有している。
これに対して、本発明の構成によれば、ゲートコンタクトが、上部電極および中間絶縁膜を貫通して下部電極に至るように、ゲートトレンチ内に形成されている。ゲートコンタクトは、ゲートトレンチ内において、下部電極と上部電極とを電気的に接続(短絡)している。しかも、ゲートコンタクトが熱の発生源の近くに形成されているので、当該ゲートコンタクトを放熱材として機能させることができる。
この構成によれば、ゲートコンタクトが、ゲートトレンチに沿って形成されているので、当該ゲートコンタクトが放熱材として機能する面積を効果的に拡大できる。その結果、ゲートコンタクトによる放熱性を効果的に向上できる。
前記半導体装置において、前記ゲートコンタクトは、前記下部電極の上端部および前記中間絶縁膜に接する底部を有していてもよい。また、前記半導体装置において、前記ゲートコンタクトは、前記下部電極の上端部に接する底部と、前記中間絶縁膜に接する側部とを有していてもよい。ゲートコンタクトの底部を中間絶縁膜よりも下方の深さに位置させることにより、上部電極と下部電極とを良好に電気的に接続(短絡)できる。これらの構成において、前記上部電極は、前記下部電極側に向けて延び、前記中間絶縁膜を挟んで前記下部電極の側部と対向する下端部を有していてもよい。
この構成によれば、下部電極は、ゲート絶縁膜の厚膜部を挟んで半導体層と対向しているので、ゲート電極下部の容量成分を低減できる。また、上部電極は、ゲート絶縁膜の薄膜部を挟んでボディ領域と対向している。これにより、チャネルの制御性を向上できる。その結果、半導体装置のスイッチング応答速度を効果的に向上させることができる。
前記半導体装置において、前記第1導電型領域を貫通して前記ボディ領域に至るように形成された第1導電型領域用コンタクトを含んでいてもよい。
この構成によれば、第1導電型領域用コンタクトは、前述のゲートコンタクトと同様に、放熱材としての機能も有している。これにより、半導体層に生じた熱は、第1導電型領域用コンタクトを介して半導体層外に放散される。その結果、半導体装置全体の放熱性が向上する。また、第1導電型領域用コンタクトが半導体層上に形成される場合に比して、ゲート電極のより一層近くに、第1導電型領域用コンタクトが形成され得る。これにより、チャネルの制御性がより一層向上する。
前記半導体装置において、前記第1導電型領域用コンタクトは、前記ゲートコンタクトの底部よりも浅い位置に底部を有していてもよい。前記半導体装置において、前記第1導電型領域用コンタクトは、前記ゲートトレンチの長手方向に沿って形成されていることが好ましい。この構成によれば、第1導電型領域用コンタクトが、ゲートトレンチに沿って形成されているので、当該第1導電型領域用コンタクトが放熱材として機能する面積をより一層拡大できる。その結果、当該第1導電型領域用コンタクトによる放熱性をより一層向上できる。
このような効果と同様の効果を奏する半導体装置は、前記半導体装置の製造方法において、タングステンを含む前記第1導電型領域用コンタクトを形成することにより製造できる。
このような効果と同様の効果を奏する半導体装置は、前記半導体装置の製造方法において、前記上部電極を形成する工程の後、前記ゲートコンタクトを形成する工程に先立って、前記半導体層を覆う層間絶縁膜を形成する工程を含み、前記ゲートコンタクトが、前記層間絶縁膜、前記上部電極、および前記中間絶縁膜を順に貫通して前記下部電極に至るように形成されることにより製造できる。
このような効果と同様の効果を奏する半導体装置は、前記半導体装置の製造方法において、タングステンを含む前記ゲートコンタクトが形成されることにより製造できる。
この構成によれば、コントロール部としてのCMIS領域と、パワー部としてのVDMIS領域が一体的に形成されたIPM(Intelligent Power Module)構造を有する半導体装置を提供できる。
<第1実施形態>
図1は、本発明の第1実施形態に係る半導体装置1の模式的な平面図である。
半導体装置1は、平面視四角形状に形成された微小な半導体チップであり、VDMIS(Vertical Double Diffused Metal-Insulator-Semiconductor Field-Effect Transistor)を有するVDMIS領域2と、CMIS(Complementary MIS)を有するCMIS領域3と、コンデンサや抵抗等の受動素子を有する受動素子領域4とを含む。VDMIS領域2は、パワー部として形成されている。一方、CMIS領域2は、コントロール部として形成されている。これによって、半導体装置1は、IPM(Intelligent Power Module)構造を有している。
CMIS領域3および受動素子領域4のそれぞれは、VDMIS領域2から間隔を空けて形成されており、平面視四角環状のDTI(Deep Trench Isolation)構造5に取り囲まれている(クロスハッチング部参照)。CMIS領域3および受動素子領域4のそれぞれは、DTI構造5により、VDMIS領域2から電気的に分離されている。
<VDMIS領域2>
図2は、図1に示すVDMIS領域2の破線に囲まれた領域Dの斜視断面図である。図3は、図2に示すIII-III線に沿う断面図である。図2では、半導体層10上に形成された構成を選択的に取り除いて、当該半導体層10の構造を示している。
エピタキシャル層12には、単位セル13の一部を構成するゲートトレンチ14が互いに間隔を空けてストライプ状に複数形成されている。ゲートトレンチ14の幅は、たとえば0.5μm〜1.0μm(この実施形態では、0.6μm)である。ゲートトレンチ14の深さは、たとえば4.0μm〜5.0μm(この実施形態では、4.2μm)である。各ゲートトレンチ14の側部は、エピタキシャル層12の表面に対して垂直に形成されていてもよい。また、各ゲートトレンチ14の側部と底部とが交わるエッジ部は、各ゲートトレンチ14の外方へ向かう湾曲状に形成されていてもよい。
p型ボディ領域15は、ゲートトレンチ14のストライプ方向に沿って形成されている。p型ボディ領域15は、たとえばエピタキシャル層12の表面から1.0μm〜1.5μmの深さまで形成されている。p型ボディ領域15は、各ゲートトレンチ14の側部に露出しており、当該ゲートトレンチ14の側部の一部を形成している。p型ボディ領域15は、たとえば1.0×1016cm−3〜1.0×1018cm−3(本実施形態では、3.0×1017cm−3)の不純物濃度を有している。p型の不純物は、たとえば、B(ホウ素)またはAl(アルミニウム)等である(以下、同じ)。
図4に示すように、ゲート絶縁膜20は、下部電極層26と接する厚膜部21と、厚膜部21よりも小さい厚さを有し、上部電極層30とp型ボディ領域15との間に介在する第1薄膜部22とを含む。ゲート絶縁膜20は、さらに、厚膜部21よりも小さい厚さを有し、上部電極層30を覆う第2薄膜部23を含む。ゲート絶縁膜20の第1薄膜部22は、厚膜部21に対して、10分の1以下の厚さを有していることが好ましい。ゲート絶縁膜20の厚膜部21は、たとえば3000Å〜5000Åの厚さを有していてもよい。ゲート絶縁膜20の第1薄膜部22は、たとえば250Å〜500Åの厚さを有していてもよい。ゲート絶縁膜20は、たとえばシリコン酸化膜(SiO2)であってもよい。
p型ボディ領域15における上部電極層30がゲート絶縁膜20の第1薄膜部22を挟んで対向する領域が、VDMISのチャネル領域34である。チャネル領域34におけるチャネルの形成は、ゲート電極25の上部電極層30により制御される。
このように、VDMIS領域2では、ゲートトレンチ14にゲート電極25が埋設されることにより、トレンチゲート構造19が形成されている。VDMISを構成する単位セル13は、互いに隣り合う各トレンチゲート構造19間の中心線(境界)に挟まれた領域で定義される。つまり、1つの単位セル13は、1つのトレンチゲート構造19を含む。
ゲートコンタクトトレンチ44は、下部電極層26に至るように、層間絶縁膜42、ゲート絶縁膜20の第2薄膜部23、上部電極層30、および中間絶縁膜24を順に掘り下げて形成されている。ゲートコンタクトトレンチ44は、層間絶縁膜42、ゲート絶縁膜20の第2薄膜部23、および上部電極層30が露出する側部と、中間絶縁膜24および下部電極層26(凸部29)が露出する底部とを有している。
第1導電体層46は、表面および裏面(ゲートコンタクトトレンチ44側の面)がゲートコンタクトトレンチ44の内面に沿って形成されている。第2導電体層47は、第1導電体層46の厚さよりも大きい厚さを有しており、ゲートコンタクトトレンチ44を第1導電体層46上から埋め戻すように形成されている。ゲートコンタクトトレンチ44に対する第2導電体層47が占める割合は、ゲートコンタクトトレンチ44に対する第1導電体層46が占める割合よりも大きいことが好ましい。第1導電体層46の導電材料は、たとえばチタン(Ti)、窒化チタン(TiN)等であってもよい。一方、第2導電体層47の導電材料は、たとえばタングステン(W)であってもよい。
ソースコンタクトトレンチ49は、層間絶縁膜42、表面絶縁膜40、およびエピタキシャル層12(n型ソース領域17およびp型コンタクト領域18)を順に掘り下げて形成されている。ソースコンタクトトレンチ49は、p型ボディ領域15に至る底部を有している。ソースコンタクトトレンチ49の側部は、エピタキシャル層12の表面に対して垂直に形成されていてもよい。ソースコンタクトトレンチ49の側部と底部とが交わるエッジ部は、ソースコンタクトトレンチ49の外方へ向かう湾曲状に形成されていてもよい。p型ボディ領域15におけるソースコンタクトトレンチ49の側部および底部に沿う部分には、p型エクストラコンタクト領域51が選択的に形成されている。
図3に示すように、層間絶縁膜42上には、USG(Undoped Silica Glass)からなるUSG膜55が形成されている。USG膜55は、たとえば2000Å〜5000Åの厚さを有していてもよい。USG膜55には、USG膜55を貫通してソースコンタクト48に接続されるソースプラグ56が形成されている。
スプリットゲート構造における下部電極層26および上部電極層30の接続法の一例として、下部電極層26および上部電極層30のそれぞれをゲートトレンチ14の端部まで引き回して接続させる方式がある。この場合、たとえば、下部電極層26および上部電極層30のそれぞれは、中間絶縁膜24により電気的に分離された状態を保ちながら、ストライプ方向に沿って、ゲートトレンチ14の端部まで延びるように形成される。
<CMIS領域3>
図5は、図1に示すCMIS領域3を説明するための模式的な断面図であり、図1に示すV-V線に沿う断面図である。図5において、前述の図1〜図4に示された各部と対応する部分には同一の参照符号を付して、説明を省略する。
以下、DTI構造5の構成について説明した後、n−MIS領域61およびp−MIS領域62の各構成について説明する。
<DTI構造5>
図5に示すように、DTI構造5は、エピタキシャル層12に形成されたDTI用トレンチ63を含む。DTI用トレンチ63は、前述のゲートトレンチ14と同一の深さを有している。一方で、DTI用トレンチ63の幅は、たとえば1μm〜2μmであり(本実施形態では1.8μm)、前述のゲートトレンチ14の幅(0.5μm〜1.0μm)よりも幅広に形成されている。DTI用トレンチ63には、DTI用絶縁膜64を介してDTI用電極68が埋め込まれている。DTI用電極68は、DTI用中間絶縁膜67を挟んで上下に分離されたDTI用下部電極層69およびDTI用上部電極層70を含むスプリット構造を有している。
DTI用中間絶縁膜67は、第1部分66と一体的に連なるように形成されている。DTI用中間絶縁膜67は、第1部分65よりも小さい厚さを有していてもよい。DTI用中間絶縁膜67は、前述の中間絶縁膜24と同一の厚さ(500Å以上、たとえば600Å)を有していてもよい。
DTI用絶縁膜64の第2部分66は、DTI用上部電極層70の上端部を覆うように、当該DTI用上部電極層70上からDTI用トレンチ63を埋め戻すように形成されている。第2部分66は、エピタキシャル層12上に形成された前述の表面絶縁膜40と一体的に連なるように形成されている。第2部分66は、たとえば前述のゲート絶縁膜20の第2薄膜部23と同一厚さを有していてもよい。
DTIプラグ76は、USG膜55に形成されたDTIプラグ用トレンチ77と、当該DTIプラグ用トレンチ77に埋設された導電体層78とを含む。DTIプラグ用トレンチ77は、DTI用コンタクト73に沿って形成されていてもよい。DTIプラグ76の導電体層78は、前述のゲートコンタクト43と同様、第1導電体層46および第2導電体層47の積層構造を有している。DTIプラグ76には、たとえば、前述のソース電極膜59または別のソース電極膜が接続されており、グランド電位が印加されている。
DTI構造5によれば、複数の素子領域(VDMIS領域2およびCMIS領域3)を電気的に分離できるだけでなく、CMIS領域3やエピタキシャル層12等で生じた熱を、DTI構造5(DTI用コンタクト73)によってエピタキシャル層12外に放散させることができる。しかも、このようなスプリット構造(DTI用電極68)を有するDTI構造5は、前述のスプリットゲート構造(ゲート電極25)を有するトレンチゲート構造19と同一の工程で形成できる。これにより、半導体装置1の放熱性をより一層向上できる。また、DTI構造5を形成するためだけに、製造工程が増加することがない。
<n−MIS領域61/p−MIS領域62>
図5に示すように、n−MIS領域61におけるエピタキシャル層12には、p型ウェル領域81が形成されている。p型ウェル領域81は、たとえば、エピタキシャル層12の表面から、DTI用絶縁膜64を挟んでDTI用下部電極層69と対向する領域を有する深さまで形成されている。p型ウェル領域81の内方領域には、n+型ソース領域82とn+型ドレイン領域83とが互いに間隔を空けて選択的に形成されている。
n+型ソース領域82とn+型ドレイン領域83との間の領域がn−MIS領域61のn−MIS用チャネル領域87である。n−MIS用チャネル領域87におけるチャネルの形成は、n−MIS用ゲート電極84により制御される。n−MIS用ゲート電極84は、n−MIS用ゲート絶縁膜85を介してn−MIS用チャネル領域87に対向するように形成されている。
p+型ソース領域92およびp+型ドレイン領域93の間の領域がp−MIS領域62のp−MIS用チャネル領域97である。p−MIS用チャネル領域97におけるチャネルの形成は、p−MIS用ゲート電極94により制御される。p−MIS用ゲート電極94は、p−MIS用ゲート絶縁膜95を介してp−MIS用チャネル領域97に対向するように形成されている。
層間絶縁膜42およびUSG膜55には、n−MIS用ソースコンタクト100、n−MIS用ドレインコンタクト101、n−MIS用ゲートコンタクト102、p−MIS用ソースコンタクト103、p−MIS用ドレインコンタクト104、およびp−MIS用ゲートコンタクト105が形成されている。各コンタクト100〜105は、前述のゲートコンタクト43等と同様に、トレンチに導電体層が埋設された構成を有している。各コンタクト100〜105の具体的な構成については、前述のゲートコンタクト43等の構成と同様であるので、説明を省略する。
<半導体装置1の製造方法>
図6Aおよび図6Bは、図1に示す半導体装置1に係るVDMIS領域2およびCMIS領域3の製造工程の一例を説明するためのフローチャートである。
図7A〜図7Wは、図1に示す半導体装置1に係るVDMIS領域2の製造工程の一例を説明するための断面図であり、図3に対応する断面図である。図8A〜図8Wは、図1に示す半導体装置1に係るCMIS領域3の製造工程の一例を説明するための断面図であり、図5に対応する断面図である。
熱酸化膜110が除去された後、ゲートトレンチ14およびDTI用トレンチ63を形状を整える成形工程を追加してもよい。具体的には、熱酸化法により、ゲートトレンチ14およびDTI用トレンチ63の各内面を含むエピタキシャル層12の表面にライナー酸化膜(図示せず)を形成してもよい。ライナー酸化膜は、たとえば1500Åの厚さで形成されてもよい。ウェットエッチングによってライナー酸化膜を除去することにより、ゲートトレンチ14およびDTI用トレンチ63の形状を整えることができる。
次に、図7Lおよび図8Lに示すように、ポリシリコン層118の不要な部分が除去されて、CMIS領域3上に、n−MIS用ゲート電極84およびp−MIS用ゲート電極94が形成される。次に、たとえば、熱酸化法により、n−MIS用ゲート電極84およびp−MIS用ゲート電極94の各表面を覆うようにゲート表面絶縁膜86,96が形成される。ゲート表面絶縁膜86,96は、たとえば400Åの厚さで形成されてもよい。
イオン注入マスクの除去後、p+型ソース領域92およびp+型ドレイン領域93を形成すべき領域に選択的に開口を有する別のイオン注入マスク(図示せず)が形成される。次に、当該イオン注入マスクを介して、p型不純物が注入される。p型不純物の注入後、イオン注入マスクが除去される。その後、アニール処理が施されて、CMIS領域3にn+型ソース領域82、n+型ドレイン領域83、p+型ソース領域92、およびp+型ドレイン領域93が形成される(ステップS13)。
次に、図7Wおよび図8Wに示すように、ソースプラグ56、DTIプラグ76、および各コンタクト100〜105を覆うように、たとえばメッキ法により、AlCu膜を含む電極膜がUSG膜55上に形成される(ステップS21)。次に、電極膜が選択的に除去されて、ソース電極膜59、各ドレイン電極膜107a,107b、および各ゲート電極膜108a,108bに分離される。その後、半導体基板11の裏面にドレイン電極60が形成される。以上の工程を経て、半導体装置1が形成される。
比較的に深いゲートコンタクトトレンチ44およびDTI用コンタクトトレンチ74が形成された後に、比較的に浅いソースコンタクトトレンチ49が形成される場合、比較的に深いゲートコンタクトトレンチ44およびDTI用コンタクトトレンチ74を埋め戻すように、レジストマスク122が形成されなければならない。また、ソースコンタクトトレンチ49の形成後、ゲートコンタクトトレンチ44およびDTI用コンタクトトレンチ74からレジストマスク122が除去されなければならない。そのため、製造工程が難化するだけでなく、製造工程の所要時間も長くなる。
<第2実施形態>
図9は、本発明の第2実施形態に係る半導体装置130の模式的な断面図である。半導体装置130が前述の半導体装置1と異なる点は、VDMIS領域2に代えてIGBT領域131が形成されている点である。半導体装置130の主たる構成は、半導体装置1の構成と同様である(図3も併せて参照)。図9において、前述の図1〜図8Wに示された各部と対応する部分には同一の参照符号を付して、説明を省略する。
<第3実施形態>
図10は、本発明の第3実施形態に係る半導体装置135のトレンチゲート構造19を示す拡大断面図である。第3実施形態に係る半導体装置135が、前述の半導体装置1と異なる点は、ゲート電極25に代えてゲート電極136が形成されている点、およびゲートコンタクト43に代えてゲートコンタクト137が形成されている点である。その他の点は、前述の半導体装置1の構成と同様である(図3も併せて参照)。図10において、前述の図1〜図9に示された各部と対応する部分には同一の参照符号を付して、説明を省略する。
ゲートコンタクトトレンチ142は、下部電極層138に至るように、層間絶縁膜42、ゲート絶縁膜20の第2薄膜部23、上部電極層139、および中間絶縁膜24を順に掘り下げて形成されている。ゲートコンタクトトレンチ142は、層間絶縁膜42、ゲート絶縁膜20の第2薄膜部23、上部電極層139、中間絶縁膜24および下部電極層138が露出する側部と、下部電極層138が露出する底部とを有している。
以上、本発明の実施形態に係る形態について説明したが、本発明はさらに他の形態で実施することもできる。
なお、図11では、第1実施形態に係る半導体装置1の変形例として半導体装置143を示しているが、むろん、半導体装置143の構成は、第2実施形態の半導体装置130に係る構成および第3実施形態の半導体装置135に係る構成にも適用できる。図11では、前述の半導体装置1の構成と共通する構成については、同一の符号を付して説明を省略する。
ゲートコンタクト43は、ゲートトレンチ14の長手方向に沿って平面視格子状に形成されている。ゲートトレンチ14によって取り囲まれた平面視四角形状の領域内にソースコンタクト48(ソースコンタクトトレンチ49)が形成されている。図11では図示を省略しているが、n型ソース領域17およびp型コンタクト領域18は、ソースコンタクトトレンチ49の側部とゲートトレンチ14の側部との間の領域に選択的に形成されている。その他の構成は、前述の半導体装置1の構成と同様である。
図12では、第1実施形態に係る半導体装置1の変形例として半導体装置144を示しているが、むろん、半導体装置144の構成は、第2実施形態の半導体装置130に係る構成および第3実施形態の半導体装置135に係る構成にも適用できる。図12では、前述の半導体装置1の構成と共通する構成については、同一の符号を付して説明を省略する。
また、前述の第1および第2実施形態では、ゲートコンタクト43(ゲートコンタクトトレンチ44)が下部電極層26の凸部29と接する底部を有する例について説明したが、図13に示すような構成を採用してもよい。図13は、第3変形例に係る半導体装置147のトレンチゲート構造19を示す模式的な拡大断面図である。
図13に示すように、ゲートコンタクトトレンチ44は、下部電極層26に至るように、層間絶縁膜42、ゲート絶縁膜20の第2薄膜部23、上部電極層30、および中間絶縁膜24を順に掘り下げて形成されている。ゲートコンタクトトレンチ44は、層間絶縁膜42、ゲート絶縁膜20の第2薄膜部23、上部電極層30、中間絶縁膜24、および下部電極層26が露出する側部と、下部電極層26が露出する底部とを有している。このような構成であっても、前述の第1実施形態で述べた効果と同様の効果を奏することができる。
また、前述の各実施形態では、エピタキシャル層12の表面に対して垂直な側部を有するゲートトレンチ14およびDTI用トレンチ63の例について説明したが、ゲートトレンチ14およびDTI用トレンチ63は、開口から底部に向けて開口幅が狭まる断面視テーパ状に形成されていてもよい。
また、前述の各実施形態では、エピタキシャル層12の表面に対して垂直な側部を有するソースコンタクトトレンチ49の例について説明したが、ソースコンタクトトレンチ49は、開口から底部に向けて開口幅が狭まる断面視テーパ状に形成されていてもよい。
また、前述の各実施形態において、ゲートトレンチ14およびソースコンタクトトレンチ49が、同一深さで形成されていてもよい。この場合、ゲートトレンチ14およびソースコンタクトトレンチ49を同一の工程で形成してもよい。
また、前述の半導体装置1,130,135,143,144,147,148において、各半導体部分の導電型が反転された構成が採用されてもよい。つまり、p型の部分がn型であり、n型の部分がp型であってもよい。
図15は、前述の半導体装置1,130,135,143,144,147,148が搭載される半導体パッケージ151の一例を示す上面斜視図である。図16は、図15に示す半導体パッケージ151の内部構造を示す平面図である。図17は、図16に示すXVII-XVII線に沿う断面図である。以下では、前述の半導体装置1,130,135,143,144,147,148を、単に「半導体チップ150」と言う。
図16に示すように、パッケージ本体155内には、当該パッケージ本体155の表面を法線方向から見た平面視(以下、単に「平面視」と言う。)において、略矩形状の一対のリードフレーム152a,152bが配置されている。各リードフレーム152a,152bは、電気的に分離されるように、パッケージ本体155の長手方向に沿って互いに間隔を空けて配置されている。各リードフレーム152a,152bは、平面視において、半導体チップ150の面積よりも大きい面積を有している。
入力端子153aおよび入力端子153cは、ボンディングワイヤ157を介して、対応する半導体チップ150のVDMIS領域2に設けられたソースパッド6に電気的に各々接続されている。つまり、入力端子153aおよび入力端子153cは、グランド電位が印加されるグランド端子を構成している。一方、入力端子153bおよび入力端子153dは、ボンディングワイヤ157を介して、対応する半導体チップ150のCMIS領域4に電気的に各々接続されている。
各インナーリード158は、各リードフレーム152a,152bの表面に対して略水平に形成された平坦面を有する平板部160を含む。各平板部160は、各リードフレーム152a,152bの表面よりも上方(パッケージ本体155の表面側)に位置している。各平板部160は、半導体チップ150の表面(ドレイン電極60が形成されていない側の面)と略同一平面上に位置する平坦面を有していてもよい。各平板部160は、ボンディングワイヤ157を介して、各半導体チップ150に電気的に接続されている。
出力端子154aおよび出力端子154bは、一方側のリードフレーム152aおよび半田156を介して、半導体チップ150のドレイン電極60に電気的に接続された一対のドレイン端子を構成している。同様に、出力端子154cおよび出力端子154dは、他方側のリードフレーム152bおよび半田156を介して、半導体チップ150のドレイン電極60に電気的に接続された一対のドレイン端子を構成している。
図17に示すように、各インナーリード163は、各リードフレーム152a,152bの表面よりも上方(パッケージ本体155の表面側)に位置している。各インナーリード163は、パッケージ本体155内において、パッケージ本体155の裏面側に向けて延びる連結部165を介して、対応するリードフレーム152a,152bと一体的に連なるように形成されている。インナーリード163は、連結部165、リードフレーム152、および半田156を介して半導体チップ150に電気的に接続されている。
なお、各リードフレーム152a,152bに接続される各半導体チップ150は、互いに同一仕様のものであってもよいし、入力電圧、出力信号等が互いに異なる仕様のものであってもよい。また、この例では、2チャンネル型の半導体パッケージ151の例について説明したが、多数チャンネル型(3チャンネル以上)の半導体パッケージが採用されてもよい。また、1チャンネル型の半導体パッケージが採用されてもよい。1チャンネル型の半導体パッケージが採用される場合、図18に示す例を採用してもよい。
半導体パッケージ171が前述の半導体パッケージ151と異なる点は、半導体パッケージ171が1チャンネル型である点、一対のリードフレーム152a,152bに代えて1つのリードフレーム172を含む点、入力端子153a〜153dに代えて入力端子173a〜173dを含む点、出力端子154a〜154dに代えて出力端子174a〜174dを含む点、およびパッケージ本体155に代えてパッケージ本体175を含む点である。その他の点は、前述の半導体パッケージ151と同様である。図18〜図21において、前述の図15〜図17に示された部分と対応する部分には同一符号を付して説明を省略する。
各出力端子174a〜174dの上部の一部およびリードフレーム172側に位置する側部の一部は、パッケージ本体175に封止されている。一方、各出力端子174a〜174dの底部およびリードフレーム172の反対側に位置する側部は、パッケージ本体175の他方側の側部175bと下面とが交わる角部から露出している。各出力端子174a〜174dは、図19に示すように、パッケージ本体175の下面から突出するように露出していてもよい。各出力端子174a〜174dは、パッケージ本体175の下面よりもパッケージ本体175の内方部側に窪むように露出していてもよい。
以上の構成によれば、1つのリードフレーム172に1つの半導体チップ150が接続された1チャンネル型の半導体パッケージ171を提供できる。また、半導体パッケージ171によれば、リードフレーム172の下面172aがパッケージ本体175の下面から露出しているので、半導体チップ150で発生した熱を効果的に外部に放散できる。前述の半導体パッケージ151を参酌して、半導体パッケージ171を多数チャンネル型(2チャンネル以上)の半導体パッケージとしてもよい。
2 VDMIS領域
3 CMIS領域
5 DTI構造
10 半導体層
11 半導体基板
12 エピタキシャル層
14 ゲートトレンチ
15 p型ボディ領域
17 n型ソース領域
19 トレンチゲート構造
20 ゲート絶縁膜
21 厚膜部
22 第1薄膜部
24 中間絶縁膜
25 ゲート電極
26 下部電極層
28 上端部
30 上部電極層
40 表面絶縁膜
42 層間絶縁膜
43 ゲートコンタクト
44 ゲートコンタクトトレンチ
48 ソースコンタクト
49 ソースコンタクトトレンチ
63 DTI用トレンチ
64 DTI用絶縁膜
67 DTI用中間絶縁膜
68 DTI用電極
69 DTI用下部電極層
70 DTI用上部電極層
73 DTI用コンタクト
74 DTI用コンタクトトレンチ
130 半導体装置
131 IGBT領域
132 半導体基板
133 n型エミッタ領域
135 半導体装置
136 ゲート電極
137 ゲートコンタクト
138 下部電極
139 上部電極
142 ゲートコンタクトトレンチ
143 半導体装置
144 半導体装置
147 半導体装置
148 半導体装置
Claims (22)
- ゲートトレンチが形成された半導体層と、
前記ゲートトレンチの内面に沿って形成されたゲート絶縁膜と、
前記ゲート絶縁膜を介して前記ゲートトレンチに埋設され、中間絶縁膜を挟んで上下に分離された下部電極および上部電極を有するゲート電極と、
前記上部電極および前記中間絶縁膜を貫通して、前記下部電極に至るように前記ゲートトレンチ内に形成され、前記下部電極と前記上部電極とを電気的に接続するゲートコンタクトとを含む、半導体装置。 - 前記ゲートコンタクトは、前記ゲートトレンチの長手方向に沿って形成されている、請求項1に記載の半導体装置。
- 前記ゲートコンタクトは、前記下部電極の上端部および前記中間絶縁膜に接する底部を有している、請求項1または2に記載の半導体装置。
- 前記ゲートコンタクトは、前記下部電極の上端部に接する底部と、前記中間絶縁膜に接する側部とを有している、請求項1または2に記載の半導体装置。
- 前記半導体層の表面部に形成された第2導電型のボディ領域と、
前記ボディ領域内に形成された第1導電型領域とを含み、
前記ゲート絶縁膜は、前記下部電極と接する厚膜部と、前記厚膜部よりも小さい厚さを有し、前記上部電極と前記ボディ領域との間に介在する薄膜部とを含む、請求項1〜4のいずれか一項に記載の半導体装置。 - 前記ゲート絶縁膜の前記薄膜部は、前記ゲート絶縁膜の前記厚膜部に対して、10分の1以下の厚さを有している、請求項5に記載の半導体装置。
- 前記第1導電型領域を貫通して前記ボディ領域に至るように形成された第1導電型領域用コンタクトを含む、請求項5または6に記載の半導体装置。
- 前記第1導電型領域用コンタクトは、前記ゲートコンタクトの底部よりも浅い位置に底部を有している、請求項7に記載の半導体装置。
- 前記第1導電型領域用コンタクトは、前記ゲートトレンチの長手方向に沿って形成されている、請求項7または8に記載の半導体装置。
- 前記第1導電型領域用コンタクトは、タングステンを含む、請求項7〜9のいずれか一項に記載の半導体装置。
- 前記半導体層上に形成された層間絶縁膜を含み、
前記ゲートコンタクトは、前記層間絶縁膜を貫通して形成されている、請求項1〜10のいずれか一項に記載の半導体装置。 - 前記ゲートコンタクトは、タングステンを含む、請求項1〜11のいずれか一項に記載の半導体装置。
- 前記半導体層は、DTI(Deep Trench Isolation)構造によって電気的に分離された素子領域を含み、
前記DTI構造は、
前記半導体層に形成されたDTI用トレンチの内面に沿って形成されたDTI用絶縁膜と、
前記DTI用絶縁膜を介して前記DTI用トレンチに埋設され、DTI用中間絶縁膜を挟んで上下に分離されたDTI用下部電極およびDTI用上部電極を有するDTI用電極と、
前記DTI用上部電極および前記DTI用中間絶縁膜を貫通して、前記DTI用下部電極に至るように前記DTI用トレンチ内に形成され、前記DTI用下部電極と前記DTI用上部電極とを電気的に接続するDTI用コンタクトとを含む、請求項1〜12のいずれか一項に記載の半導体装置。 - 前記DTI用コンタクトには、グランド電位が印加されている、請求項13に記載の半導体装置。
- 前記素子領域は、第1導電型のMISFET(Metal-Insulator-Semiconductor Field-Effect Transistor)と、第2導電型のMISFETとを有するCMIS(Complementary MIS)領域を含む、請求項13または14に記載の半導体装置。
- 半導体層にゲートトレンチを形成する工程と、
前記ゲートトレンチの内面に沿ってゲート絶縁膜を形成する工程と、
前記ゲートトレンチの深さ方向途中部まで導電材料を埋設して下部電極を形成する工程と、
前記下部電極を絶縁膜で被覆することにより中間絶縁膜を形成する工程と、
前記中間絶縁膜上から前記ゲートトレンチを埋め戻すように導電材料を埋設して上部電極を形成する工程と、
前記上部電極および前記中間絶縁膜を貫通して前記下部電極に至り、前記下部電極と前記上部電極とを電気的に接続するゲートコンタクトを形成する工程とを含む、半導体装置の製造方法。 - 前記ゲートコンタクトは、前記ゲートトレンチの長手方向に沿って形成される、請求項16に記載の半導体装置の製造方法。
- 前記中間絶縁膜を形成する工程に先立って、前記ゲートトレンチの深さ方向途中部まで前記ゲート絶縁膜を選択的に除去することにより、前記下部電極と接する前記ゲート絶縁膜を厚膜部として残存させる工程を含み、
前記中間絶縁膜を形成する工程は、前記ゲート絶縁膜が除去された前記ゲートトレンチの内面に沿って前記厚膜部よりも小さい厚さを有する前記絶縁膜を形成して、前記ゲート絶縁膜としての薄膜部を形成する工程を含み、
前記半導体層の表面部に第2導電型の不純物を注入して、前記ゲート絶縁膜の前記薄膜部を挟んで前記上部電極と対向するボディ領域を形成する工程と、
前記ボディ領域における前記半導体層の表面部に第1導電型の不純物を注入して、第1導電型領域を形成する工程とを含む、請求項16または17に記載の半導体装置の製造方法。 - 前記第1導電型領域を貫通して前記ボディ領域に至る第1導電型領域用コンタクトを形成する工程を含む、請求項18に記載の半導体装置の製造方法。
- タングステンを含む前記第1導電型領域用コンタクトが形成される、請求項19に記載の半導体装置の製造方法。
- 前記上部電極を形成する工程の後、前記ゲートコンタクトを形成する工程に先立って、前記半導体層を覆う層間絶縁膜を形成する工程を含み、
前記ゲートコンタクトが、前記層間絶縁膜、前記上部電極、および前記中間絶縁膜を順に貫通して前記下部電極に至るように形成される、請求項16〜20のいずれか一項に記載の半導体装置の製造方法。 - タングステンを含む前記ゲートコンタクトが形成される、請求項16〜21のいずれか一項に記載の半導体装置の製造方法。
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