JP4981013B2 - 完全空乏領域化ボディ領域を有するロングチャネルトレンチゲート型パワーｍｏｓｆｅｔ - Google Patents

Description

本発明はＭＯＳＦＥＴに関するものであり、特にトレンチ内に形成されたゲートを有する型のトレンチゲート型パワーＭＯＳＦＥＴに関するものである。

パワーＭＯＳＦＥＴスイッチの主な性能上の目標は、所定のブレイクダウン電圧定格に対して最小のオン抵抗値を達成することである。このブレイクダウン電圧は、ＭＯＳＦＥＴがオフ状態にあるとき耐えられる電圧の測定値であり、オン抵抗値とはＭＯＳＦＥＴがオン状態にあるとき最小限の電力損失で流せる電流の測定値である。オン抵抗値は、スイッチがオン状態にあるとき、ドレイン−ソース間電圧とドレイン電流との比として定義される。

構造的には、パワーＭＯＳＦＥＴは二つの主なカテゴリに分類される。ラテラルＭＯＳＦＥＴでは、電流が、基板の表面上に形成されたソース領域とドレイン領域との間を主として「横向きに」流れる。バーチカルＭＯＳＦＥＴでは、電流が、基板の上側表面に配置されたソース領域と基板の裏側の近傍に配置されたドレイン領域との間で主として「垂直に」流れる。バーチカルＭＯＳＦＥＴの小分類の一つでは、ゲートが基板の上側表面上に延在するトレンチ（溝）内に形成される。トレンチ内にゲートが形成されたトレンチゲート型ＭＯＳＦＥＴの一例の断面図が図１に示されており、ここではＮ＋ソース領域１１、Ｎ＋＋基板１３及びＮ−エピタキシャル層（エピ層）１４を有するトレイン領域１２、及びＰ−ボディ領域１５を備えたＭＯＳＦＥＴ１０が示されている。電流は、ソース領域１１とドレイン領域１２間で、トレンチに設けられたゲート１６の側壁に隣接するＰ−ボディ領域１５におけるチャネルを流れる。上側から見ると、トレンチはＭＯＳＦＥＴを幾何学的形状のセルに分割するパターンをなしている。このセルの形状は矩形、正方形、五角形又は他の形状である。プレナー型二重拡散ＭＯＳＦＥＴの一例が、図２に示されており、このＭＯＳＦＥＴ２０はＮ＋ソース領域２１、Ｎ＋＋基板２３及びＮ−エピ層２４を有するドレイン領域２２、及びＰ−ボディ領域２５を備えている。電流はソース領域２１とドレイン領域２２との間、ゲート２６の直下のＰ−ボディ領域２５内のチャネルを通して流れる。

ＭＯＳＦＥＴ１０及び２０の双方において、ボディ領域（１５，２５）は、通常一定の電位にバイアスされる。特に、金属層１７，２７は、ボディ領域をＰ＋ボディコンタクト領域１８，２８を介してソース領域（１１、２１）に短絡する。ボディ領域１５，２５は、ドレイン−ソース間電位及びゲート−ドレイン間電位のいずれが高い場合でも、ボディ領域が完全に空乏領域化されない濃度まで、Ｐ型イオンでドープされる。ボディ領域が空乏領域化されず、ソース領域に常に短絡されていることから、ＭＯＳＦＥＴ１０，２０がオフ状態にあるときそれに印加される電圧は、ドレイン−ボディ接合部間に印加されているように見なすことができる。空乏領域は、ドレイン−ボディ接合部の周りに形成され、主としてより低濃度でドープされたドレイン側に形成される。

図３Ａは、図１の断面ＩＩＩ−ＩＩＩで切ったＭＯＳＦＥＴ１０の一部の断面図であり、図３Ｂは、ドレイン電圧が０のときの断面ＩＩＩ−ＩＩＩにおけるドーパント濃度の状態を示した図である。ソース−ボディ接合部Ｓ／Ｂを取り囲む空乏領域及びドレイン−ボディ接合部Ｄ／Ｂは図３Ｂに示されている。対応するエネルギーバンドの状態は図３Ｃに示されており、ここには伝導帯Ｅ_ｃ、価電子帯Ｅ_ｖ、及び固有レベル（intrinsic level）Ｅ_ｉが、フェルミ準位Ｅ_ｆと共に示されている。ソース−ボディ接合部は、電子がソースからドレインに流れるのを防ぐ内部エネルギー障壁を形成している。図３Ｂは、類似のエネルギーバンド図であり、伝導帯Ｅ_ｃのみが示されている。ソースとボディの間のエネルギー障壁の存在は明らかである。最後に、図３Ｅに示すのは、ドレイン電圧がＶ_Ｄ１＞０まで上昇するとき、及びレベルＶ_Ｄに＞Ｖ_Ｄ１まで上昇するときの伝導帯の変化である。ボディ領域が完全に空乏領域化されないことから、図３Ｂに示すように、ドレインとボディとの間に逆バイアスを印加してもソース−ボディ障壁レベルは低くならない。従って、ＭＯＳＦＥＴ１０は、そのボディ領域を完全に空乏領域化されないようにし、内部のソース−ボディエネルギー障壁をドレイン電位のレベルに維持することで、突抜け状態（パンチスルー）（ソース−ボディ及びドレイン−ボディ接合部の周りの空乏層が接触する状態）を回避している。これはまさにロングチャネル型ＭＯＳＦＥＴの特徴である。

図４の等価回路図に示すように、ＭＯＳＦＥＴ１０のソース及びボディ領域が短絡されていることから、ドレイン−ボディ接合部によって形成されるＰＮダイオードは、「逆平行型」、即ちＭＯＳＦＥＴ１０を通って流れる通常の電流経路（ドレインからソースへ電流）と平行であるが、方向が逆である。ＭＯＳＦＥＴ１０において、ソース−ボディ短絡を有することの欠点は、二方向電流を遮断する能力が低下し、ソースによっては望ましくないＰＮダイオードの導通がドレイン−ボディ接合部の近傍での電荷の集積をもたらし得、逆電位回復時間が長くなったり、リンギングが生ずること等の点である。図４は、寄生バイポーラトランジスターが、ＭＯＳＦＥＴ１０内部に存在しており、ＭＯＳＦＥＴの非空乏領域化ボディ領域がそのベース領域となっているところを示した図である。なんらかの予防措置をとらない限り、この寄生バイポーラトランジスターは望ましくない動作状態を生じさせ得る。

このような欠点にも関わらず、ソース−ボディ短絡はいくつかの理由のために従来のＭＯＳＦＥＴにおいて必要とされていた。第１に、ＭＯＳＦＥＴの閾値電圧が、制御不可能な状態で上下にドリフトすることを防止するためにボディ領域は一定の電位を有していなければならない。例えば、ソース−ボディ接合部が、逆バイアスとなった場合、よく知られた「ボディ作用」の結果、デバイスの閾値電圧が上昇する傾向が生じる。第２に、寄生バイポーラトランジスターにおけるスナップバック、即ちデバイスのオフ状態におけるブレイクダウン電圧（バイポーラトランジスターにおけるＢＶ_ｃｅｏブレイクダウンと称される）の実質的な低下をもたらす望ましくない現象を防止するために、ソース−ボディ短絡が必要である。この問題は寄生バイポーラトランジスターのスナップバック電圧が１０もしくは２０Ｖにすぎないものであることから、３０ボルト以上のブレイクダウン電圧を有するように設計されたＭＯＳＦＥＴにおいて特に重要である。例えば、５００ボルトで動作し、スナップバックが２０ボルトである場合は、デバイスにおいて破壊的な電流が流れることになる。

一体型ソース−ボディ短絡を有することの主な欠点は、各バーチカルＭＯＳＦＥＴセルにそれが含められなければならす、それが多くの面積をとり、セルのピッチを大きくする必要が生ずる点である。セルのピッチが大きくなると、単位面積当たりのセル数が減り、全ゲート幅も短くなり、ＭＯＳＦＥＴのオン抵抗が高くなる。例えば、図５Ａ及び図５Ｂに示すように、プレナーＤＭＯＳＦＥＴ及びトレンチゲート型ＭＯＳＦＥＴのソース−ボディ短絡の最小幅はそれぞれ約４μｍである。プレナーＤＭＯＳＦＥＴでは、ゲートの長さが少なくとも約４μｍでなければならないという制約があり、これは最小セルピッチが８μｍとなることを意味している。トレンチゲート型ＭＯＳＦＥＴの場合でも、ソース−ボディ短絡はセルピッチを約５μｍに制限する。

ソース−ボディ短絡の必要性をなくすために二つのタイプのトレンチゲート型ＭＯＳＦＥＴが提案されてきた。その一つのタイプは、蓄積モードＦＥＴ又はＡＣＣＵＦＥＴとして知られているもので、図６にその断面が示されている。ＡＣＣＵＦＥＴ６０は一種類の導電型であるがドープ濃度の異なる半導体材料を用いているトレンチゲート型デバイスである。そのゲートはゲートがオフ状態であるとき低濃度でドープされたＮ−領域６１が完全に空乏領域化されるようにゲートがＰ型材料でドープされている。従って、ＡＣＣＵＦＥＴの漏れ特性は、内部ＰＮ接合の電圧より、ゲートによって形成された電気的に誘導された電位障壁によって決まるデバイスの特性である。

図７Ａは、図６における断面ＶＩＩ−ＶＩＩで切ったＡＣＣＵＦＥＴ６０の一部の断面図である。図７Ｂ及び図７Ｃに示すのは、断面ＶＩＩ−ＶＩＩにおけるドープ濃度の変化及びエネルギー帯である。エネルギー障壁の形成におけるゲートの作用は図７Ｃから明らかであり、低濃度ドープ領域６１の固有レベルＥ_ｉはゲート作用の助け無しにフェルミ準位の下にくる（即ちＮ−型）が、ゲートがハイレベルになっているときフェルミ準位を超える（電気的に誘導されたＰ−型領域なような挙動を示す）。図７Ｄには、ドレイン−ソース間バイアスＶ_Ｄを印加することによりエネルギー障壁が即座に低くなるところが示されている。ＡＣＣＵＦＥＴは１９９５年６月２日出願の米国特許出願第０８／４５９，０５４号（特許文献１参照）に記載されている。

第２のタイプのデバイスは、パンチスルー（突抜け現象）ＦＥＴ又はＰＴ−ＦＥＴと称されることもあり、図８にその断面図が示されている。ＰＴ−ＦＥＴ８０は、Ｎ−ソース領域８２及びＮ＋ドレイン領域８３とは異なる導電型のＰ−ボディ領域８１を有している。しかし従来のＭＯＳＦＥＴとは異なり、ゲート８４はＰ−型材料でドープされ、ゲートトレンチ間の「メサ」部分は非常に幅が狭くなっている。さらに、Ｐ−ボディ領域８１のドープ濃度は非常に低く、ごく小さなドレイン電圧Ｖ_Ｄでボディ領域を完全に空乏領域化できる。このことは図９Ｂ及び図９Ｃから明らかであり、これらの図面には、それぞれＶ_Ｄが０ボルト、及び０．１〜１．０ボルトである場合の、図８における断面ＩＸ−ＩＸにおけるドープ濃度の分布が示されている。図９ＢにはＶ_Ｄ＝０ボルトのときボディ領域８１のわずかな部分だけが空乏領域化されずに残ったところ、図９Ｃには、Ｖ_Ｄ＝０．１〜１．０ボルトのときボディ領域が完全に空乏領域化されるところが示されている。ボディ領域が完全に空乏領域化されることから、この領域は浮遊状態となり、閾値電圧を定め安定化させるのに外部のボディバイアスは不要である。Ｐ−ボディにおいては、外部の定められたボディバイアスを印加するための「準ニュートラル」領域は存在していない。このようにして閾値電圧のドリフトの問題は回避される。

またＰＴ−ＦＥＴは、オフ状態にあるとき、ソースとボディ領域との間のエネルギー障壁の高さを高めてその漏れ電流を最小化するために、ゲートトレンチ間の幅の狭いメサ部分におけるＰ−型ボディ材料上のＰ−型ゲートの作用に依存している。このゲートは、Ｐ−ボディ領域の空乏領域化には大きく寄与していない。Ｐ−ボディ領域における空乏領域の広がりは、そのほとんどがボディ領域とソース及びドレイン領域との間のＰＮ接合の作用によって生じている。

しかし図９Ｄに示すように、ボディ領域が小さいレベルのＶ_Ｄで完全に空乏領域化されるということは、Ｐ−型ゲート及び幅の狭いメサ部分の存在にも関わらず、小さいレベルのＶ_Ｄでドレインに誘導された障壁の低下（ＤＩＢＬ）が生じてしまうということを意味する。ＤＩＢＬは電荷キャリア速度によって決定される最大値を有する拡散電流を生じさせる。従って、場合によってはＰＴ−ＦＥＴは許容されない高いレベルの漏れ電流を生じさせることになる。

ＰＴ−ＦＥＴの詳細については１９９５年３月３１日出願の米国特許出願第０８−４１５，００９号（特許文献２参照）に記載されている。
欧州特許出願公開第０７４６０２９号明細書 欧州特許出願公開第０７６３２５９号明細書

本発明のＭＯＳＦＥＴはバーチカルトレンチゲート型デバイスであって、第１導電型のソース及びドレイン領域、第２導電型の両領域に挟まれたボディ領域を備えている。ゲートはトレンチ内に形成され、ソース及びボディ領域はゲートトレンチ間の「メサ」部分に形成される。

ドープ濃度及び分布及びドープ領域の垂直方向の寸法（即ちソース−ボディ接合部とドレイン−ボディ接合部との間の距離）は、ゲートの作用がないとき、ボディ領域がソース−ドレイン電圧Ｖ_ＤＳの通常のレベルにおいて完全に空乏領域化されないように、好適実施例ではデバイスにおいて接合部のアバランシェ降伏が発生する電圧Ｖ_ＤＳより低い任意の電位においてボディ領域が完全に空乏領域化されないように設定される。

さらに、ゲートは第一導電型の材料でドープされる。ボディ領域のドープ濃度及び分布、及びボディ領域の水平方向の寸法（即ちメサの幅）は、ゲートがソースと同じ電位にバイアスされているときソース−ボディ及びドレイン−ボディ接合部及びゲートの複合作用でボディ領域が空乏領域化されるように設定される（この目的のため「ソース」の電位は、ＮチャネルＭＯＳＦＥＴにおけるソース−ドレイン端子より負の方向に高く、Ｐ−チャネルＭＯＳＦＥＴにおけるソース−ドレイン端子より正の方向に高く定められる）。

本発明のＭＯＳＦＥＴはＡＣＣＵＦＥＴ又はＰＴ−ＦＥＴのいずれよりもオフ状態での漏れ電流値が低く、規定のゲート電位が印加されていない場合はデフォルトで「オフ」状態にあるデバイスである。ゲートの影響がなくても、ＭＯＳＦＥＴは、「オフ」オープンベースバイポーラトランジスターのような挙動を示す。一方、ボディ領域がゲートの影響のもとで空乏領域化されることから、本発明のＭＯＳＦＥＴはソース−ボディ短絡が不要であり、従ってそれが必要な場合と比較して、よりセルのパッキング密度の高いデバイスに形成することができる。

本発明によるＭＯＳＦＥＴ１００の三次元的な断面図が図１０に示されている。ＭＯＳＦＥＴ１００は高濃度にドーピングされたＮ＋＋基板１０１において形成され、このＮ＋＋基板１０１はＮ〜Ｎ＋エピタキシャル（エピ）層１０２を有している。ＭＯＳＦＥＴ１００は基板１０１の上側表面から下向きに延在し、平行なストライプ形状のパターンに配列されている一連の溝状部分、即ちトレンチ１０４において形成されている。ゲート１０３の様々なアーム部は、互いに電気的に接続されている。ゲート１０３の各アーム部はＮ型材料でドープされたポリシリコンから形成されており、酸化層１０５によって基板１０１の半導体材料から分離されている。ＭＯＳＦＥＴ１００は３つのアクティブＭＯＳＦＥＴセル１００Ａ、１００Ｂ、及び１００Ｃをダイオードセル１００Ｄと共に有している。このダイオードセルはアクティブＭＯＳＦＥＴセル１００Ａ〜１００Ｃのブレークダウン防止用のもので、以下に詳述する。

各アクティブＭＯＳＦＥＴセル１００Ａ〜１００Ｃは、Ｎ＋ソース領域１０６及びＰ−ボディ領域１０７を有する。セルのＮ＋ソース領域は、従来の方法で互いに電気的に接続されており、これはセルのＰ−ボディ領域においても同様である。エピ層１０２は、基板１０１と共にドレイン領域１０８を形成している。ＭＯＳＦＥＴ１００はロングチャネル型ＭＯＳＦＥＴであって、ロングチャネルとは、Ｐ−ボディ領域がその幅Ｘよりも通常大きい長さＹを有していることを意味している。

Ｎ＋ソース領域１０６Ａの電気的な接続は金属コンタクト（図示せず）によって成されている。このコンタクトは、マスク又は好ましくは自己整合コンタクトプロセスを用いて形成され得る。この自己整合コンタクトプロセスでは、コンタクトのエッチング時のゲートの保護が、フォトレジストでなく上層をなす厚い酸化物層又は窒化物層によりなされる。

図１１は、アクティブセル１００Ｂの詳細図であり、Ｎ＋ソース領域１０６とＰ−ボディ領域１０７との間のＰＮ接合部を取り囲む空乏領域、及びドレイン領域１０８とＰ−ボディ領域１０７との間のＰＮ接合が示されている。図に示すように、Ｐ−ボディ領域１０７の長さＹは、これらの２つのＰＮ接合部のみによって形成された空乏領域がＰ−ボディ領域１０７全体を占めてしまわないように設定されている。

しかし、Ｐ−ボディ領域１０７の幅Ｘ（図１１に示すゲート１０３の隣接するアーム部間の「メサ部」の幅でもある）は、十分に狭いものであり、Ｎ−ドープポリシリコンにより形成されたゲート１０３の作用が、ＰＮ接合の作用に加えられた時、Ｐ−ボディ領域１０７全体を効果的に空乏領域化するようになっている。

ダイオードセル１００Ｄについては１９９５年６月２日出願の米国特許出願第０８／４５９，５５５号に記載されており、本明細書と一体に参照されたい。ダイオードセル１００Ｄは、Ｐ＋コンタクト領域１０９及び深いＰ＋領域１１０を有する。深いＰ＋領域１１０とエピ層１０２との間のＰＮ接合は、ダイオードＤ１を形成し、これはアクティブセル１００Ａ−１００Ｃのチャネルと並列に接続された状態となっている。深いＰ＋領域１１０（ダイオードＤ２）は、いくつかの機能を果たす。この領域１１０によって電界強度が制限されてトレンチ３２の角部の近傍においてキャリアが形成され、アクティブセル１００Ａ〜１００Ｃにおいて深い中央拡散領域を形成する必要が無くなる。又この領域１１０は、ドレイン電圧をクランプし、酸化層１０５に過剰な電界に起因する過負荷がかかるのを防止し、アクティブセル１００Ａ〜１００Ｃにおいて接合部でのアバランシェ降伏が発生するのを防止する。ダイオードＤ１のブレークダウン電圧は、深いＰ＋領域１１０におけるドーピング濃度を適切に調節することにより設定される。ダイオードセルは、ＭＯＳＦＥＴ１００のセル全体に渡って一定の周期で反復的に形成され、アクティブセルＮ個につき１個のダイオードセルが存在するようにする（1 of N形状）のが好ましい。

ＭＯＳＦＥＴ１００においてボディドーピング濃度についてのある最小基準を満たすことによりパンチスルーが回避される。ＭＯＳＦＥＴ１００のボディ領域１０７とドレイン領域１０８との間に形成される２つの側面を有する接合部において、単位面積あたりの電荷は以下の式のように表される。

２つの領域において均一なドーピングがなされていると仮定すると、接合部におけるピーク電界は以下の式で表される。

接合部の各側における電圧降下を、以下の式で表した時、

両者を合計して総電圧が以下の式で表される。

ここでＱ'_Ｄ＝Ｑ_Ｄ／Ａである。ドレイン空乏領域をなくすべく、式（１）からＸ_Ｄｎを置き換えて以下の式が得られる。

この式は、所望の電圧Ｖ_ｊとベースの幅（チャネルの長さ）の関数のような二次方程式を用いることにより、パンチスルーを回避するための最小ボディ電荷が求められることを意味している。チャネルを長くすることにより、ボディ電荷を増加させることができるが、それによって望ましくないオン抵抗の上昇が生じ、従って実際のデバイスではＸ_Ｄｐは０．５〜１．５μｍの範囲に制限される。所定のドレインドーピングレベルＮ_Ｄ（例えば１×１０^１７〜２×１０^１９ｃｍ^−３）において、保護ダイオードＤ１のブレークダウン電圧が、そのアノードの濃度（即ち深いＰ＋領域１１０におけるドーパント濃度）を調節することにより、アクティブセル１００Ａ〜１００Ｃのパンチスルー電圧より僅かに低い値に設定されるべきである。

ボディ領域１０７が、ゲート−ソース電圧が０Ｖの時、完全に空乏領域化されることを確実にするため、１つのメサに外囲された２つのトレンチゲートのそれぞれは、ボディ領域における電荷の５０％だけそれぞれが空乏領域化しなければならない。ボディ領域における全電荷Ｑ'_Ｄ及び深さＸ_Ｄｐが与えられた時、ボディ領域における平均濃度は以下の式のようになる。

ある１つのゲートからの横方向の分布及び横方向の電荷の空乏領域化は従って以下の式のように表される。

このゲートの１つから横方向（Ｙ方向）に延びる空乏領域は以下の式を満たす時、完全に空乏領域化される。

好ましくは、メサの幅がトレンチの幅より僅かに小さい場合、セルの幾何学的形状として「ストライプ（縞）形状」が用いられ、これらの幅がトレンチの幅より僅かに大きい場合、セルの幾何学的形状として一体型が用いられる。

米国特許出願第０８／４１５，００９号に記載のパンチスルー型ＦＥＴを用いる場合、ソース−ボディ接合部におけるエネルギー障壁は、メサの中央部の近傍において低くなる点を有する。しかし本発明のＭＯＳＦＥＴでは、エネルギー障壁の低くなる点はトレンチの壁部の近傍（即ちゲート酸化層とシリコンとの界面の部分）に存在する。従って、パンチスルーＦＥＴにおける漏れ電流は、初めにメサの中央部の近傍において発生するが、本発明のＭＯＳＦＥＴでは漏れ電流が初めに生ずるのはトレンチの角部の近傍においてである。

本発明の原理は、上述の米国特許出願第０８／４５９，５５５号に記載されている“1 of N”型ダイオードクランプのような他の特徴と組み合わせることもできる。本発明のＭＯＳＦＥＴは、２方向性電流のブロックのためにも用いることができ、この場合ソース及びドレインはゲート電圧が適切な範囲に制御回路によって維持される限り交換可能である。１９９５年６月２日出願の米国特許出願第０８／４６０，３３６号に記載の２方向性ダイオードクランプは本発明にも適応可能であり本明細書と一体に参照されたい。
上述の実施例は本発明を説明するためのものであり、本発明の実施形態を限定しようとするものではない。本発明の原理に基づく他の様々な実施形態が当業者には明らかであろう。本発明の範囲は以下の請求項によってのみ限定される。

従来のトレンチゲート型ＭＯＳＦＥＴの断面図である。 従来のプレナー二重拡散バーチカルＭＯＳＦＥＴの断面図である。 図１のＩＩＩ−ＩＩＩで切ったＭＯＳＦＥＴの部分的な断面図である。 図１のＭＯＳＦＥＴのドーパント濃度分布を示したグラフである。 図１のＭＯＳＦＥＴのエネルギー帯を示したグラフである。 図１のＭＯＳＦＥＴにおいてドレイン電圧が０である場合の伝導帯を示したグラフである。 図１のＭＯＳＦＥＴにおいてドレイン電圧を次第に高めた場合の伝導帯の状態を示したグラフである。 ソース−ボディ短絡を有する従来のＭＯＳＦＥＴの模式図である。 プレナー二重拡散型ＭＯＳＦＥＴの断面図であり、ソース−ボディ短絡が必要な領域を示している。 トレンチゲート型ＭＯＳＦＥＴの断面図であり、ソース−ボディ短絡が必要な領域を示している。 蓄積モード型ＭＯＳＦＥＴも断面図である。 Ａ、Ｂ、Ｃ、及びＤよりなり、Ａは、図６のＶＩＩ−ＶＩＩで切ったＭＯＳＦＥＴの一部の断面図であり、Ｂは、図６のＭＯＳＦＥＴのドーパント濃度分布を示したグラフであり、Ｃは、ゲートが駆動されている場合、及び駆動されていない場合における第６図のＭＯＳＦＥＴもエネルギー帯の状態を示したグラフであり、Ｄは、図６のＭＯＳＦＥＴにおいてドレイン電圧のレベルを次第に高めた場合の伝導帯の状態を示したグラフである。 パンチスルー型ＭＯＳＦＥＴの断面図である。 図８の断面ＩＸ−ＩＸで切ったＭＯＳＦＥＴの一部の断面図である。 図８のＭＯＳＦＥＴにおいて、ドレイン電圧が０の場合のドーパント濃度の分布及び空乏領域の状態を示したグラフである。 図８のＭＯＳＦＥＴにおいてドレイン電圧が小さい場合のドーパント濃度の分布及び空乏領域の状態を示したグラフである。 図８のＭＯＳＦＥＴにおいて、ドレイン電圧を次第に高めた場合の、伝導帯の状態を示したグラフである。 本発明によるロングチャネル型ＭＯＳＦＥＴの三次元的断面図である。 図１０に示すＭＯＳＦＥＴの一つのセルの詳細な断面図である。

Claims (6)

1. トレンチゲート型パワーＭＯＳＦＥＴであって、
   半導体基板と、
   溝形状のトレンチ内に配置されたゲートであって、前記トレンチが前記基板の上側表面から前記基板の内部に延在しており、前記ゲートが第１導電型の材料でドープされている、該ゲートと、
   前記上側表面に隣接した前記第１導電型のソース領域と、
   前記ソース領域の下層をなし、前記ソース領域とソース−ボディ接合部を形成している前記第１導電型とは異なる第２導電型のボディ領域と、
   前記ボディ領域の下層をなし、前記ボディ領域とドレイン−ボディ接合部を形成している前記第１導電型のドレイン領域と、
   前記ゲートに隣接し、第２導電型の深いボディ領域を有するダイオードセルであって、前記深いボディ領域がドレイン電圧をクランプする、該ダイオードセルとを有することを特徴とし、
   前記ソース−ボディ接合部と前記ドレイン−ボディ接合部との間で測定された前記ボディ領域の長さは、前記ゲートが前記ソース領域の電圧に等しい電圧でバイアスされている時に、前記ソースーボディ接合部によって形成された第１の空乏領域と前記ドレイン−ボディ接合部によって形成された第２の空乏領域とが前記ボディ領域の長さ方向全体に及ばないような長さであり、
   前記ボディ領域の長さ方向の任意の一点において前記長さ方向に対して直角の方向に測定された前記ボディ領域の幅は、前記ゲートが前記ソース領域の電圧に等しい電圧でバイアスされている時に、前記ゲートの効果と、前記ソース−ボディ接合部及び前記ドレイン−ボディ接合部の効果との複合効果が前記ボディ領域の全体を空乏領域化させるような幅であることを特徴とするトレンチ−ゲート型パワーＭＯＳＦＥＴ。
2. 前記ボディ領域の長さは、前記ボディ領域の幅より大きいことを特徴とする請求項１に記載のトレンチ−ゲート型パワーＭＯＳＦＥＴ。
3. 前記ボディ領域がメサ内に形成されており、前記メサが前記トレンチと第２のトレンチとの間に形成され、前記第２のトレンチが前記トレンチの前記メサの反対側に位置していることを特徴とする請求項１に記載のトレンチ−ゲート型パワーＭＯＳＦＥＴ。
4. 前記基板がエピタキシャル層を含み、前記トレンチが前記エピタキシャル層の中に延在していることを特徴とする請求項１に記載のトレンチ−ゲート型パワーＭＯＳＦＥＴ。
5. 複数の前記トレンチを有し、前記トレンチが平行な縞形状のパターンに配列されていることを特徴とする請求項１に記載のトレンチ−ゲート型パワーＭＯＳＦＥＴ。
6. 前記トレンチがポリシリコンを含むことを特徴とする請求項１に記載のトレンチ−ゲート型パワーＭＯＳＦＥＴ。

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