JP2013243390A - 半導体装置 - Google Patents
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Abstract
【解決手段】グランド端子GNDから分離したフローティング構造のデプレッション型MOSFET21およびエンハンスメント型MOSFET22を有する半導体装置において、デプレッション型MOSFET21とエンハンスメント型MOSFET22とを直列に接続する。そして、デプレッション型MOSFET21を高電位側の端子に接続し、エンハンスメント型MOSFET22を低電位側の端子に接続する。この半導体装置を、複数セルを有するバッテリに対する制御回路ICなどの電圧検出回路部に設ける。
【選択図】図1
Description
ョン層7は、pウェル層73の表面層の一部に、n+ドレイン層5と、n+ソース層6と、に接するように設けられている。n-デプレッション層7の上には、ゲート酸化膜9を介
してゲート電極10が設けられている。また、エンハンスメント型MOSFET102において、pウェル層73の表面層の一部には、n+ドレイン層11と、n+ソース層12と、が互いに離れて設けられている。pチャネル層13は、pウェル層73の表面層の一部に、n+ドレイン層11と、n+ソース層12と、に接するように設けられている。pチャネル層13の上には、ゲート酸化膜15を介してゲート電極16が設けられている。さらに、pウェル層73の表面層の一部には、p+ピックアップ層74が設けられている。p+ピックアップ層74は、フィールド酸化膜19によってエンハンスメント型MOSFET102と隔てられている。
電気的に接続されている。基準電圧を出力する出力端子Vrefは、デプレッション型MOSFET101のn+ソース層6およびゲート電極10と、エンハンスメント型MOS
FET102のn+ドレイン層11およびゲート電極16と、に電気的に接続されている
。グランド端子GNDは、エンハンスメント型MOSFET102のn+ソース層12お
よびp+ピックアップ層74に電気的に接続されている。このような構成のMOS基準電
圧回路を用いることで、たとえば、セル数が1つのリチウムイオンバッテリのセル電圧を高精度に検出することができる。
ことを特徴とする。
(実施の形態1)
図1は、実施の形態1にかかる半導体装置の構造を示す断面図である。また、図2は、実施の形態1にかかる半導体装置の構成を示す回路図である。図1に示すように、実施の形態1にかかる半導体装置は、p基板1の表面層にnウェル層2が設けられている。このnウェル層2は、フローティング層としての機能を果たしている。nウェル層2の表面層の一部には、pウェル層3と、pウェル層4とが、互いに離れて設けられている。pウェル層3の表面層には、デプレッション型NMOSFET21が設けられ、pウェル層4の表面層には、エンハンスメント型NMOSFET22が設けられている。
表面層の一部に設けられている。n+ソース層6は、pウェル層3の表面層の一部に、n+ドレイン層5と離れて設けられている。n-デプレッション層7は、pウェル層3の表面
層の一部に、n+ドレイン層5およびn+ソース層6と接するように設けられている。n-
デプレッション層7には、たとえば、リン(P31)などの不純物がドープされている。p+ピックアップ層8は、pウェル層3の表面層の一部に設けられている。n-デプレッション層7の上には、ゲート酸化膜9を介してゲート電極10が設けられている。ゲート酸化膜9は、たとえば、厚さが170Åである。
4の表面層の一部に設けられている。n+ソース層12は、pウェル層4の表面層の一部
に、n+ドレイン層11と離れて設けられている。p-チャネル層13は、pウェル層4の表面層の一部に、n+ドレイン層11およびn+ソース層12と接するように設けられている。p+ピックアップ層14は、pウェル層4の表面層の一部に設けられている。p-チャネル層13の上には、ゲート酸化膜15を介してゲート電極16が設けられている。ゲート酸化膜15は、たとえば、厚さが170Åである。
ート電極10と、エンハンスメント型NMOSFET22のn+ドレイン層11およびゲ
ート電極16と、に電気的に接続される。高電位側端子VHは、デプレッション型NMOSFET21のn+ドレイン層5に電気的に接続される。また、低電位側端子VLは、デ
プレッション型NMOSFET21のp+ピックアップ層8と、エンハンスメント型NM
OSFET22のn+ソース層12およびp+ピックアップ層14と、に電気的に接続される。
上に、ゲート酸化膜9を、たとえば、170Åの厚さで形成する。さらに、ゲート酸化膜9の上に、ゲート電極10を堆積する。
17,18,19越しにインプラして、n+ドレイン層5,11とn+ソース層6,12を形成する。また、p+領域以外にマスク遮蔽をして、ゲート電極10,16とフィールド
酸化膜17,18,19越しにインプラして、p+ピックアップ層8、14を形成する。
およびゲート電極10と、エンハンスメント型NMOSFET22のn+ドレイン層11
およびゲート電極16と、に電気的に接続する。また、高電位側端子VHを、デプレッション型NMOSFET21のn+ドレイン層5に電気的に接続する。また、低電位側端子
VLを、デプレッション型NMOSFET21のp+ピックアップ層8と、エンハンスメ
ント型NMOSFET22のn+ソース層12およびp+ピックアップ層14に電気的に接続する。図2において、符号31がデプレッション型NMOSFETであり、符号32がエンハンスメント型NMOSFETである。
(実施の形態2)
図4は、実施の形態2にかかる半導体装置の構造を示す断面図である。実施の形態2にかかる半導体装置は、実施の形態1にかかる半導体装置と異なり、ゲート酸化膜51,52の厚さが300Å程度である。一般的に、MOSFETでは、ゲート酸化膜の厚さに対して3.0〜3.3MV/cmの範囲が推奨動作電圧となっているため、耐圧が10V程
度であれば、ゲート酸化膜の厚さが300Åとなる。
(実施の形態3)
図5は、実施の形態3にかかる半導体装置の構造を示す断面図である。実施の形態3にかかる半導体装置は、実施の形態1または実施の形態2にかかる半導体装置と異なり、エピタキシャル基板を用いて作製されている。図5に示すように、エピタキシャル基板は、p基板1上にn埋め込み層71を介して、pエピタキシャル層72を積層した構成となっている。pエピタキシャル層72は、フローティング層としての機能を果たしている。pエピタキシャル層72の表面層には、pウェル層73が設けられている。pウェル層73の表面層の一部には、デプレッション型NMOSFET101と、エンハンスメント型NMOSFET102と、が互いに離れて設けられている。
2 nウェル層
3,4 pウェル層
5,11 n+ドレイン層
6,12 n+ソース層
7 n-デプレッション層
8,14 p+ピックアップ層
9,15 ゲート酸化膜
10,16 ゲート電極
17,18,19 フィールド酸化膜
21 デプレッション型NMOSFET
22 エンハンスメント型NMOSFET
Claims (6)
- 第1導電型の基板の表面層に設けられた第2導電型の第1ウェル層と、
前記第1ウェル層の表面層の一部に設けられた第1導電型の第2ウェル層と、
前記第1ウェル層の表面層の一部に、前記第2ウェル層と離れて設けられた第1導電型の第3ウェル層と、
前記第2ウェル層に設けられたデプレッション型MOSFETと、
前記第3ウェル層に設けられたエンハンスメント型MOSFETと、
を備え、
前記第1ウェル層はフローティング電位にすることを特徴とする半導体装置。 - 第1導電型の基板に第2導電型の埋め込み層を介して設けられた第1導電型のエピタキシャル層と、
前記エピタキシャル層の表面層に設けられた第1導電型のウェル層と、
前記ウェル層の表面層の一部に設けられたデプレッション型MOSFETと、
前記ウェル層の表面層の一部に、前記デプレッション型MOSFETと離れて設けられたエンハンスメント型MOSFETと、
を備え、
前記エピタキシャル層はフローティング電位にすることを特徴とする半導体装置。 - 前記デプレッション型MOSFETは、
前記第2ウェル層の表面層の一部に設けられた第2導電型の第1ドレイン層と、
前記第2ウェル層の表面層の一部に、前記第1ドレイン層と離れて設けられた第2導電型の第1ソース層と、
前記第2ウェル層の表面層の一部に、前記第1ドレイン層と、前記第1ソース層と、に接するように設けられた第2導電型のデプレッション層と、
前記第2ウェル層の表面層の一部に設けられた第1導電型の第1ピックアップ層と、
前記デプレッション層の上に、第1ゲート酸化膜を介して設けられた第1ゲート電極と、
を備え、
前記エンハンスメント型MOSFETは、
前記第3ウェル層の表面層の一部に設けられた第2導電型の第2ドレイン層と、
前記第3ウェル層の表面層の一部に、前記第2ドレイン層と離れて設けられた第2導電型の第2ソース層と、
前記第3ウェル層の表面層の一部に、前記第2ドレイン層と、前記第2ソース層と、に接するように設けられた第1導電型のチャネル層と、
前記第3ウェル層の表面層の一部に設けられた第1導電型の第2ピックアップ層と、
前記チャネル層の上に、第2ゲート酸化膜を介して設けられた第2ゲート電極と、
を備えることを特徴とする請求項1に記載の半導体装置。 - 前記第1ゲート電極および前記第1ソース層と、前記第2ゲート電極および前記第2ドレイン層と、に電気的に接続された出力端子と、
前記第1ドレイン層に、電気的に接続された高電位側端子と、
前記第1ピックアップ層と、前記第2ソース層および前記第2ピックアップ層と、に電気的に接続された低電位側端子と、
を備えることを特徴とする請求項3に記載の半導体装置。 - 前記デプレッション型MOSFETは、
前記ウェル層の表面層の一部に設けられた第2導電型の第1ドレイン層と、
前記ウェル層の表面層の一部に、前記第1ドレイン層と離れて設けられた第2導電型の第1ソース層と、
前記ウェル層の表面層の一部に、前記第1ドレイン層と、前記第1ソース層と、に接するように設けられた第2導電型のデプレッション層と、
前記ウェル層の表面層の一部に設けられた第1導電型の第1ピックアップ層と、
前記デプレッション層の上に、第1ゲート酸化膜を介して設けられた第1ゲート電極と、
を備え、
前記エンハンスメント型MOSFETは、
前記ウェル層の表面層の一部に設けられた第2導電型の第2ドレイン層と、
前記ウェル層の表面層の一部に、前記第2ドレイン層と離れて設けられた第2導電型の第2ソース層と、
前記ウェル層の表面層の一部に、前記第2ドレイン層と、前記第2ソース層と、に接するように設けられた第1導電型のチャネル層と、
前記チャネル層の上に、第2ゲート酸化膜を介して設けられた第2ゲート電極と、
を備えることを特徴とする請求項2に記載の半導体装置。 - 前記第1ゲート電極および前記第1ソース層と、前記第2ゲート電極および前記第2ドレイン層と、に電気的に接続された出力端子と、
前記第1ドレイン層に、電気的に接続された高電位側端子と、
前記第1ピックアップ層と、前記第2ソース層および前記第2ピックアップ層と、に電気的に接続された低電位側端子と、
を備えることを特徴とする請求項5に記載の半導体装置。
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---|---|---|---|---|
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WO2006131986A1 (ja) * | 2005-06-10 | 2006-12-14 | Fujitsu Limited | 半導体装置、半導体システム、および半導体装置の製造方法 |
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