JP5068154B2

JP5068154B2 - 電圧源回路及び電圧源回路を使用した温度検出回路

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Publication number: JP5068154B2
Application number: JP2007320533A
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Inventors: 進一窪田
Original assignee: Ricoh Co Ltd
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Filing date: 2007-12-12
Publication date: 2012-11-07
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Description

本発明は、基準電圧発生回路や温度検出回路等に使用する電圧源回路に関する。

図８は、２つの電界効果トランジスタにおけるゲート電極の仕事関数差を利用した電圧源回路の従来例を示した図である（例えば、特許文献１参照。）。
図８において、高濃度Ｎ型ゲートを有するデプレッション型の電界効果トランジスタＭ１０１と、高濃度Ｐ型ゲートを有するデプレッション型の電界効果トランジスタＭ１０２で構成され、電界効果トランジスタＭ１０１及びＭ１０２は、電源電圧ＶＤＤと接地電圧との間に直列に接続されている。電界効果トランジスタＭ１０１及びＭ１０２は、それぞれチャネルドープの不純物濃度が等しく、電界効果トランジスタＭ１０１において、サブストレートゲート（バックゲートともいう）はソースに接続され、電界効果トランジスタＭ１０２のサブストレートゲートは接地電圧に接続されている。また、電界効果トランジスタＭ１０１及びＭ１０２の各ゲートは、電界効果トランジスタＭ１０１とＭ１０２との接続部にそれぞれ接続されており、該接続部から電圧Ｖｐｎが出力される。

ここで、出力電圧Ｖｐｎについて説明する。
電界効果トランジスタＭ１０１における、チャネル幅をＷｎ、チャネル長をＬｎ、しきい値電圧をＶｔｈｎ、移動度をμｎ、伝導係数をＣｏｘとし、電界効果トランジスタＭ１０２における、チャネル幅をＷｐ、チャネル長をＬｐ、しきい値電圧をＶｔｈｐ、移動度をμｐ、伝導係数をＣｏｘとする。電界効果トランジスタＭ１０１に流れる電流をｉｎとし、電界効果トランジスタＭ１０２に流れる電流をｉｐとすると、電流ｉｎは下記（ａ）式のようになり、電流ｉｐは下記（ｂ）式のようになる。
ｉｎ＝１／２×Ｗｎ／Ｌｐ×μｎ×Ｃｏｘ×（−Ｖｔｈｎ）^２………………（ａ）
ｉｐ＝１／２×Ｗｐ／Ｌｐ×μｐ×Ｃｏｘ×（Ｖｐｎ−Ｖｔｈｐ）^２………………（ｂ）

電界効果トランジスタＭ１０１及びＭ１０２は、同じＰ型基板上に作られているため、各キャリア濃度がほぼ等しい。このため、μｎ＝μｐとみなすことができ、チャネル幅においてはＷｎ＝Ｗｐになるように形成されているものとする。回路構成上、ｉｎ＝ｉｐであることから、前記（ａ）及び（ｂ）式から、出力電圧Ｖｐｎは下記（ｃ）式のようになる。
Ｖｐｎ＝Ｖｔｈｐ−（Ｌｐ／Ｌｎ）^１／２×Ｖｔｈｎ………………（ｃ）

一方、図８の電圧源回路では、電界効果トランジスタＭ１０１及びＭ１０２のサブストレートゲートの電圧が異なるため、シリコンウエハ上に形成する場合、Ｐ型基板では不都合が生じ、Ｎ型基板上にＰウエルを持つ製造プロセスに限定されていた。このことは、様々なアプリケーションをシリコンチップ上に実現する半導体では、他の回路ブロックの回路構成を限定してしまう可能性があり、開発の障害になる可能性があった。また、より汎用性のあるトリプルウエル構造のプロセスやＳＯＩ（シリコン・オン・インシュレータ）等を使用することにより、前記のような開発の障害は減少するが、製造工程が増えるために製造コストが高くなるという問題があった。このように、図８の電圧源回路では、開発の融通性と製造コストに対する問題があった。

このような問題を解決するため、図９のような電圧源回路があった（例えば、特許文献２参照。）。
図９の電圧源回路は、図８と同様に、高濃度Ｎ型ゲートを有するデプレッション型の電界効果トランジスタＭ１０１と、高濃度Ｐ型ゲートを有するデプレッション型の電界効果トランジスタＭ１０２が直列に接続されてなる。
図９における図８との相違点は、電界効果トランジスタＭ１０１及びＭ１０２の各サブストレートゲートがそれぞれ接地電圧に接続されていることにあり、これ以外は図８の回路と同じである。

ここで、図９の場合の出力電圧Ｖｐｎについて説明する。
図９において、電界効果トランジスタＭ１０１に流れる電流ｉｎは前記（ａ）式のようになり、電界効果トランジスタＭ１０２に流れる電流ｉｐは前記（ｂ）式のようになる。ただし、図８の回路と異なるのは、電界効果トランジスタＭ１０１のサブストレートゲートが接地電圧であるため、バックバイアス効果によって電界効果トランジスタＭ１０１のしきい値電圧が上昇する点である。このため、しきい値電圧Ｖｔｈｎは、下記（ｄ）式のように示すことができる。
Ｖｔｈｎ＝Ｖｔｈｎ０＋γ×｛（２×φＦ＋Ｖｐｎ）^１／２−（２×φＦ）^１／２｝………………（ｄ）
なお、Ｖｔｈｎ０は、バックバイアス効果が生じていないときの電界効果トランジスタＭ１０１のしきい値電圧を示している。

また、前記（ｄ）式の基板バイアス効果係数γは、下記（ｅ）式のように示すことができ、前記（ｄ）式のφＦは下記（ｆ）式のように示すことができる。
γ＝（２×ｑ×εｓｉ×Ｎｓｕｂ／Ｃｏｘ）^１／２×Ｖｔｈｎ……………（ｅ）
φＦ＝ｋ×Ｔ／ｑ×ｌｏｇ（Ｎｓｕｂ／ｎｉ）………………（ｆ）
なお、前記（ｅ）式及び（ｆ）式において、ｑは電子の電荷量、εｓｉはシリコンの誘電率、Ｎｓｕｂは基板の不純物濃度、ｎｉは真性半導体のキャリア濃度をそれぞれ示している。

前記（ｃ）式を、電界効果トランジスタＭ１０１の基板バイアス効果を考慮して、前記（ｄ）式を基にして書き直すと、下記（ｇ）式のようになる。
Ｖｐｎ＝Ｖｔｈｐ−（Ｌｐ／Ｌｎ）^１／２×［Ｖｔｈｎ０＋γ×｛（２×φＦ＋Ｖｐｎ）^１／２−（２×φＦ）^１／２｝］………………（ｇ）

前記（ｇ）式を出力電圧Ｖｐｎに関して整理すると、下記（ｈ）式のようになり、これが、電界効果トランジスタＭ１０１に基板バイアス効果が発生する図９の電圧源回路の出力電圧になる。
Ｖｐｎ＝［（２×Ａ＋Ｌｐ／Ｌｎ×γ^２）−｛Ｌｐ／Ｌｎ×（４×Ａ＋γ^２×Ｌｐ／Ｌｎ＋８×φＦ）｝^１／２］／２………………（ｈ）
ただし、前記（ｈ）式において、
Ａ＝Ｖｔｈｐ−（Ｌｐ／Ｌｎ）^１／２×Ｖｔｈｎ０＋γ×（２×φＦ×Ｌｐ／Ｌｎ）^１／２
である。

電界効果トランジスタＭ１０１のＮ＋ゲートは高濃度であるため、そのフェルミ準位は伝導帯Ｅｃに近い。同じく電界効果トランジスタＭ１０２のＰ＋ゲートも高濃度であるため、そのフェルミ準位は価電子帯Ｅｖに近い。図１０から分かるように、電界効果トランジスタＭ１０１のＮ＋ゲートの仕事関数をφｎ＋とし、電界効果トランジスタＭ１０２のＰ＋ゲートの仕事関数をφｐ＋とすると、Ｖｔｈｐ−Ｖｔｈｎ０＝（ΦＰ＋）−（Φｎ＋）となり、それはほぼ１.２Ｖになる。
特開２００６−２４２８９４号公報特開２００７−６６０４３号公報

しかし、図９の回路を採用することにより、図８の回路にあった開発の融通性と製造コストの問題は解決することができるが、図９の電圧源回路で発生する出力電圧Ｖｐｎのばらつきが図８の電圧源回路よりも大きくなるという問題があった。
図８又は図９の回路では、高濃度Ｐ型ゲートを有したデプレッション型の電界効果トランジスタと、高濃度Ｎ型ゲートを有した電界効果トランジスタとのチャネル長Ｌの比（以下、Ｌ比と呼ぶ）を変えることによって、出力電圧Ｖｐｎの温度特性を正又は負にしたり、ほぼ温度に依存しない特性にしたりすることができる。このような温度特性を有する回路は、温度検出回路、いわゆる温度センサーに使用することができ、温度に依存しない特性の回路は基準電圧源、いわゆるＶＲＥＦ回路として使用することができる。温度に依存しない特性を得るためのＬ比は、図８の電圧源回路と図９の電圧源回路で値が異なる。実際に試作した結果、図９の電圧源回路では０.４００であり、図８の電圧源回路では０.５６３であることが判明した。

図１１で示したグラフは、図８の回路において、Ｌ比の変化による出力電圧Ｖｐｎの変化を計算で求めたものであり、図１２で示したグラフは、図９の回路において、Ｌ比の変化による出力電圧Ｖｐｎの変化を計算で求めたものである。図１１及び図１２では、それぞれ３本の曲線ｈｉｇｈ、ｔｙｐ及びｌｏｗが示されているが、曲線ｔｙｐは、製造における標準的な値であるＶｔｈｐ＝−０.５Ｖ及びＶｔｈＮ＝０.７Ｖを使用して算出した結果であり、曲線ｈｉｇｈは、製造ばらつきの上限とされるＶｔｈｐ＝−０.３５Ｖ及びＶｔｈＮ＝０.８５Ｖを使用して算出した結果である。また、曲線ｌｏｗは、製造ばらつきの下限とされるＶｔｈｐ＝−０.６５Ｖ及びＶｔｈＮ＝０.５５Ｖを使用して算出した結果である。

下記表Ａ及び表Ｂは、図１１と図１２の主要ポイントでの計算値を示したものであり、変動率は、曲線ｈｉｇｈと曲線ｌｏｗとの差を曲線ｔｙｐの値で除した百分率を示している。表Ａと表Ｂ、及び図１１と図１２をそれぞれ比較すると、両者とも、Ｌ比が０.２、１及び２の場合は変動率がほぼ同じであることが分かる。

（表Ａ）

（表Ｂ）

しかし、温度に依存しない特性、いわゆるＶＲＥＦ回路として使用することができるＬ比、すなわち表ＡのＬ比＝０.５６３と表ＢのＬ比＝０.４００で比較すると、出力電圧Ｖｐｎの変動率は、前記表Ａの３.５２４％に対して、前記表Ｂでは５.７６６％と約６割も増加していることが分かる。これは、高濃度Ｐ型ゲートを有する電界効果トランジスタと高濃度Ｎ型ゲートを有する電界効果トランジスタのサブストレートゲートを共に接地電圧に接続することによって、新たに発生する問題であった。

本発明は、このような問題を解決するためになされたものであり、より高精度で、製造の容易な電圧源回路及び電圧源回路を使用した温度検出回路を得ることを目的とする。

この発明に係る電圧源回路は、複数の電界効果トランジスタにおけるゲート電極の仕事関数差を用いて生成した電圧を出力端から出力する電圧源回路において、
正側電源入力端と、
負側電源入力端と、
一端が前記正側電源入力端に接続された第１の抵抗と、
該第１の抵抗の他端と前記負側電源入力端との間に接続され、ゲート及びサブストレートゲートがそれぞれ前記負側電源入力端に接続された第１の電界効果トランジスタと、
一端が前記正側電源入力端に接続された第２の抵抗と、
前記出力端と前記負側電源入力端との間に接続され、ゲートが前記出力端に接続されると共にサブストレートゲートが前記負側電源入力端に接続された、前記第２の抵抗から出力された電流が流れる第２の電界効果トランジスタと、
前記第１の抵抗と前記第１の電界効果トランジスタとの接続部の電圧である第１の電圧と、前記第２の抵抗の他端の電圧である第２の電圧が等しくなるように、前記第２の抵抗の他端から前記第２の電界効果トランジスタに流れる電流を制御する電圧制御回路部と、
を備え、
前記第１及び第２の各電界効果トランジスタは、ゲート電極の導電型の極性が異なるポリシリコンゲートを有するものである。

また、前記第１及び第２の各電界効果トランジスタは、幾何学的に同一形状であるようにした。

具体的には、前記電圧制御回路部は、
前記第２の抵抗の他端と前記出力端との間に接続された第３の電界効果トランジスタと、
前記第１の電圧と前記第２の電圧が等しくなるように該第３の電界効果トランジスタの動作制御を行う演算増幅回路と、
を備えるようにした。

また、この発明に係る温度検出回路は、検出した温度に応じた電圧を生成して温度検出電圧として出力する温度検出回路において、
複数の電界効果トランジスタにおけるゲート電極の仕事関数差を用いて、温度係数を有する電圧を生成する第１の電圧源回路部と、
複数の電界効果トランジスタにおけるゲート電極の仕事関数差を用いて、温度変化に依存しない所定の基準電圧を生成する第２の電圧源回路部と、
前記第１の電圧源回路部で生成された電圧と前記基準電圧との減算を行って前記温度検出電圧を生成する減算回路部と、
を有し、
前記第１及び第２の各電圧源回路部は、
前記生成した電圧を出力する出力端と、
正側電源入力端と、
負側電源入力端と、
一端が前記正側電源入力端に接続された第１の抵抗と、
該第１の抵抗の他端と前記負側電源入力端との間に接続され、ゲート及びサブストレートゲートがそれぞれ前記負側電源入力端に接続された第１の電界効果トランジスタと、
一端が前記正側電源入力端に接続された第２の抵抗と、
前記出力端と前記負側電源入力端との間に接続され、ゲートが前記出力端に接続されると共にサブストレートゲートが前記負側電源入力端に接続された、前記第２の抵抗から出力された電流が流れる第２の電界効果トランジスタと、
前記第１の抵抗と前記第１の電界効果トランジスタとの接続部の電圧である第１の電圧と、前記第２の抵抗の他端の電圧である第２の電圧が等しくなるように、前記第２の抵抗の他端から前記第２の電界効果トランジスタに流れる電流を制御する電圧制御回路部と、
をそれぞれ備え、
前記第１及び第２の各電界効果トランジスタは、ゲート電極の導電型の極性が異なるポリシリコンゲートを有するものである。

また、前記第１及び第２の各電圧源回路部は、前記第１の抵抗と前記第２の抵抗の抵抗値の比が異なるようにした。

また、前記第１の電圧源回路部で生成された電圧及び前記基準電圧の少なくとも一方の電圧値の調整を行う調整回路部を備え、該調整回路部は、該電圧値の調整を行う電圧を出力する前記電圧源回路部の前記出力端と前記減算回路部の入力端との間に設けられるようにしてもよい。

本発明の電圧源回路によれば、製造コストを上昇させることなく、使用プロセスに融通性を持たせることができると共に出力電圧のばらつきを低減させることができる。

また、本発明の温度検出回路によれば、前記のような電圧源回路を使用して温度検出回路を形成するようにしたことから、使用する電圧源回路において製造コストを上昇させることなく、使用プロセスに融通を持たせることができると共に出力電圧のばらつきを低減させることができるため、温度検出電圧のばらつきを低減させることができ、高精度に温度検出を行うことができる。

次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態における電圧源回路の回路例を示した図である。
図１において、電圧源回路１は、ゲート電極の導電型の極性が異なるポリシリコンゲートを有するＮチャネル型の電界効果トランジスタＭ１，Ｍ２、Ｐチャネル型の電界効果トランジスタＭ３、演算増幅回路ＯＰ１、及び同一の特性を有する抵抗Ｒ１，Ｒ２で構成されている。電圧源回路１は、２つの電界効果トランジスタＭ１及びＭ２のゲート電極の仕事関数差の原理を用いて所定の出力電圧Ｖｐｎを生成し出力する。電界効果トランジスタＭ１は、高濃度Ｎ型ゲートを有するデプレッション型のトランジスタであり、電界効果トランジスタＭ２は、高濃度Ｐ型ゲートを有するトランジスタである。

電源電圧ＶＤＤと接地電圧との間には、抵抗Ｒ１と電界効果トランジスタＭ１が直列に接続され、抵抗Ｒ１と電界効果トランジスタＭ１との接続部が演算増幅回路ＯＰ１の非反転入力端に接続されている。電界効果トランジスタＭ１のゲート及びサブストレートゲートは、それぞれ接地電圧に接続されている。また、電源電圧ＶＤＤと接地電圧との間には、抵抗Ｒ２と、電界効果トランジスタＭ３と、電界効果トランジスタＭ２が直列に接続されている。抵抗Ｒ２と電界効果トランジスタＭ３との接続部は、演算増幅回路ＯＰ１の反転入力端と電界効果トランジスタＭ３のサブストレートゲートにそれぞれ接続され、演算増幅回路ＯＰ１の出力端は電界効果トランジスタＭ３のゲートに接続されている。電界効果トランジスタＭ２のゲートは、電界効果トランジスタＭ２とＭ３との接続部に接続され、電界効果トランジスタＭ２のサブストレートゲートは接地電圧に接続されている。電界効果トランジスタＭ２とＭ３との接続部が電圧源回路１の出力端をなし、該出力端から出力電圧Ｖｐｎが出力される。

なお、抵抗Ｒ１が第１の抵抗を、電界効果トランジスタＭ１が第１の電界効果トランジスタを、抵抗Ｒ２が第２の抵抗を、電界効果トランジスタＭ２が第２の電界効果トランジスタをそれぞれなす。また、電界効果トランジスタＭ３及び演算増幅回路ＯＰ１が電圧制御回路部を、電界効果トランジスタＭ３が第３の電界効果トランジスタをそれぞれなす。

このような構成において、電界効果トランジスタＭ１のゲート電圧Ｖｇが０Ｖであり、電界効果トランジスタＭ１のドレインからソースに電流ｉ１が流れる。電流ｉ１が流れることにより、演算増幅回路ＯＰ１の非反転入力端には電圧Ｖ１が発生し、演算増幅回路ＯＰ１は、抵抗Ｒ２と電界効果トランジスタＭ３との接続部の電圧Ｖ２が電圧Ｖ１と等しくなるように、電界効果トランジスタＭ３の動作制御を行う。このため、電圧Ｖ１とＶ２は、常時同じ電圧になる。このように、抵抗Ｒ１及びＲ２の各一方の端部はそれぞれ電源電圧ＶＤＤに接続され、抵抗Ｒ１及びＲ２の各他方の端部のそれぞれの電圧が等しいことから、抵抗Ｒ１及びＲ２に流れる各電流は等しくなる。

抵抗Ｒ１には、電流ｉ１が流れる電界効果トランジスタＭ１のドレインに接続されているため、電流ｉ１が流れ、電流ｉ１と等しい電流ｉ２が抵抗Ｒ２にも流れる。抵抗Ｒ２に流れる電流ｉ２は、電界効果トランジスタＭ２のドレインに流れ込み、電界効果トランジスタＭ２のゲートとドレインが接続されていることから、電界効果トランジスタＭ２は、電流ｉ２を流せるのに相当するゲート電圧Ｖｇを出力電圧Ｖｐｎとして発生させる。

図２は、電界効果トランジスタＭ１とＭ２におけるゲート電圧Ｖｇとドレイン電流ｉｄとの関係例を示した特性図である。
図２において、電界効果トランジスタＭ１のしきい値電圧Ｖｔｈｎが通常−０.５Ｖ付近であり、電界効果トランジスタＭ２のしきい値電圧Ｖｔｈｐは通常０.７Ｖ付近である。電界効果トランジスタＭ１とＭ２において、各ドレイン電流が等しいときの各ゲート電圧Ｖｇの電圧差が出力電圧Ｖｐｎとなって出力される。なお、電界効果トランジスタＭ２のソースとサブストレートゲートが共に接地電圧に接続されていることから、電界効果トランジスタＭ２にバックバイアス効果が発生することはない。

ここで、抵抗Ｒ１，Ｒ２、演算増幅回路ＯＰ１及び電界効果トランジスタＭ３の代わりに、カレントミラー回路を使用して電界効果トランジスタＭ１に流れる電流ｉ１に等しい電流ｉ２を電界効果トランジスタＭ２に供給する方法も考えられるが、このようなカレントミラー回路を構成する２つの電界効果トランジスタの特性を揃えることは難しく出力電圧Ｖｐｎのばらつきが発生する要因になると考えられる。
一般的にトランジスタの製造工程は複雑で、例えばＣＭＯＳプロセスであればシリコン基板への複数回の不純物注入、ゲート酸化膜生成、ゲート電極デポジション、ゲート電極エッチング等の工程を経るため、同一チップ上に同じ特性の素子を製造する場合にばらつきが発生しやすかった。言い換えると、特性の揃ったペア性の良い２つのトランジスタを安定して製造することは高度な製造技術が必要となっていた。歩留まりを低下させても特性の揃ったものだけを選別する方法もあるが、製造コストの上昇を避けることができなかった。

これに対して、基板上に製造する抵抗素子は、トランジスタよりも格段にペア性が優れている。その理由は、抵抗素子の製造方法が、一般的にトランジスタよりも工程数が少ないためであり、例えばポリシリコン抵抗の場合、ポリシリコンデポジション、エッチングの２工程で実現することができ、抵抗値をばらつかせる要因はポリシリコンの膜厚ばらつきとエッチングによる幾何学的寸法のばらつきに限定される。また、膜厚の薄い金属薄膜抵抗、例えばシリコンクロム（ＳｉＣｒ）を抵抗材料に使用すると、更に良好なペア性を得ることができる。このようないずれの種類の抵抗を使用しても、図１の抵抗Ｒ１及びＲ２のペア性によって発生する電流ｉ２のばらつきは、前記のようなカレントミラー回路を使用した場合よりも格段に小さくすることができる。このばらつきの差は、製造装置の精度や抵抗素子材料等によって大きく影響されるため、一律な値をここで示すことは困難であるが、図１のようにすることにより、カレントミラー回路を使用した場合よりも３〜１０倍以上の前記ばらつきの改善を見込むことができる。

一方、電界効果トランジスタＭ１及びＭ２は、ゲート電極に注入されている導電型の極性が異なるだけでそれ以外の物性や幾何学的寸法は、同一又は意図した比であることが理想である。仮にこれらに誤差が発生すると、出力電圧Ｖｐｎや温度特性に変化が生じ、製品としてのばらつきの増大をもたらす。一般に、写真製版技術を用いた半導体プロセスでシリコン基板上に複数の素子を作り込む場合、幾何学的に同一のものを作ることによって、最も前記のような誤差を小さくすることができる。例えば、２つの電界効果トランジスタのゲート幅Ｗを同一としてゲート長Ｌのみを１：２の比にした場合、レティクル上に正確に１：２のマスクが形成されていたとしても、露光時における周囲への反射、レジストの収縮、及びエッチングのムラ等の影響によって、実際にシリコン基板上に形成される各電界効果トランジスタのゲート長Ｌの比は正確に１：２にならない場合が一般的である。このために、好ましくは、電界効果トランジスタＭ１及びＭ２の幾何学的寸法を同一にするようにすればよい。

電界効果トランジスタＭ１とＭ２の作り込み精度を正確にするために両者の寸法を同一にすると、出力電圧Ｖｐｎの温度特性が一元的に決定付けられてしまう。図３は、抵抗Ｒ２とＲ１の抵抗値の比の逆数が１である場合の、電界効果トランジスタＭ１及びＭ２の各ゲート長Ｌの比であるＬ比と、出力電圧Ｖｐｎの温度係数ＴＣ（温度が１℃上昇すると出力電圧Ｖｐｎが何Ｖ変化するかを示す値）を示した図である。
図３において、Ｌ比が１であるときの温度係数ＴＣは約−０.５ｍＶ／℃である。この温度係数値でよければ問題はないが、他の温度係数値が必要な場合や、温度に依存しない特性（ＴＣ＝０）を得たい場合は、電界効果トランジスタＭ１とＭ２のＬ比を変えて対応することも可能である。

しかし、該Ｌ比を１以外にすると、前記のような作り込み精度に誤差が生じ、幾何学的に同一にしたことによる前記のような利点を得ることができなくなる。そこで、図１の電圧源回路１では、前記Ｌ比を１にした状態で他の温度係数の特性を得ることができる。すなわち、図１の電圧源回路１で、抵抗Ｒ２とＲ１の抵抗値の比を変えて電界効果トランジスタＭ１とＭ２の電流を任意に変更することにより、Ｌ比を変えて実現していた場合と同様の任意の温度係数を得ることができる。すなわち、抵抗Ｒ２とＲ１の抵抗値の比を任意に設定することによって、発生する出力電圧Ｖｐｎに温度特性を持たせることができる。

図８の従来回路において、２つの電界効果トランジスタＭ１０１とＭ１０２のゲート幅Ｗとゲート長Ｌを共に同一としたＬ比＝１の場合と、電界効果トランジスタＭ１０２のゲート長Ｌだけを２倍にしたＬ比＝２の場合とを比較して考える。Ｌ比＝２では、電界効果トランジスタＭ１０２のゲート長Ｌが２倍になったために、電界効果トランジスタＭ１０２のドレインから流れる電流はＬ比＝１のときの１／２になる。すなわち、従来技術でＬ比を変えていたことは電界効果トランジスタＭ１０２に流し込む電流量を変えていたことと同じことであったと言える。

図１の電圧源回路１でこれと同じことを行おうとすると次のようにすればよい。
電界効果トランジスタＭ１とＭ２は幾何学的に同一（Ｌ比＝１）になるようにしておく。このようにすることにより、電界効果トランジスタＭ１とＭ２の仕上がり寸法精度を確保することができる。次に、電界効果トランジスタＭ２に流す電流が１／２になるように抵抗Ｒ２とＲ１の抵抗値の比を１：２とする。このようにすることで、電界効果トランジスタＭ２のドレインに流れる電流ｉ２は、ｉ１／２になり、従来回路においてＬ比を２にしたことと同じ動作となるため、同じ電圧、及び同じ温度特性が得られる。すなわち、従来技術のＬ比の値は抵抗Ｒ２とＲ１の抵抗値の比の逆数に対応しており、抵抗Ｒ２とＲ１の抵抗値の比を任意に変えることにより、出力電圧Ｖｐｎに所望の温度特性を持たせることができる。

このように、本第１の実施の形態における電圧源回路は、図９の従来の電圧源回路と同様に、バックバイアス効果が発生しないため、温度に依存しない特性を得るには、抵抗Ｒ２とＲ１の抵抗値の比の逆数をＬ比＝０.５６３に相当する値に設定すればよく、製造コストを上昇させることなく、開発の融通性を得ることができると共に出力電圧のばらつきを低減させることができる。
なお、電界効果トランジスタＭ１とＭ２は、幾何学的に同一になるようにしても、抵抗Ｒ２とＲ１の抵抗値の比を１：１以外にすることによって、抵抗Ｒ２とＲ１の抵抗値の比に誤差が生じる可能性があるという問題については、以下のようにすることにより解決することができる。
抵抗Ｒ１とＲ２を最小単位の複数の抵抗でそれぞれ構成し、該抵抗の数の比が抵抗Ｒ２とＲ１の抵抗値の比になるようにすればよく、更にコモンセントロイド配置する等の工夫で抵抗値の比の精度やばらつきを向上させることができる。

ここで、温度係数が異なる図１の回路構成の電圧源回路を２つ使用し、該各電圧源回路の出力電圧を減算することによって温度検出回路を形成することができる。すなわち、該温度検出回路は、抵抗Ｒ２とＲ１の抵抗値の比が異なる２つの電圧源回路と、該各電圧源回路の出力電圧を減算する減算器とで構成することができる。図４の特性Ａのような温度に依存しない電圧を出力する電圧源回路は、例えば抵抗Ｒ２とＲ１の抵抗値の比の逆数を０.５６３になるようにすることで実現できる。また、図４の特性Ｂのように負の温度係数ＴＣを持つ電圧を出力する電圧源回路は、例えば抵抗Ｒ２とＲ１の抵抗値の比の逆数を１になるようにすることで実現できる。特性Ａの出力電圧から特性Ｂの出力電圧を減算することにより、温度検出回路は、特性Ｃで示す正の温度係数を有する電圧を生成することができる。

図５は、このような温度検出回路の回路例を示した図である。
図５において、温度検出回路１０は、第１の電圧源回路１ａと、第２の電圧源回路１ｂと、減算器２とで構成されており、第１及び第２の各電圧源回路１ａ，１ｂは、それぞれ図１の電圧源回路１と同じ回路構成をなしている。第１の電圧源回路１ａは、電界効果トランジスタＭ１ａ，Ｍ２ａ、Ｐチャネル型の電界効果トランジスタＭ３ａ、演算増幅回路ＯＰ１ａ、及び同一の特性を有する抵抗Ｒ１ａ，Ｒ２ａで構成され、第２の電圧源回路１ｂは、電界効果トランジスタＭ１ｂ，Ｍ２ｂ、Ｐチャネル型の電界効果トランジスタＭ３ｂ、演算増幅回路ＯＰ１ｂ、及び同一の特性を有する抵抗Ｒ１ｂ，Ｒ２ｂで構成されている。なお、減算器２は減算回路部をなす。

電界効果トランジスタＭ１ａ及びＭ１ｂは、図１の電界効果トランジスタＭ１と同じものであり、電界効果トランジスタＭ２ａ及びＭ２ｂは、図１の電界効果トランジスタＭ２と同じものである。また、電界効果トランジスタＭ３ａ及びＭ３ｂは、図１の電界効果トランジスタＭ３と同じものであり、演算増幅回路ＯＰ１ａ及びＯＰ１ｂは、図１の演算増幅回路ＯＰ１と同じものである。抵抗Ｒ１ａ及びＲ１ｂは、図１の抵抗Ｒ１に相当し、抵抗Ｒ２ａ及びＲ２ｂは、図１の抵抗Ｒ２に相当する。

第１の電圧源回路１ａは、温度に依存しない所定の基準電圧ＶＲＥＦを生成して出力し、第２の電圧源回路１ｂは、負の温度係数を有する出力電圧ＶＰＮを生成して出力する。このため、第１の電圧源回路１ａでは、抵抗Ｒ１ａとＲ２ａの抵抗値の比が１：１.７８になるように、すなわち抵抗Ｒ１ａとＲ２ａの抵抗値の比の逆数が０.５６３になるように設定されている。また、第２の電圧源回路１ｂでは、抵抗Ｒ１ｂとＲ２ｂの抵抗値の比が１：１になるように、すなわち抵抗Ｒ１ｂとＲ２ｂの抵抗値の比の逆数が１になるように設定されている。

減算器２の非反転入力端＋には、基準電圧ＶＲＥＦが入力され、減算器２の反転入力端−には、電圧ＶＰＮが入力されており、減算器２は、基準電圧ＶＲＥＦから電圧ＶＰＮを減算した、正の温度係数を有する出力電圧Ｖｔｅｍｐを生成して出力する。減算器２は増幅動作を行わないようにしていることから、出力電圧Ｖｔｅｍｐの温度係数は、電圧ＶＰＮの温度係数と絶対値が同じになる。減算器２に増幅動作を行わせるようにすると、該増幅率に応じた任意の温度係数を有する出力電圧Ｖｔｅｍｐを得ることができる。なお、図５では、基準電圧ＶＲＥＦから電圧ＶＰＮを減算するようにしたが、電圧ＶＰＮから基準電圧ＶＲＥＦを減算するようにすると、負の温度係数を有する出力電圧Ｖｔｅｍｐを得ることができる。

このように、図１の電圧源回路１を使用して温度検出回路を形成することにより、開発の融通性、製造コスト及び出力電圧のばらつきの増大という従来の課題を解決することができると共に、温度特性を持たない基準電圧ＶＲＥＦのばらつきが半減していることから、出力電圧Ｖｔｅｍｐのばらつきも減少させることができる。
しかし、高精度の温度検出回路を実現しようとすると、図４からも分かるように、製造プロセスのばらつきによって出力電圧が変動することから、出力電圧の調整を行う必要がある。このような場合、図５の温度検出回路に、基準電圧ＶＲＥＦ及び電圧ＶＰＮの少なくとも一方の電圧レベルを上下させるレベル調整回路を設けるようにすればよい。

図６は、このようなレベル調整回路を設けた温度検出回路の回路例を示した図である。なお、図６では、図５と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に、図５との相違点のみ説明する。
図６における図５との相違点は、レベル調整回路５を追加したことにあり、これに伴って、図５の温度検出回路１０を温度検出回路１５にした。
図６において、温度検出回路１５は、第１の電圧源回路１ａと、第２の電圧源回路１ｂと、減算器２と、レベル調整回路５とで構成されている。レベル調整回路５は、入力された基準電圧ＶＲＥＦを所定の電圧だけシフトさせて減算器２の非反転入力端＋に出力する。減算器２は、レベル調整回路５から入力された電圧から電圧ＶＰＮを減算した、正の温度係数を有する出力電圧Ｖｔｅｍｐを生成して出力する。なお、レベル調整回路５は調整回路部をなす。

減算器２は、レベル調整回路５から入力された電圧から電圧ＶＰＮを減算した、正の温度係数を有する出力電圧Ｖｔｅｍｐを生成して出力する。レベル調整回路５は、演算増幅回路を使用した増幅回路や抵抗分圧比を調整する分圧回路等を使用して実現することができる。なお、図６では、第１の電圧源回路１ａと減算器２との間にレベル調整回路５を設けるようにしたが、第２の電圧源回路１ｂと減算器２との間にレベル調整回路５を設けるようにしてもよく、第１の電圧源回路１ａと減算器２との間、及び第２の電圧源回路１ｂと減算器２との間にそれぞれレベル調整回路５を設けるようにしてもよい。
このようにすることにより、温度検出回路は、所望の出力電圧特性を得ることができる。

図６の温度検出回路１５において、抵抗Ｒ１ａとＲ１ｂの抵抗値が同じで、電界効果トランジスタＭ１ａとＭ１ｂが幾何学的に相似で特性が同一であるとすると、電界効果トランジスタＭ１ａとＭ１ｂのドレインに発生する電圧は同一になる。この場合、図７に示すように、図６の第２の電圧源回路１ｂにおける抵抗Ｒ１ｂと電界効果トランジスタＭ１ｂをなくし、演算増幅回路ＯＰ１ｂの非反転入力端を、第１の電圧源回路１ａにおける抵抗Ｒ１ａと電界効果トランジスタＭ１ａとの接続部に接続するようにしてもよい。このようにすることにより、図６の場合と同様の出力電圧Ｖｔｅｍｐを得ることができると共に、素子の数を削減することができるため、ばらつき要因を少なくすることによって出力電圧のばらつきを減少させることができ、シリコン基板を使用する面積を減少させることができ製造コストの削減や生産性を向上させることができ、更に、電流経路が減少することによって消費電流を削減させることができる等の効果を得ることができる。

なお、図６において、第１の電圧源回路１ａにおける抵抗Ｒ１ａと電界効果トランジスタＭ１ａをなくし、演算増幅回路ＯＰ１ａの非反転入力端を、第２の電圧源回路１ｂの抵抗Ｒ１ｂと、電界効果トランジスタＭ１ｂとの接続部に接続するようにしてもよい。また、図５の回路構成においても、前記と同じようにして第１の電圧源回路１ａ又は第２の電圧源回路１ｂの素子数の削減を図るようにしてもよい。

本発明の第１の実施の形態における電圧源回路の回路例を示した図である。電界効果トランジスタＭ１とＭ２におけるゲート電圧Ｖｇとドレイン電流ｉｄとの関係例を示した特性図である。抵抗Ｒ２とＲ１の抵抗値の比の逆数が１である場合のＬ比と、出力電圧Ｖｐｎの温度係数ＴＣとの関係例を示した図である。図１の電圧源回路を使用して温度検出回路を形成する場合の各電圧の特性例を示した図である。図１の電圧源回路を使用した温度検出回路の回路例を示した図である。図１の電圧源回路を使用した温度検出回路の他の回路例を示した図である。図１の電圧源回路を使用した温度検出回路の他の回路例を示した図である。従来の電圧源回路の回路例を示した図である。従来の電圧源回路の他の回路例を示した図である。シリコンのエネルギー準位の例を示した図である。図８の電圧源回路におけるＬ比に対する出力電圧Ｖｐｎの変化の例を示した図である。図９の電圧源回路におけるＬ比に対する出力電圧Ｖｐｎの変化の例を示した図である。

符号の説明

１電圧源回路
１ａ第１の電圧源回路
１ｂ，１ｃ第２の電圧源回路
２減算器
５レベル調整回路
１０，１５，２０温度検出回路
Ｍ１〜Ｍ３，Ｍ１ａ，Ｍ２ａ，Ｍ３ａ，Ｍ１ｂ，Ｍ２ｂ，Ｍ３ｂ電界効果トランジスタ
ＯＰ１，ＯＰ１ａ，ＯＰ１ｂ演算増幅回路
Ｒ１，Ｒ２，Ｒ１ａ，Ｒ２ａ，Ｒ１ｂ，Ｒ２ｂ抵抗

Claims

複数の電界効果トランジスタにおけるゲート電極の仕事関数差を用いて生成した電圧を出力端から出力する電圧源回路において、
正側電源入力端と、
負側電源入力端と、
一端が前記正側電源入力端に接続された第１の抵抗と、
該第１の抵抗の他端と前記負側電源入力端との間に接続され、ゲート及びサブストレートゲートがそれぞれ前記負側電源入力端に接続された第１の電界効果トランジスタと、
一端が前記正側電源入力端に接続された第２の抵抗と、
前記出力端と前記負側電源入力端との間に接続され、ゲートが前記出力端に接続されると共にサブストレートゲートが前記負側電源入力端に接続された、前記第２の抵抗から出力された電流が流れる第２の電界効果トランジスタと、
前記第１の抵抗と前記第１の電界効果トランジスタとの接続部の電圧である第１の電圧と、前記第２の抵抗の他端の電圧である第２の電圧が等しくなるように、前記第２の抵抗の他端から前記第２の電界効果トランジスタに流れる電流を制御する電圧制御回路部と、
を備え、
前記第１及び第２の各電界効果トランジスタは、ゲート電極の導電型の極性が異なるポリシリコンゲートを有することを特徴とする電圧源回路。
前記第１及び第２の各電界効果トランジスタは、幾何学的に同一形状であることを特徴とする請求項１記載の電圧源回路。
前記電圧制御回路部は、
前記第２の抵抗の他端と前記出力端との間に接続された第３の電界効果トランジスタと、
前記第１の電圧と前記第２の電圧が等しくなるように該第３の電界効果トランジスタの動作制御を行う演算増幅回路と、
を備えることを特徴とする請求項１又は２記載の電圧源回路。
検出した温度に応じた電圧を生成して温度検出電圧として出力する温度検出回路において、
複数の電界効果トランジスタにおけるゲート電極の仕事関数差を用いて、温度係数を有する電圧を生成する第１の電圧源回路部と、
複数の電界効果トランジスタにおけるゲート電極の仕事関数差を用いて、温度変化に依存しない所定の基準電圧を生成する第２の電圧源回路部と、
前記第１の電圧源回路部で生成された電圧と前記基準電圧との減算を行って前記温度検出電圧を生成する減算回路部と、
を有し、
前記第１及び第２の各電圧源回路部は、
前記生成した電圧を出力する出力端と、
正側電源入力端と、
負側電源入力端と、
一端が前記正側電源入力端に接続された第１の抵抗と、
該第１の抵抗の他端と前記負側電源入力端との間に接続され、ゲート及びサブストレートゲートがそれぞれ前記負側電源入力端に接続された第１の電界効果トランジスタと、
一端が前記正側電源入力端に接続された第２の抵抗と、
前記出力端と前記負側電源入力端との間に接続され、ゲートが前記出力端に接続されると共にサブストレートゲートが前記負側電源入力端に接続された、前記第２の抵抗から出力された電流が流れる第２の電界効果トランジスタと、
前記第１の抵抗と前記第１の電界効果トランジスタとの接続部の電圧である第１の電圧と、前記第２の抵抗の他端の電圧である第２の電圧が等しくなるように、前記第２の抵抗の他端から前記第２の電界効果トランジスタに流れる電流を制御する電圧制御回路部と、
をそれぞれ備え、
前記第１及び第２の各電界効果トランジスタは、ゲート電極の導電型の極性が異なるポリシリコンゲートを有することを特徴とする温度検出回路。
前記第１及び第２の各電界効果トランジスタは、幾何学的に同一形状であることを特徴とする請求項４記載の温度検出回路。
前記電圧制御回路部は、
前記第２の抵抗の他端と前記出力端との間に接続された第３の電界効果トランジスタと、
前記第１の電圧と前記第２の電圧が等しくなるように該第３の電界効果トランジスタの動作制御を行う演算増幅回路と、
を備えることを特徴とする請求項４又は５記載の温度検出回路。
前記第１及び第２の各電圧源回路部は、前記第１の抵抗と前記第２の抵抗の抵抗値の比が異なることを特徴とする請求項４、５又は６記載の温度検出回路。
前記第１の電圧源回路部で生成された電圧及び前記基準電圧の少なくとも一方の電圧値の調整を行う調整回路部を備え、該調整回路部は、該電圧値の調整を行う電圧を出力する前記電圧源回路部の前記出力端と前記減算回路部の入力端との間に設けられることを特徴とする請求項４、５、６又は７記載の温度検出回路。