KR101653059B1 - 플립 게이트 전압 레퍼런스 및 이용 방법 - Google Patents

플립 게이트 전압 레퍼런스 및 이용 방법 Download PDF

Info

Publication number
KR101653059B1
KR101653059B1 KR1020140165519A KR20140165519A KR101653059B1 KR 101653059 B1 KR101653059 B1 KR 101653059B1 KR 1020140165519 A KR1020140165519 A KR 1020140165519A KR 20140165519 A KR20140165519 A KR 20140165519A KR 101653059 B1 KR101653059 B1 KR 101653059B1
Authority
KR
South Korea
Prior art keywords
transistor
current
mirror
voltage
gate
Prior art date
Application number
KR1020140165519A
Other languages
English (en)
Other versions
KR20150097376A (ko
Inventor
스유크 모하마드 알
알렉산더 칼르니트스키
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20150097376A publication Critical patent/KR20150097376A/ko
Application granted granted Critical
Publication of KR101653059B1 publication Critical patent/KR101653059B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
    • G05F3/242—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/26—Current mirrors
    • G05F3/262—Current mirrors using field-effect transistors only
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only

Abstract

전압 레퍼런스는 제 1 전류를 수신하도록 구성된 플립 게이트 트랜지스터를 포함한다. 전압 레퍼런스는 제 2 전류를 수신하도록 구성된 제 1 트랜지스터를 더 포함하고, 제 1 트랜지스터는 제 1 누설 전류를 가지며, 제 1 트랜지스터는 Vgs 차감 배치로 플립 게이트 트랜지스터에 접속된다. 전압 레퍼런스는 기준 전압을 출력하도록 구성된 출력 노드를 더 포함하고, 출력 노드는 제 1 트랜지스터에 접속된다. 전압 레퍼런스는 출력 노드에 접속된 제 2 트랜지스터를 더 포함하고, 제 2 트랜지스터는 제 2 누설 전류를 가지며, 제 1 누설 전류는 제 2 누설 전류와 실질적으로 동일하다.

Description

플립 게이트 전압 레퍼런스 및 이용 방법{FLIPPED GATE VOLTAGE REFERENCE AND METHOD OF USING}
본 발명은 전압 회로에 관한 것이다.
전압 레퍼런스(voltage reference)는 회로에 기준 전압 신호를 제공하기 위해 이용되는 회로이다. 이 회로는 동작 동안에 비교 수단으로서 기준 전압 신호를 이용한다. 예를 들어, 전압 조정기 애플리케이션에서, 피드백 신호가 전압 레퍼런스의 스케일링된 값에 대응하는 조정된 출력 전압을 생성하기 위해서 기준 전압에 대해 비교된다.
일부 방식에서, 전압 레퍼런스는 밴드갭(bandgap) 기준을 형성하여 기준 전압 신호를 제공하도록 양극성 접합 트랜지스터(bipolar junction transistor; BJT)를 이용하여 형성된다. PNP BJT에서, 기판은 BJT에 대한 컬렉터로서의 역할을 하여, 기판의 다수 캐리어 노이즈에 민감한 BJT를 만든다. NPN BJT에서, 컬렉터는 p형 기판에 n웰로서 형성되고, 기판으로부터의 소수 캐리어 노이즈를 픽업하는데 민감하다. NPN BJT도 PNP BJT도 기판 잡음으로부터 완전한 분리를 허용하지 않는다.
일부 방식에서, 상보성 금속 산화막 반도체(complementary metal oxide semiconductor; CMOS) 디바이스가 전압 레퍼런스를 형성하는데 이용된다. 일부 경우에, CMOS 디바이스는 모든 CMOS 디바이스가 메인 기판으로부터 역방향-접합-분리되도록 트리플 웰(triple well) 흐름으로 제조된다. 일부 방식에서, CMOS 디바이스는 폴리실리콘 게이트 피처를 포함하고, 폴리실리콘 게이트 피처는 CMOS 디바이스용 기판의 도펀트와 반대의 도펀트 유형을 이용하여 도핑된다.
본 발명의 목적은 플립 게이트 전압 레퍼런스 및 이용 방법을 제공하는 것이다.
본 설명의 일 양태는 제 1 전류를 수신하도록 구성된 플립 게이트 트랜지스터를 포함하는 전압 레퍼런스에 관한 것이다. 전압 레퍼런스는 제 2 전류를 수신하도록 구성된 제 1 트랜지스터를 더 포함하고, 제 1 트랜지스터는 제 1 누설 전류를 가지며, 제 1 트랜지스터는 Vgs 차감 배치로 플립 게이트 트랜지스터에 접속된다. 전압 레퍼런스는 기준 전압을 출력하도록 구성된 출력 노드를 더 포함하고, 출력 노드는 제 1 트랜지스터에 접속된다. 전압 레퍼런스는 출력 노드에 접속된 제 2 트랜지스터를 더 포함하고, 제 2 트랜지스터는 제 2 누설 전류를 가지며, 제 1 누설 전류는 제 2 누설 전류와 실질적으로 동일하다.
본 설명의 다른 양태는 바이어스 전류를 수신하고 제 1 전류 및 미러링 전류를 발생시키도록 구성된 제 1 전류 미러 영역을 포함하는 전압 레퍼런스에 관한 것이다. 전압 레퍼런스는 미러 전류를 수신하고 제 2 전류를 발생시키도록 구성된 제 2 전류 미러 영역을 더 포함한다. 전압 레퍼런스는 제 1 전류를 수신하도록 구성된 플립 게이트 트랜지스터를 더 포함한다. 전압 레퍼런스는 제 2 전류를 수신하도록 구성된 제 1 트랜지스터를 더 포함하고, 제 1 트랜지스터의 게이트는 플립 게이트 트랜지스터에 접속되며, 제 1 트랜지스터는 제 1 누설 전류를 갖는다. 전압 레퍼런스는 기준 전압을 출력하도록 구성된 출력 노드를 더 포함하고, 출력 노드는 제 1 트랜지스터에 접속된다. 전압 레퍼런스는 출력 노드에 접속된 제 2 트랜지스터를 더 포함하고, 제 2 트랜지스터는 제 2 누설 전류를 가지며, 제 1 누설 전류는 제 2 누설 전류와 실질적으로 동일하다.
본 설명의 또 다른 양태는 전압 레퍼런스를 이용하는 방법에 관한 것이다. 방법은 바이어스 전류를 발생시키는 단계; 및 플립 게이트 트랜지스터에 걸쳐 제 1 전류를 발생시키고 미러링 전류를 발생시키기 위해 이 바이어스 전류를 미러링하는 단계를 포함한다. 방법은 제 1 트랜지스터에 걸쳐 제 2 전류를 발생시키기 위해 미러링 전류를 미러링하는 단계를 더 포함하고, 제 1 트랜지스터는 제 1 누설 전류를 갖는다. 방법은 제 2 트랜지스터를 이용하여 제 1 누설 전류를 보상하는 단계, 및 기준 전압을 출력하는 단계를 더 포함하고, 제 2 트랜지스터는 제 1 누설 전류에 실질적으로 동일한 제 2 누설 전류를 갖는다.
본 발명에 따르면, 플립 게이트 전압 레퍼런스 및 이용 방법을 제공하는 것이 가능하다.
하나 이상의 실시예들은 첨부 도면들에서 예로서 나타난 것으로서, 제한적인 것이 아니고, 동일한 참조 번호 지정을 갖는 요소들은 본 명세서에 걸쳐 같은 요소들을 나타낸다. 본 산업계에서의 표준적인 실시에 따라, 다양한 피처(feature)들은 실척도로 도시되지 않을 수 있고 단지 예시를 목적으로 이용됨을 강조한다. 사실, 도면에서 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 하나 이상의 실시예들에 따라 전압 레퍼런스의 개략도이다.
도 2는 하나 이상의 실시예들에 따라 플립 게이트 트랜지스터의 횡단면도이다.
도 3은 하나 이상의 실시예들에 따라 전압 레퍼런스의 개략도이다.
도 4는 하나 이상의 실시예들에 따라 저항기 장치의 평면도이다.
도 5는 하나 이상의 실시예들에 따라 전압 레퍼런스를 이용하는 방법의 흐름도이다.
다음의 발명개시는 본 발명의 상이한 피처들을 구현하는 다수의 상이한 실시예들, 또는 예들을 제공한다. 컴포넌트 및 장치의 특정한 예들은 본 발명개시를 단순화하기 위해 이하에 설명된다. 물론, 이러한 설명은 예시로서, 제한하기 위한 것이 아니다.
도 1은 하나 이상의 실시예들에 따라 전압 레퍼런스(100)의 개략도이다. 전압 레퍼런스(100)는 동작 전압(VDD)과 음의 공급 전압(VSS) 사이에 플립 게이트 트랜지스터(M1)를 포함한다. 제 1 전류 소스(102)가 플립 게이트 트랜지스터(M1)에 걸쳐 제 1 전류(I1)을 공급하도록 구성된다. 트랜지스터(M2)가 동작 전압(VDD)과 음의 공급 전압(VSS) 사이에 접속된다. 트랜지스터(M2)는 Vgs 차감 배치로 플립 게이트 트랜지스터(M1)에 접속된다. Vgs 차감 배치는 같은 전압을 수신하는 플립 게이트 트랜지스터(M1) 및 트랜지스터(M2)의 게이트와, 음의 공급 전압(VSS)에 접속된 플립 게이트 트랜지스터의 소스 단자에서 비롯된다. 제 2 전류 소스(104)가 트랜지스터(M2)에 걸쳐 제 2 전류(I2)를 공급하도록 구성된다. 트랜지스터(M3)가 트랜지스터(M2)와 음의 공급 전압(VSS) 사이에 접속된다. 트랜지스터(M3)의 게이트, 소스 단자, 및 벌크 각각은 음의 공급 전압(VSS)에 접속된다. 기준 전압(Vref)을 출력하기 위한 출력 노드가 트랜지스터(M2)와 음의 공급 전압(VSS) 사이에 위치하고, 트랜지스터(M3)의 드레인 단자에 접속된다.
플립 게이트 트랜지스터(M1)는 온도 독립적 기준 전압(Vref)을 생성하는 것을 돕도록 이용된다. 플립 게이트 트랜지스터(M1)는 반도핑(anti-dope)된 게이트 전극을 포함한다. 반도핑은 플립 게이트 트랜지트서(M1)의 기판과 같은 도펀트 유형으로 게이트 전극을 도핑하는 공정이다. 예를 들어, 종래의 n형 금속 산화막 반도체(n-type metal oxide semiconductor; NMOS)에서, 기판은 p도핑되고, 게이트 전극은 n도핑된다. 그러나, 플립 게이트 NMOS에서, 게이트 전극의 일부가 p도핑된다.
도 2는 하나 이상의 실시예들에 따라 플립 게이트 트랜지스터(200)의 횡단면도이다. 플립 게이트 트랜지스터(200)는 n형 플립 게이트 트랜지스터이다. 플립 게이트 트랜지스터(200)는 기판(202)을 포함한다. 게이트 유전체층(204)이 기판(202)의 채널 영역(206) 위에 있다. 게이트 전극(210)이 게이트 유전체층(204) 위에 있다. 게이트 전극(210)의 바디 영역(212)이 p형 도펀트로 도핑된다. 게이트 전극(210)의 에지(214)는 n도핑된 소스/드레인(S/D) 피처(220)의 자기 정렬 형성을 위해 n도핑된다. 일부 실시예들에서, 분리 영역(230)이 인접한 플립 게이트 트랜지스터들 사이에 배치된다. 일부 실시예들에서, 게이트 전극(210)은 도핑된 폴리실리콘, 금속 게이트 또는 다른 적합한 게이트 물질을 포함한다. 일부 실시예들에서, p형 도펀트는 붕소, 붕소 다이플루오라이드, 또는 다른 적합한 p형 도펀트를 포함한다. 일부 실시에들에서, n형 도펀트는 비소, 인, 또는 다른 적합한 n형 도펀트를 포함한다.
도 1로 돌아가면, 플립 게이트 트랜지스터(M1)의 게이트는 플립 게이트 트랜지스터의 드레인 단자에 접속된다. 플립 게이트 트랜지스터(M1)의 벌크는 플립 게이트 트랜지스터의 소스 단자에 접속된다. 일부 실시예들에서, 플립 게이트 트랜지스터(M1)는 실질적으로 p 도핑된다. 실질적 p 도핑은, 플립 게이트 트랜지스터(M1)의 게이트 전극이 게이트 전극의 에지에서 p 도핑이 예상된다는 것을 의미한다. 플립 게이트 트랜지스터(M1)의 게이트 전극의 에지는 플립 게이트 트랜지스터의 드레인 단자 및 소스 단자의 형성을 용이하게 하도록 n형이다.
제 1 전류 소스(102)는 플립 게이트 트랜지스터(M1)에 제 1 전류를 공급하도록 구성된다. 일부 실시예들에서, 제 1 전류 소스(102)는 적어도 하나의 전류 미러(current mirror)를 포함한다. 일부 실시예들에서, 제 1 전류 소스(102)는 시동 디바이스 및 전류 발생 디바이스, 또는 다른 적합한 전류 소스를 포함한다.
트랜지스터(M2)는 온도 독립적 기준 전압(Vref)을 생성하는 것을 돕도록 이용된다. 트랜지스터(M2)는 플립 게이트 트랜지스터가 아니다. 일부 실시예들에서, 트랜지스터(M2)는 표준 NMOS 트랜지스터이다. 트랜지스터(M2)의 게이트는 플립 게이트 트랜지스터(M1)의 게이트에 접속된다. 트랜지스터(M2)의 드레인 단자는 동작 전압(VDD)에 접속된다. 트랜지스터(M2)의 벌크는 트랜지스터의 소스 단자에 접속된다.
플립 게이트 트랜지스터(M1)는 플립 게이트 트랜지스터의 폭 및 길이에 의해 정의된 제 1 크기를 갖는다. 트랜지스터(M2)는 트랜지스터의 폭 및 길이에 의해 정의된 제 2 크기를 갖는다. 트랜지스터(M2)의 크기는 플립 게이트 트랜지스터(M1)의 크기보다 크다. 트랜지스터(M2)의 크기는 플립 게이트 트랜지스터(M1)의 크기의 정수배(N)이다. 일부 실시예들에서, 정수배(N)는 대략 2 내지 대략 50에 이른다. 트랜지스터(M2)와 플립 게이트 트랜지스터(M1) 간의 크기 차이는 기준 전압(Vref)의 온도 의존성을 결정하는 것을 돕는다. 플립 게이트 트랜지스터(M1)에 관하여 트랜지스터(M2)의 적절한 크기 조정은 온도 독립적 기준 전압(Vref)을 야기한다.
제 1 전류 소스(102)는 플립 게이트 트랜지스터(M1)에 제 1 전류를 제공하도록 구성된다. 제 2 전류 소스(104)는 트랜지스터(M2)에 제 2 전류를 제공하도록 구성된다. 최소 공통 분모 전류(least common denominator current; ILCD)가 제 1 전류 대 제 2 전류의 비에 기초하여 정의된다. 예를 들어, 11:2의 제 1 전류 대 제 2 전류의 비는 최소 공통 분모 전류 1을 야기한다. 8:4의 제 1 전류 대 제 2 전류의 비는 최소 공통 분모 전류 4를 야기한다. 제 1 전류는 ILCD의 제 1 정수배(K1)이다. 제 2 전류도 또한 ILCD의 제 2 정수배(K2)이다. 제 1 정수배(K1)는 제 2 정수배(K2)보다 크다. 일부 실시예들에서, 제 1 정수배(K1)는 제 2 정수배(K2)보다 대략 2배 크다. 일부 실시예들에서, 제 1 정수배(K1)는 제 2 정수배(K2)보다 2배 이상 크다.
정수배(N)는 제 1 정수배(K1) 및 제 2 정수배(K2)에 의해 적어도 일부 결정된다. 정수배(N)를 조정하는 것은 기준 전압(Vref)의 온도 의존성의 조절을 가능하게 한다. 트랜지스터(M2) 및 플립 게이트 트랜지스터(M1)의 ΔVgs가 전압 레퍼런스(100)를 형성하는데 이용되는 생산 공정에 이용되는 반도체 기반 물질의 밴드갭 전압에 대략 동일하도록 정수배(N)를 조정하는 것은 기준 전압(Vref)의 온도 독립성을 야기한다.
트랜지스터(M3)는 트랜지스터(M2)를 통해 작동하는 드레인 소스 전류의 채널 누설 컴포넌트를 제거하는데 이용된다. 트랜지스터(M3)의 크기는 트랜지스터(M2)의 크기와 동일하다. 트랜지스터(M2)를 통한 임의의 누설 전류는 기준 전압(Vref)의 온도 보상을 목적으로 제 2 전류(I2)를 유지하는 것을 돕도록 트랜지스터(M3)로 향한다. 트랜지스터(M2)를 통한 누설을 보상하기 위해 트랜지스터(M3)의 추가는 기준 전압(Vref)의 온도 보상을 목적으로 제 2 전류(I2) 전체를 이용하는 것을 돕는다. 이러한 누설 상쇄는 M2의 드레인-소스 전압이 M3의 드레인-소스 전압과 동일한 경우 더욱 효과적이고, 이는 동작 전압(VDD)이 2Vref에 의해 주어진 값으로 설정되는 경우에 발생한다. 트랜지스터(M3)를 포함하지 않는 방식에서, 전압 레퍼런스의 정확도는 80 ℃이상의 온도에서 급속히 저하된다.
도 3은 하나 이상의 실시예들에 따라 전압 레퍼런스(300)의 개략도이다. 전압 레퍼런스(300)는 전압 레퍼런스(100)와 유사한 플립 게이트 트랜지스터(M1), 트랜지스터(M2) 및 트랜지스터(M3)를 포함한다. 전압 레퍼런스(300)는 입력 전압을 수신하고 바이어스 전류를 발생시키도록 구성된 시동 및 바이어스 전류 발생기 영역(310)을 더 포함한다. 제 1 전류 미러 영역(320)이 시동 및 바이어스 전류 발생기 영역(310)으로부터의 바이어스 전류에 기초하여 플립 게이트 트랜지스터(M1)에 제 1 전류(I1)를 발생시키도록 구성된다. 제 2 전류 미러 영역(330)이 제 1 전류(I1)의 미러링된 부분을 수신하고 트랜지스터(M2)에 제 2 전류(I2)를 발생시키도록 구성된다. 전압 복싱 영역(voltage boxing region)(340)이 기준 전압(Vref)에 대략 동일한 트랜지스터(M2)에 걸친 전압 강하를 유지하도록 구성된다.
시동 및 바이어스 전류 발생기 영역(310)은 동작 전압(VDD)을 수신하도록 구성된다. 시동 및 바이어스 전류 발생기 영역(310)은 동작 전압(VDD)과 음의 공급 전압(VSS) 사이에 접속된다. 시동 및 바이어스 전류 발생기 영역(310)은 제 1 전류 미러 영역(320)에 접속된 제 1 라인을 따라 바이어스 전류를 발생시키도록 구성된다. 제 1 전류 미러 영역(320)은 동작 전압(VDD)을 수신하도록 구성된다. 제 1 전류 미러 영역(320)에 접속된 제 2 라인은 제 2 전류 미러 영역(330)에 직렬로 접속된다. 제 1 전류 미러 영역(320)에 접속된 제 3 라인은 플립 게이트 트랜지스터(M1)에 직렬로 접속된다. 제 1 전류 미러 영역(320)에 접속된 제 4 라인은 전압 복싱 영역(340)의 제 1 부분에 직렬로 접속된다. 전압 복싱 영역(340)의 제 2 부분은 트랜지스터(M2) 및 제 2 전류 미러 영역(330)에 직렬로 접속된다. 일부 실시예들에서, 동작 전압(VDD)은 기준 전압(Vref)의 2배보다 크다. 일부 실시예들에서, 음의 공급 전압(VSS)은 0 V와 동일하다. 일부 실시예들에서, 음의 공급 전압(VSS)은, 동작 전압(VDD)이 음의 공급 전압(VSS)을 항상 참조하도록 0 V보다 크거나 작다.
시동 및 바이어스 전류 발생기 영역(310)은 전압 레퍼런스(300)에 의해 이용하기 위해 바이어스 전류를 발생시키도록 구성된다. 시동 및 바이어스 전류 발생기 영역(310)은 동작 전압(VDD)을 수신하도록 구성된 시동 저항기(R1)를 포함한다. 제 1 바이어스 트랜지스터(M21)가 시동 저항기(R1)와 직렬로 접속된다. 바이어스 저항기(R2)가 제 2 바이어스 트랜지스터(M22)에 직렬로 접속된다. 바이어스 저항기(R2)는 음의 공급 전압(VSS)에 접속된다. 제 1 바이어스 트랜지스터(M21)의 게이트가 제 2 바이어스 트랜지스터(M22)와 바이어스 저항기(R2) 사이의 노드에 접속된다. 제 2 바이어스 트랜지스터(M22)의 게이트가 시동 저항기(R1)와 제 1 바이어스 트랜지스터(M21) 사이의 노드에 접속된다. 제 1 바이어스 트랜지스터(M21)의 소스 단자가 음의 공급 전압(VSS)에 접속된다. 제 2 바이어스 트랜지스터(M22)의 드레인 단자가 제 1 전류 미러 영역(320)과 직렬로 접속된다. 일부 실시예들에서, 제 1 바이어스 트랜지스터(M21)는 NMOS 트랜지스터이다. 일부 실시예들에서, 제 2 바이어스 트랜지스터(M22)는 NMOS 트랜지스터이다. 일부 실시예들에서, 제 1 바이어스 트랜지스터(M21) 및 제 2 바이어스 트랜지스터(M22)는 약반전 상태(weak inversion state)에 있다. 약반전 상태는, 트랜지스터의 게이트-소스 전압(Vgs)이 트랜지스터의 문턱값 전압 이하에 있다는 것을 의미한다.
시동 저항기(R1)는 전압 레퍼런스(300)의 동작을 시작하기 위해서, 동작 전압(VDD)으로부터 제 2 바이어스 트랜지스터(M22)의 게이트까지 직접 경로를 제공하도록 이용된다. 바이어스 저항기(R2)에 걸친 전압은 제 1 바이어스 트랜지스터(M21)의 게이트-소스 전압(Vgs)에 기초하여 적어도 부분적으로 정의된다. 제 1 바이어스 트랜지스터(M21)의 Vgs는 시동 저항기(R1)에 걸쳐 시동 전류를 전도하는데 이용되는 전압에 의해 적어도 일부 정의된다. 전압 레퍼런스(300)의 시동 전류는 수학식 VDD - V(N13)/r1에 의해 제공되고, 여기서, VDD는 동작 전압이고, r1은 시동 저항기(R1)의 대응하는 저항이며, V(N13)은 제 1 바이어스 트랜지스터(M21)의 게이트-소스 전압(Vgs) 및 제 2 바이어스 트랜지스터(M22)의 게이트-소스 전압(Vgs)의 합에 의해 제공된다. 바이어스 전류는 제 2 바이어스 트랜지스터(M22)에 걸쳐 제 1 라인을 따라 제 1 전류 미러 영역(320)으로 전도되고, 수학식 V(N12)/r2에 의해 제공되며, 여기서, V(N12)은 제 1 바이어스 트랜지스터(M21)의 게이트-소스 전압(Vgs)이고, r2는 바이어스 저항기(R2)의 대응하는 저항이다.
제 1 전류 미러 영역(320)은 플립 게이트 트랜지스터(M1)에 바이어스 전류의 정수 비율 배수를 제공하도록 이용된다. 제 1 전류 미러 영역(320)은 제 1 미러 저항기(R6)와 직렬로 접속된 제 1 미러 트랜지스터(M6)를 포함한다. 제 1 미러 저항기(R6)는 동작 전압(VDD)에 접속된다. 제 1 미러 트랜지스터(M6)는 다이오드 접속형이다. 제 1 미러 트랜지스터(M6)의 드레인 단자는 제 1 라인을 따라 제 2 바이어스 트랜지스터(M22)에 접속된다. 제 2 미러 트랜지스터(M7)가 제 2 미러 저항기(R7)와 직렬로 접속된다. 제 2 미러 저항기(R7)는 동작 전압(VDD)에 접속된다. 제 2 미러 트랜지스터(M7)의 게이트가 제 1 미러 트랜지스터(M6)의 게이트에 접속된다. 제 2 미러 트랜지스터(M7)의 드레인 단자가 제 2 라인을 따라 제 2 전류 미러 영역(330)에 접속된다. 제 3 미러 트랜지스터(M8)가 제 3 미러 저항기(R8)와 직렬로 접속된다. 제 3 미러 저항기(R8)는 동작 전압(VDD)에 접속된다. 제 3 미러 트랜지스터(M8)의 게이트가 제 1 미러 트랜지스터(M6)의 게이트에 접속된다. 제 3 미러 트랜지스터(M8)의 드레인 단자가 제 3 라인을 따라 플립 게이트 트랜지스터(M1)에 접속된다. 제 4 미러 트랜지스터(M9)가 제 4 미러 저항기(R9)와 직렬로 접속된다. 제 4 미러 저항기(R9)는 동작 전압(VDD)에 접속된다. 제 4 미러 트랜지스터(M9)의 게이트가 제 1 미러 트랜지스터(M6)의 게이트에 접속된다. 제 4 미러 트랜지스터(M9)의 드레인 단자가 제 4 라인을 따라 전압 복싱 영역(340)에 접속된다. 일부 실시예들에서, 제 1 미러 트랜지스터(M6), 제 2 미러 트랜지스터(M7), 제 3 미러 트랜지스터(M8) 및 제 4 미러 트랜지스터(M9) 각각은 PMOS 트랜지스터이다.
제 1 전류 미러 영역(320)은 제 1 라인을 따라 시동 및 바이어스 전류 발생기 영역(310)으로부터 바이어스 전류를 수신하고, 제 2 라인, 제 3 라인 및 제 4 라인을 따라 바이어스 전류를 미러링하도록 구성된다. 제 1 미러 트랜지스터(M6)의 크기는 제 1 미러 트랜지스터, 제 2 미러 트랜지스터(M7), 제 3 미러 트랜지스터(M8) 및 제 4 미러 트랜지스터(M9)에 대한 제 1 트랜지스터 단위 크기의 정수배로서 정의된다. 제 2 미러 트랜지스터(M7), 제 3 미러 트랜지스터(M8) 및 제 4 미러 트랜지스터(M9)는 제 1 트랜지스터 단위 크기의 정수배인 크기를 독립적으로 갖는다.
제 1 미러 저항기(R6)의 저항은 R6의 단자들에 걸친 전압 강하가 150 mV보다 크도록 제 1 미러 트랜지스터(M6)에 걸쳐 전도되는 바이어스 전류에 기초하여 정의된다. 제 2 미러 저항기(R7), 제 3 미러 저항기(R8) 및 제 4 미러 저항기(R9)는 제 1 트랜지스터 단위 크기의 정수 비율 배수에 기초하는 저항을 독립적으로 갖는다. 제 1 트랜지스터 단위 크기를 이용함으로써, 제 1 전류 미러 영역의 미러 트랜지스터들 각각에 걸쳐 미러링되는 전류는 제 1 미러 트랜지스터에 걸친 전류(I6)에 의해 곱해지는 트랜지스터들의 상대 크기의 정수배의 비이다. 제 2 미러 트랜지스터(M7)에 걸친 전류(I7)가 (n7/n6) x I6에 의해 제공되고, 여기서, n7은 제 2 미러 트랜지스터(M7)에 대한 제 1 트랜지스터의 단위 크기의 정수배이고, n6은 제 1 미러 트랜지스터(M6)에 대한 제 1 트랜지스터 단위 크기의 정수배이며, I6은 제 1 미러 트랜지스터에 걸친 전류이다. 제 3 미러 트랜지스터(M8)에 걸친 전류(I8)가 (n8/n6) x I6에 의해 제공되고, 여기서, n8은 제 3 미러 트랜지스터(M8)에 대한 제 1 트랜지스터 단위 크기의 정수배이다. 제 4 미러 트랜지스터(M9)에 걸친 전류(I9)가 (n9/n6) x I6에 의해 제공되고, 여기서, n9는 제 4 미러 트랜지스터(M9)에 대한 제 1 트랜지스터 단위 크기의 정수배이다.
제 1 트랜지스터 단위 크기를 이용함으로써, 제 1 전류 미러 영역의 미러 저항기들 각각에 걸친 저항은 제 1 미러 저항기(R6)에 대응하는 저항(r6)에 의해 곱해지는 트랜지스터들의 상대 크기의 정수배의 비이다. 제 2 미러 저항기(R7)에 대응하는 저항(r7)이 (n6/n7) x r6에 의해 제공되고, 여기서, n7은 제 2 미러 트랜지스터(M7)에 대한 제 1 트랜지스터 단위 크기의 정수배이고, n6은 제 1 미러 트랜지스터(M6)에 대한 제 1 트랜지스터 단위 크기의 정수배이며, r6은 제 1 미러 저항기에 대응하는 저항이다. 제 3 미러 저항기(R8)에 대응하는 저항(r8)이 (n6/n8) x r6에 의해 제공되고, 여기서, n8은 제 3 미러 트랜지스터(M8)에 대한 제 1 트랜지스터 단위 크기의 정수배이다. 제 4 미러 저항기(R9)에 대응하는 저항(r9)이 (n6/n9) x r6에 의해 제공되고, 여기서, n9은 제 4 미러 트랜지스터(M9)에 대한 제 1 트랜지스터 단위 크기의 정수배이다.
제 1 전류 미러 영역(320)의 미러 저항기들(R6-R9) 및 미러 트랜지스터들(M6-M9)의 크기를 조절하는 것은, 플립 게이트 트랜지스터(M1)에 걸친 전류, 예컨대, 제 1 전류(I1)(도 1)는 물론, 제 1 전류 미러 영역의 다른 라인들을 따른 전류를 조정하는 것을 가능하게 한다. 예를 들어, 제 3 미러 트랜지스터(M8) 및 제 3 미러 저항기(R8)는 플립 게이트 트랜지스터(M1)에 걸친 전류를 결정한다. 다른 예에서, 제 2 미러 트랜지스터(M7) 및 제 2 미러 저항기(R7)는 제 2 전류 미러 영역(330)에 공급되는 전류를 결정한다. 플립 게이트 트랜지스터(M1)에 걸친 전류를 조정하는 것은, 전압 레퍼런스(300)에 의해 출력되는 기준 전압(Vref)의 정확도 및 온도 독립성을 증가시키는 것을 돕는다. 제 1 전류 미러 영역(320)의 미러 트랜지스터들(M6-M9)은 나노 암페어 전류 레벨에서 전류를 정확하게 미러링할 수 있다.
제 2 전류 미러 영역(330)은 제 1 전류 미러 영역(320)으로부터의 전류를 미러링하도록 구성된다. 제 2 전류 미러 영역(330)은 제 5 미러 저항기(R5)와 직렬로 접속된 제 5 미러 트랜지스터(M5)를 포함한다. 제 5 미러 저항기(R5)는 음의 공급 전압(VSS)에 접속된다. 제 5 미러 트랜지스터(M5)는 다이오드 접속형이다. 제 5 미러 트랜지스터(M5)의 드레인 단자가 제 2 라인을 따라 제 2 미러 트랜지스터(M7)에 접속된다. 제 2 전류 미러 영역(230)은 제 6 미러 저항기(R4)와 직렬로 접속된 제 6 미러 트랜지스터(M4)를 더 포함한다. 제 6 미러 저항기(R4)는 음의 공급 전압(VSS)에 접속된다. 제 6 미러 트랜지스터(M4)의 게이트가 제 5 미러 트랜지스터(M5)의 게이트에 접속된다. 제 6 미러 트랜지스터(M4)의 드레인 단자가 제 5 라인을 따라 트랜지스터(M3) 및 트랜지스터(M2)에 접속된다. 일부 실시예들에서, 제 5 미러 트랜지스터(M5) 및 제 6 미러 트랜지스터(M4) 각각은 NMOS 트랜지스터이다.
제 2 전류 미러 영역(330)은 제 2 라인을 따라 제 1 전류 미러 영역(320)으로부터 전류(I7)를 수신하고 제 5 라인을 따라 전류(I7)를 미러링하도록 구성된다. 제 5 미러 트랜지스터(M5)의 크기는 제 2 트랜지스터 단위 크기의 정수배로서 정의된다. 제 6 미러 트랜지스터(M4)는 제 2 트랜지스터 단위 크기의 정수배인 크기를 갖는다. 일부 실시예들에서, 제 1 트랜지스터 단위 크기는 제 2 트랜지스터 단위 크기와 동일하다. 일부 실시예들에서, 제 1 트랜지스터 단위 크기는 제 2 트랜지스터 단위 크기와 상이하다.
제 5 미러 저항기(R5)의 저항은 R5의 단자들에 걸친 전압 강하가 150 mV보다 크도록 제 5 미러 트랜지스터(M5)에 걸쳐 전도되는 전류에 기초하여 정의된다. 제 6 미러 저항기(R4)는 제 2 트랜지스터 단위 크기의 정수배에 기초하는 저항을 갖는다.
제 2 트랜지스터 단위 크기를 이용함으로써, 제 2 전류 미러 영역(330)의 미러 트랜지스터들 각각에 걸쳐 미러링되는 전류는 제 5 미러 트랜지스터(M5)에 걸친 전류(I5)에 의해 곱해지는 트랜지스터들의 상대 크기의 정수배의 비이다. 제 6 미러 트랜지스터(M4)에 걸친 전류(I4)가 (n4/n5) x I5에 의해 제공되고, 여기서, n4는 제 6 미러 트랜지스터(M4)에 대한 제 2 트랜지스터 단위 크기의 정수배이고, n5는 제 5 미러 트랜지스터(M5)에 대한 제 2 트랜지스터 단위 크기의 정수배이며, I5는 제 5 미러 트랜지스터에 걸친 전류이다.
제 2 트랜지스터 단위 크기를 이용함으로써, 제 2 전류 미러 영역(330)의 미러 저항기들 각각에 걸친 저항은 제 5 미러 저항기(R5)에 대응하는 저항(r5)에 의해 곱해지는 트랜지스터들의 상대 크기의 정수배의 비이다. 제 6 미러 저항기(R4)에 대응하는 저항(r4)이 (n5/n4) x r5에 의해 제공되고, 여기서, n4는 제 6 미러 트랜지스터(M4)에 대한 제 2 트랜지스터 단위 크기의 정수배이고, n5는 제 5 미러 트랜지스터(M5)에 대한 제 2 트랜지스터 단위 크기의 정수배이며, r5는 제 5 미러 저항기에 대응하는 저항이다.
제 2 전류 미러 영역(330)의 미러 저항기들(R5 및 R4)은 물론 미러 트랜지스터들(M5 및 M4)의 크기를 조절하는 것은, 트랜지스터(M2)에 걸친 전류, 예컨대, 제 2 전류(I2)(도 1)의 조정을 가능하게 한다. 예를 들어, 제 6 미러 트랜지스터(M4) 및 제 6 미러 저항기(R4)는 트랜지스터(M2)에 걸친 전류(I2)를 결정한다. 트랜지스터(M2)에 걸친 전류를 조정하는 것은, 전압 레퍼런스(300)에 의해 출력되는 기준 전압(Vref)의 정확도 및 온도 독립성을 증가시키는 것을 돕는다. 제 2 전류 미러 영역(330)의 미러 트랜지스터들(M5 및 M4)은 미러 축퇴(degeneration) 저항기(R4 및 R5)의 이용으로 인해, 나노 암페어 전류 레벨에서 전류를 정확하게 미러링할 수 있다.
전압 복싱 영역(340)은 기준 전압(Vref)에 대략 동일한 트랜지스터(M2)에 걸친 전압 강하를 유지하도록 구성된다. 전압 복싱 영역(340)은 제 1 복싱 트랜지스터(M11)를 포함한다. 제 1 복싱 트랜지스터(M11)의 소스 단자가 제 4 라인을 따라 제 1 전류 미러 영역(320)으로부터 전류(I9)를 수신하도록 구성된다. 제 1 복싱 트랜지스터(M11)의 게이트가 플립 게이트 트랜지스터(M1)에 접속되고, 전류(I1)에 등가인 전류(I8)를 수신하도록 구성된다. 제 1 복싱 트랜지스터(M11)의 드레인 단자가 음의 공급 전압(VSS)에 접속된다. 일부 실시예들에서, 제 1 복싱 트랜지스터(M11)는 PMOS 트랜지스터이다. 전압 복싱 영역(340)은 제 2 복싱 트랜지스터(M12)를 더 포함한다. 제 2 복싱 트랜지스터(M12)의 소스 단자가 제 5 라인을 따라 트랜지스터(M2)에 접속된다. 제 2 복싱 트랜지스터(M2)의 드레인 단자가 동작 전압(VDD)에 접속된다. 제 2 복싱 트랜지스터의 게이트가 제 1 복싱 트랜지스터(M11)의 소스 단자에 접속되고, 전류(I9)를 수신하도록 구성된다. 일부 실시예들에서, 제 2 복싱 트랜지스터(M12)는 NMOS 트랜지스터이다.
제 1 복싱 트랜지스터(M11)는 레벨 시프트 소스 팔로워(level-shifting source follower)이다. 제 1 복싱 트랜지스터는 제 1 전류 미러 영역(320)으로부터의 전류(I9)에 의해 바이어스된다. 제 1 복싱 트랜지스터(M11)는 동작 전압(VDD)의 방향으로 레벨 시프트를 수행하도록 구성된다. 제 2 복싱 트랜지스터(M12)가 또한 레벨 시프트 소스 팔로워이다. 제 2 복싱 트랜지스터(M12)는 트랜지스터(M2)에 걸친 전류에 의해 바이어스된다. 트랜지스터(M2)에 걸친 전류는 제 1 전류 미러 영역(320)으로부터의 전류(I9)보다 작다. 제 2 복싱 트랜지스터(M12)는 음의 공급 전압(VSS)의 방향으로 레벨 시프트를 수행하도록 구성된다.
제 1 복싱 트랜지스터(M11)는 제 2 복싱 트랜지스터(M12)의 크기보다 작은 크기를 갖는다. 제 1 복싱 트랜지스터와 제 2 복싱 트랜지스터 간의 크기 차이는 물론 전류(I9)와 트랜지스터(M2)에 걸친 전류 간의 전류 차이로 인해, 제 1 복싱 트랜지스터(M11)의 게이트에서부터 제 2 복싱 트랜지스터(M12)의 소스 단자까지의 레벨 시프트는 양의 값이다. 제 2 복싱 트랜지스터(M12)의 소스 단자에 대한 레벨 시프트의 양의 값은, 트랜지스터(M2)의 누설 전류를 트랜지스터(M3)의 누설 전류에 거의 일치시키는데 적합한 전압 레벨을 제 2 복싱 트랜지스터의 소스 단자에 제공하는 것을 돕는다. 트랜지스터(M2)의 누설 전류를 트랜지스터(M3)의 누설 전류에 일치시킴으로써, 전압 레퍼런스(300)에 의해 출력되는 기준 전압(Vref)은 모든 온도 값들에 대해 일정한 레벨로 유지되고, 즉, 기준 전압(Vref)은 온도 독립적이다. 일부 실시예들에서, 제 2 복싱 트랜지스터(M12)의 소스 단자에서의 전압 레벨은 기준 전압(Vref)의 2배(2Vref)에 거의 동일하다.
도 4는 하나 이상의 실시예들에 따라 저항기 장치(400)의 평면도이다. 저항기 장치(400)는 서펜타인 구조물(serpentine structure)을 갖는다. 저항기 장치(400)는 폴리실리콘, 박막 실리콘 크롬 또는 다른 적합한 저항성 물질을 포함한다. 저항기 장치(400)에서 폴리실리콘의 최소 폭은 형성 공정의 임계 치수에 의해 정의된다. 임계 치수는 형성 공정을 이용하여 신뢰성 있게 형성될 수 있는 가장 작은 치수이다. 일부 실시예들에서, 저항기 장치(400)는 리소그래피 공정을 이용하여 형성된다. 서펜타인 구조물 및 임계 치수에 기초하는 폭을 포함함으로써, 저항기 장치(400)는 더욱 넓은 요소들 또는 직선 레이아웃을 이용하는 다른 방식들에 비교하여 단위 영역 당 더 높은 저항성을 갖는다. 일부 실시예들에서, 저항기 장치(400)의 저항성은 대략 1 메가 옴(MΩ) 또는 그 이상이다. 일부 실시예들에서, 저항기 장치(400)는 전압 레퍼런스, 예컨대, 전압 레퍼런스(300)(도 3)에서 저항기들에 대한 저항기 단위 크기로서 이용된다. 예를 들어, 제 1 미러 저항기(R6)에 대응하는 저항(r6)이 3 MΩ이고 저항기 장치(400)의 단위 저항기 크기가 1 MΩ이면, 일부 실시예들에서, 제 1 미러 저항기는 3개의 직렬 접속된 저항기 장치들을 이용하여 형성된다. 저항기 장치(400)에 걸친 전압 강하는 전류 미러, 예컨대, 제 1 전류 미러 영역(320) 또는 제 2 전류 미러 영역(330)(도 3)에 일치하는 전류를 제공하기 위해 충분히 높은 레벨로 설정되고, 나노 전력 레벨에서 정확한 전류 미러의 형성을 가능하게 한다. 일부 실시예들에서, 저항기 장치(400)에 걸친 전압 강하는 150 밀리볼트(mV)보다 크거나 같다. 일부 실시예들에서, 미러 저항기들(R4-R9) 중 적어도 하나의 저항기가 저항기 장치(400)를 갖고 형성된다. 일부 실시예들에서, 모든 미러 저항기들(R4-R9)이 저항기 장치(400)를 갖고 형성된다. 나노 전력 레벨의 이용으로 인해, 전압 레퍼런스(300)에서 저항기들의 저항은, 일부 실시예들에서, 가능한 높게 설정된다.
도 5는 하나 이상의 실시예들에 따라 전압 레퍼런스를 이용하는 방법(500)의 흐름도이다. 방법(500)은 동작(502)에서 시작하고, 이 동작에서, 바이어스 전류가 발생된다. 일부 실시예들에서, 바이어스 전류는 시동 및 바이어스 전류 발생기, 예컨대, 시동 및 바이어스 전류 발생기 영역(310)(도 3)을 이용하여 발생된다. 바이어스 전류는 전압 레퍼런스, 예컨대, 전압 레퍼런스(100)(도 1) 또는 전압 레퍼런스(300)에 걸쳐 다른 전류들의 크기 조정을 위한 기초를 제공한다. 일부 실시예들에서, 시동 전류는 전압 레퍼런스의 동작 전압, 예컨대, 동작 전압(VDD)에 기초하여 발생된다. 일부 실시예들에서, 바이어스 전류는 바이어스 저항기, 예컨대, 바이어스 저항기(R2)에 걸친 저항으로 나누어지는, 바이어스 트랜지스터, 예컨대, 제 1 바이어스 트랜지스터(M21)의 게이트 소스 전압에 기초하여 발생된다.
방법(500)은 동작(504)으로 계속해서 진행하고, 이 동작에서, 바이어스 전류는 플립 게이트 트랜지스터에 걸친 제 1 전류 및 미러링 전류를 발생시키도록 미러링된다. 플립 게이트 트랜지스터, 예컨대, 플립 게이트 트랜지스터(M1)(도 1 및 도 2)에 걸친 제 1 전류는, 트랜지스터 단위 크기, 예컨대, 제 1 트랜지스터 단위 크기에 기초하여 결정된다. 일부 실시예들에서, 바이어스 전류는 제 1 전류 미러, 예컨대, 제 1 전류 미러 영역(320)(도 3)을 이용하여 미러링된다. 일부 실시예들에서, 제 1 전류 및 바이어스 전류 간의 비는, 제 1 전류 미러 영역 내의 미러 트랜지스터들 및 미러 저항기들의 크기를 조절함으로써 선택된다. 미러링 전류는 제 1 전류와는 상이한 라인을 따라 발생된다. 일부 실시예들에서, 미러링 전류는 제 1 전류와 동일하다. 일부 실시예들에서, 미러링 전류는 제 1 전류와 상이하다.
동작(506)에서, 미러링 전류는 트랜지스터에 걸쳐 제 2 전류를 발생시키도록 미러링된다. 제 1 전류는 트랜지스터, 예컨대, 트랜지스터(M2)(도 1 및 도 3)에 걸쳐, 트랜지스터 단위 크기, 예컨대, 제 2 트랜지스터 단위 크기의 정수배의 비에 기초한다. 일부 실시예들에서, 제 1 전류는 제 2 전류 미러, 예컨대, 제 2 전류 미러 영역(330)(도 3)을 이용하여 미러링된다. 일부 실시예들에서, 제 1 전류 및 제 2 전류 간의 비는, 제 2 전류 미러 영역 내의 미러 트랜지스터들 및 미러 저항기들의 크기를 조절함으로써 선택된다. 일부 실시예들에서, 제 1 전류는 제 2 전류의 2배이다. 일부 실시예들에서, 제 1 전류를 수신하는 플립 게이트 트랜지스터는 제 2 전류를 수신하는 트랜지스터보다 작다.
방법(500)은 동작(508)으로 계속해서 진행하고, 이 동작에서, 트랜지스터에 의해 수신된 전압은 제 1 전류 및 제 2 전류를 이용하여 복싱(boxing)한다. 전압은 트랜지스터에 걸친 누설 전류를 보상하기 위해 복싱한다. 일부 실시예들에서, 전압은 전압 복싱 회로, 예컨대, 전압 복싱 영역(340)(도 3)을 이용하여 복싱된다. 일부 실시예들에서, 전압 복싱 회로는 듀얼 소스 팔로워를 포함한다. 일부 실시예들에서, 전압은, 플립 게이트 트랜지스터에 의해 수신된 접압이 제 2 전류를 수신하는 트랜지스터에 의해 수신된 전압보다 낮도록 복싱된다.
동작(510)에서, 기준 전압이 출력된다. 기준 전압, 예컨대, 기준 전압(Vref)(도 1 및 도 3)은 온도 독립적이다. 기준 전압은 비교를 수행하기 위해 외부 회로에 의해 이용 가능하다. 일부 실시예들에서, 기준 전압은 전압 레퍼런스의 동작 전압의 절반보다 작다.
당업자는 추가적인 동작들이 방법(500)에 포함될 수 있고, 동작들이 생략될 수 있으며, 동작들의 순서는 본 설명의 ?위를 벗어나지 않고 재정렬될 수 있다는 것을 인식할 것이다.
본 설명의 일 양태는 제 1 전류를 수신하도록 구성된 플립 게이트 트랜지스터를 포함하는 전압 레퍼런스에 관한 것이다. 전압 레퍼런스는 제 2 전류를 수신하도록 구성된 제 1 트랜지스터를 더 포함하고, 제 1 트랜지스터는 제 1 누설 전류를 가지며, 제 1 트랜지스터는 Vgs 차감 배치로 플립 게이트 트랜지스터에 접속된다. 전압 레퍼런스는 기준 전압을 출력하도록 구성된 출력 노드를 더 포함하고, 출력 노드는 제 1 트랜지스터에 접속된다. 전압 레퍼런스는 출력 노드에 접속된 제 2 트랜지스터를 더 포함하고, 제 2 트랜지스터는 제 2 누설 전류를 가지며, 제 1 누설 전류는 제 2 누설 전류와 실질적으로 동일하다.
본 설명의 다른 양태는 바이어스 전류를 수신하고 제 1 전류 및 미러링 전류를 발생시키도록 구성된 제 1 전류 미러 영역을 포함하는 전압 레퍼런스에 관한 것이다. 전압 레퍼런스는 미러 전류를 수신하고 제 2 전류를 발생시키도록 구성된 제 2 전류 미러 영역을 더 포함한다. 전압 레퍼런스는 제 1 전류를 수신하도록 구성된 플립 게이트 트랜지스터를 더 포함한다. 전압 레퍼런스는 제 2 전류를 수신하도록 구성된 제 1 트랜지스터를 더 포함하고, 제 1 트랜지스터의 게이트는 플립 게이트 트랜지스터에 접속되며, 제 1 트랜지스터는 제 1 누설 전류를 갖는다. 전압 레퍼런스는 기준 전압을 출력하도록 구성된 출력 노드를 더 포함하고, 출력 노드는 제 1 트랜지스터에 접속된다. 전압 레퍼런스는 출력 노드에 접속된 제 2 트랜지스터를 더 포함하고, 제 2 트랜지스터는 제 2 누설 전류를 가지며, 제 1 누설 전류는 제 2 누설 전류와 실질적으로 동일하다.
본 설명의 또 다른 양태는 전압 레퍼런스를 이용하는 방법에 관한 것이다. 방법은 바이어스 전류를 발생시키는 단계; 및 플립 게이트 트랜지스터에 걸쳐 제 1 전류를 발생시키고 미러링 전류를 발생시키기 위해 이 바이어스 전류를 미러링하는 단계를 포함한다. 방법은 제 1 트랜지스터에 걸쳐 제 2 전류를 발생시키기 위해 미러링 전류를 미러링하는 단계를 더 포함하고, 제 1 트랜지스터는 제 1 누설 전류를 갖는다. 방법은 제 2 트랜지스터를 이용하여 제 1 누설 전류를 보상하는 단계, 및 기준 전압을 출력하는 단계를 더 포함하고, 제 2 트랜지스터는 제 1 누설 전류에 실질적으로 동일한 제 2 누설 전류를 갖는다.
당업자는 본 명세서에 기재된 실시예들이 앞서 설명된 하나 이상의 이점들을 실시할 수 있음을 용이하게 이해할 것이다. 앞서 기재된 명세서를 읽은 후에, 당업자는 등가물의 다양한 변경, 대체 및 본 명세서에 넓게 개시된 바와 같은 다양한 다른 실시예들에 영향을 미칠 수 있을 것이다. 그러므로, 결과적으로 허가되는 보호는 첨부된 특허청구 범위 및 그것의 등가물에 포함된 정의에 의해서만 제한되도록 의도된다.

Claims (10)

  1. 전압 레퍼런스(voltage reference)에 있어서,
    제 1 전류를 수신하도록 구성된 플립 게이트 트랜지스터(flipped gate transistor);
    제 2 전류를 수신하도록 구성된 제 1 트랜지스터 - 상기 제 1 트랜지스터는 제 1 누설 전류를 갖고, 상기 제 1 트랜지스터의 게이트는 상기 플립 게이트 트랜지스터의 게이트에 접속됨 - ;
    기준 전압을 출력하도록 구성된 출력 노드 - 상기 출력 노드는 상기 제 1 트랜지스터에 접속됨 - ; 및
    상기 출력 노드에 접속된 제 2 트랜지스터 - 상기 제 2 트랜지스터는 제 2 누설 전류를 갖고, 상기 제 2 누설 전류는 상기 제 1 누설 전류와 동일함 -
    를 포함하는 전압 레퍼런스.
  2. 제 1 항에 있어서, 상기 플립 게이트 트랜지스터의 크기는 상기 제 1 트랜지스터의 크기보다 작은 것인, 전압 레퍼런스.
  3. 제 1 항에 있어서, 상기 제 1 트랜지스터의 크기는 트랜지스터 단위 크기의 제 1 정수배이고, 상기 플립 게이트 트랜지스터의 크기는 상기 트랜지스터 단위 크기의 제 2 정수배인 것인, 전압 레퍼런스.
  4. 제 1 항에 있어서, 상기 제 1 전류는 상기 제 2 전류보다 큰 것인, 전압 레퍼런스.
  5. 제 1 항에 있어서, 상기 플립 게이트 트랜지스터는 n형 금속 산화막 반도체(n-type metal oxide semiconductor; NMOS) 트랜지스터이고, 상기 제 1 트랜지스터는 NMOS 트랜지스터이며, 상기 제 2 트랜지스터는 NMOS 트랜지스터인 것인, 전압 레퍼런스.
  6. 제 1 항에 있어서,
    바이어스 전류를 수신하고 상기 제 1 전류를 발생시키도록 구성된 제 1 전류 미러 영역; 및
    상기 제 1 전류를 수신하고 상기 제 2 전류를 발생시키도록 구성된 제 2 전류 미러 영역
    을 더 포함하는 전압 레퍼런스.
  7. 제 6 항에 있어서,
    동작 전압을 수신하고 상기 바이어스 전류를 발생시키도록 구성된 바이어스 전류 발생기
    더 포함하는 전압 레퍼런스.
  8. 제 1 항에 있어서,
    상기 제 2 누설 전류에 동일한 상기 제 1 누설 전류를 유지하도록 구성된 전압 복싱 영역(voltage boxing region)
    을 더 포함하는 전압 레퍼런스.
  9. 전압 레퍼런스에 있어서,
    바이어스 전류를 수신하고 제 1 전류 및 미러링 전류를 발생시키도록 구성된 제 1 전류 미러 영역;
    상기 미러링 전류를 수신하고 제 2 전류를 발생시키도록 구성된 제 2 전류 미러 영역;
    상기 제 1 전류를 수신하도록 구성된 플립 게이트 트랜지스터;
    상기 제 2 전류를 수신하도록 구성된 제 1 트랜지스터 - 상기 제 1 트랜지스터의 게이트는 상기 플립 게이트 트랜지스터에 접속되고, 상기 제 1 트랜지스터는 제 1 누설 전류를 가짐 - ;
    기준 전압을 출력하도록 구성된 출력 노드 - 상기 출력 노드는 상기 제 1 트랜지스터에 접속됨 - ; 및
    상기 출력 노드에 접속된 제 2 트랜지스터 - 상기 제 2 트랜지스터는 제 2 누설 전류를 갖고, 상기 제 2 누설 전류는 상기 제 1 누설 전류와 동일함 -
    를 포함하는 전압 레퍼런스.
  10. 전압 레퍼런스를 이용하는 방법에 있어서,
    바이어스 전류를 발생시키는 단계;
    플립 게이트 트랜지스터에 걸쳐 제 1 전류를 발생시키고 미러링 전류를 발생시키기 위해 상기 바이어스 전류를 미러링하는 단계;
    제 1 트랜지스터에 걸쳐 제 2 전류를 발생시키기 위해 상기 미러링 전류를 미러링하는 단계 - 상기 제 1 트랜지스터는 제 1 누설 전류를 가짐 - ;
    제 2 트랜지스터를 이용하여 상기 제 1 누설 전류를 보상하는 단계 - 상기 제 2 트랜지스터는 상기 제 1 누설 전류와 동일한 제 2 누설 전류를 가짐 - ; 및
    기준 전압을 출력하는 단계
    를 포함하는 전압 레퍼런스를 이용하는 방법.
KR1020140165519A 2014-02-18 2014-11-25 플립 게이트 전압 레퍼런스 및 이용 방법 KR101653059B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/182,810 2014-02-18
US14/182,810 US11269368B2 (en) 2014-02-18 2014-02-18 Flipped gate voltage reference and method of using

Publications (2)

Publication Number Publication Date
KR20150097376A KR20150097376A (ko) 2015-08-26
KR101653059B1 true KR101653059B1 (ko) 2016-08-31

Family

ID=53758786

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140165519A KR101653059B1 (ko) 2014-02-18 2014-11-25 플립 게이트 전압 레퍼런스 및 이용 방법

Country Status (6)

Country Link
US (1) US11269368B2 (ko)
JP (1) JP5911183B2 (ko)
KR (1) KR101653059B1 (ko)
CN (1) CN104850161B (ko)
DE (1) DE102014103597B4 (ko)
TW (1) TWI528130B (ko)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9590504B2 (en) * 2014-09-30 2017-03-07 Taiwan Semiconductor Manufacturing Company, Ltd. Flipped gate current reference and method of using
JP6805005B2 (ja) * 2017-01-30 2020-12-23 エイブリック株式会社 リーク電流補償回路及び半導体装置
US10720885B2 (en) 2017-08-04 2020-07-21 Dialog Semiconductor (Uk) Limited Low power oscillator using flipped-gate MOS
US10862469B2 (en) 2017-10-09 2020-12-08 Dialog Semiconductor (Uk) Limited Nano power under-voltage lockout circuits (UVLO) using flipped-gate MOS
US10199081B1 (en) * 2017-12-06 2019-02-05 Micron Technology, Inc. Apparatuses and methods for providing bias signals in a semiconductor device
CN108052154B (zh) * 2018-02-05 2023-08-01 成都信息工程大学 一种无运放高阶低温漂带隙基准电路
US10345846B1 (en) * 2018-02-22 2019-07-09 Apple Inc. Reference voltage circuit with flipped-gate transistor
JP6818710B2 (ja) * 2018-03-19 2021-01-20 株式会社東芝 定電圧回路
US10181854B1 (en) 2018-06-15 2019-01-15 Dialog Semiconductor (Uk) Limited Low power input buffer using flipped gate MOS
US10585447B1 (en) 2018-11-09 2020-03-10 Dialog Semiconductor (Uk) Limited Voltage generator
TWI708253B (zh) * 2018-11-16 2020-10-21 力旺電子股份有限公司 非揮發性記憶體良率提升的設計暨測試方法
CN109947165A (zh) * 2019-01-31 2019-06-28 敦泰电子有限公司 电压基准源电路及低功耗电源系统
US10782723B1 (en) 2019-11-01 2020-09-22 Analog Devices International Unlimited Company Reference generator using fet devices with different gate work functions
US11675383B2 (en) * 2020-02-17 2023-06-13 Taiwan Semiconductor Manufacturing Company, Ltd. Voltage reference circuit and method for providing reference voltage
CN113110691B (zh) * 2020-02-17 2023-07-21 台湾积体电路制造股份有限公司 电压参考电路以及提供参考电压的方法
TWI789671B (zh) * 2021-01-04 2023-01-11 紘康科技股份有限公司 具有溫度補償功能之參考電路

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004013584A (ja) 2002-06-07 2004-01-15 Nec Electronics Corp リファレンス電圧回路
US20080233694A1 (en) 2004-12-20 2008-09-25 Hong-Jyh Li Transistor Device and Method of Manufacture Thereof
JP2012088978A (ja) 2010-10-20 2012-05-10 Mitsutoshi Sugawara 基準電圧発生回路

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003283258A (ja) * 2002-03-20 2003-10-03 Ricoh Co Ltd 低電圧動作の基準電圧源回路
JP4544458B2 (ja) * 2004-11-11 2010-09-15 ルネサスエレクトロニクス株式会社 半導体装置
US7342463B2 (en) 2005-11-15 2008-03-11 Analog Devices, Inc. Timer circuits and method
TW200803131A (en) 2006-06-01 2008-01-01 Elan Microelectronics Corp Generation circuit of reference voltage
US8093952B2 (en) * 2006-12-29 2012-01-10 Broadcom Corporation Method and system for precise current matching in deep sub-micron technology
JP2008217203A (ja) 2007-03-01 2008-09-18 Sanyo Electric Co Ltd レギュレータ回路
US20110121888A1 (en) * 2009-11-23 2011-05-26 Dario Giotta Leakage current compensation
KR101131553B1 (ko) * 2010-03-29 2012-04-04 주식회사 하이닉스반도체 일정 기준 전류에 대해 면적을 줄일 수 있는 기준 전압 발생기
JP5244872B2 (ja) 2010-08-30 2013-07-24 シャープ株式会社 画像表示装置
JP5643046B2 (ja) 2010-09-29 2014-12-17 旭化成エレクトロニクス株式会社 容量センサ回路
KR20120051442A (ko) * 2010-11-12 2012-05-22 삼성전기주식회사 선택적 온도 계수를 가지는 전류원 회로
US8829883B2 (en) * 2011-09-09 2014-09-09 Atmel Corporation Leakage-current compensation for a voltage regulator
CN103000671B (zh) * 2011-09-16 2015-07-15 中国科学院微电子研究所 Mosfet及其制造方法
JP2013097551A (ja) 2011-10-31 2013-05-20 Seiko Instruments Inc 定電流回路及び基準電圧回路
TWI459173B (zh) 2012-01-31 2014-11-01 Fsp Technology Inc 參考電壓產生電路及參考電壓產生方法
US10241535B2 (en) * 2014-02-18 2019-03-26 Taiwan Semiconductor Manufacturing Company, Ltd. Flipped gate voltage reference having boxing region and method of using

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004013584A (ja) 2002-06-07 2004-01-15 Nec Electronics Corp リファレンス電圧回路
US20080233694A1 (en) 2004-12-20 2008-09-25 Hong-Jyh Li Transistor Device and Method of Manufacture Thereof
JP2012088978A (ja) 2010-10-20 2012-05-10 Mitsutoshi Sugawara 基準電圧発生回路

Also Published As

Publication number Publication date
US11269368B2 (en) 2022-03-08
CN104850161B (zh) 2016-11-09
DE102014103597A1 (de) 2015-08-20
JP5911183B2 (ja) 2016-04-27
TW201533559A (zh) 2015-09-01
KR20150097376A (ko) 2015-08-26
JP2015153418A (ja) 2015-08-24
TWI528130B (zh) 2016-04-01
DE102014103597B4 (de) 2022-11-03
US20150234413A1 (en) 2015-08-20
CN104850161A (zh) 2015-08-19

Similar Documents

Publication Publication Date Title
KR101653059B1 (ko) 플립 게이트 전압 레퍼런스 및 이용 방법
US11029714B2 (en) Flipped gate current reference and method of using
US20210333815A1 (en) Flipped gate voltage reference and method of using
JP4194237B2 (ja) 電界効果トランジスタを用いた電圧発生回路及び基準電圧源回路
US8760216B2 (en) Reference voltage generators for integrated circuits
JP2010152510A (ja) 基準電圧回路
US8933684B2 (en) Voltage generator and bandgap reference circuit
CN104765405A (zh) 温度和工艺补偿的电流基准电路
JP2010176258A (ja) 電圧発生回路
US20230266785A1 (en) Voltage reference circuit and method for providing reference voltage
US9304528B2 (en) Reference voltage generator with op-amp buffer
CN113296569B (zh) 带隙基准电路
US11675383B2 (en) Voltage reference circuit and method for providing reference voltage
JP4729081B2 (ja) 電界効果トランジスタを用いた電圧発生回路及び基準電圧源回路
JP4194637B2 (ja) 電界効果トランジスタを用いた電圧発生回路及び基準電圧源回路
JP2007035071A (ja) 低電圧動作の基準電圧源回路
CN112416045A (zh) 一种带隙基准电路及芯片

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant