CN104765405A - 温度和工艺补偿的电流基准电路 - Google Patents

Abstract

本发明涉及温度和工艺补偿的电流基准电路。基准电流路径运载基准电流。第一晶体管耦合到基准电流路径。第二晶体管也耦合到基准电流路径。第一和第二晶体管并联连接以运载基准电流。第一晶体管由第一电压偏置(其是带隙电压加阈值电压)。第二晶体管由第二电压偏置(其是PTAT电压加阈值电压)。第一和第二晶体管因此被具有不同和相反温度系数的电压所偏置，结果是在第一和第二晶体管中流动的电流的温度系数是相反的并且基准电流因此具有低的温度系数。

Description

温度和工艺补偿的电流基准电路

技术领域

本发明总体上涉及电子电路，并且更具体地涉及用于生成基准电流的电路。

背景技术

参考图1，其图示常规电流基准生成器电路10。电路10包括具有非反相(正)输入端14和反相(负)输入端16的运算放大器12。非反相输入端14被配置为接收基准电压。在一个示例性实施方式中，基准电压是带隙电压生成器电路(本领域技术人员已知)生成的带隙基准电压(VBG)。放大器12从正电压供应节点和负电压供应节点进行供电，在这种情况下，正电压供应节点和负电压供应节点如电压Vana3V3(例如3V的模拟电路供应电压)和接地所指示。放大器包括耦合到晶体管20的栅极的输出节点18。晶体管20是n-沟道MOSFET器件。晶体管20的源极-漏极路径耦合在正电压供应节点和负电压供应节点之间。晶体管22具有与晶体管20串联耦合的源极-漏极路径。晶体管22是被配置为将它的栅极端子连接到它的漏极端子的二极管接法器件(如本领域所已知的，这样的器件通过镜像电路支持电流复制和缩放)的p-沟道MOSFET器件。晶体管22的源极端子耦合到正电压供应节点。晶体管20的源极端子通过反馈路径24耦合到放大器12的反相输入端16。电阻器26耦合在晶体管20的源极端子(放大器12的反相输入端16)和负电压供应节点之间。运算放大器12通过负反馈路径24运行以驱动晶体管20的操作，使得晶体管20的源极端子处的电压等于带隙基准电压(VBG)。相应地，通过电阻器26在晶体管20的源极-漏极路径中生成基准电流Iref(＝VBG/R1)。

带隙基准电压(VBG)的变动幅度(spread)典型地非常小。然而，电阻器R1的电阻取决于工艺角，并且随工艺变化的电阻值的变动幅度可能高于±30％。这可能在基准电流生成中导致显著的误差。需要具有更佳的温度和工艺补偿的改进的电流基准电路。

发明内容

在一个实施例中，基准电流路径运载基准电流，其中并联耦合的第一和第二晶体管与基准电流路径串联耦合。第一和第二晶体管由不同的电压偏置，其中这些偏置电压具有不同和相反(opposite)的温度系数。例如，第一电压是带隙电压(加阈值)并且第二电压是PTAT电压(加阈值)。结果，在第一和第二晶体管中流动的电流的温度系数相反并且基准电流因此具有低的温度系数。

在一个实施例中，一种电路，包括：被配置为运载基准电流的基准电流路径；第一晶体管，耦合到所述基准电流路径并且被配置为运载所述基准电流的第一部分，所述第一晶体管具有被配置为由第一电压偏置的控制端子；以及第二晶体管，耦合到所述基准电流路径并且被配置为运载所述基准电流的第二部分，所述第二晶体管具有被配置为由第二电压偏置的控制端子；其中所述第一晶体管和所述第二晶体管彼此并联耦合；并且其中在所述第一晶体管中流动的电流的温度系数与在所述第二晶体管中流动的电流的温度系数相反。

在一个实施例中，一种电路，包括：输出晶体管，被配置为运载基准电流；第一晶体管，与所述输出晶体管串联耦合以运载所述基准电流的第一部分；第二晶体管，与所述输出晶体管串联耦合以运载所述基准电流的第二部分；其中所述第一晶体管和所述第二晶体管彼此并联耦合；带隙基准电压生成器电路，被配置为生成带隙基准电压；第一偏置电路，被配置为生成用于向所述第一晶体管的控制端子施加的第一偏置电压，所述第一偏置电压从所述带隙基准电压得出；第二偏置电路，被配置为生成用于向所述第二晶体管的控制端子施加的第二偏置电压，所述第二偏置电压根据从在所述带隙基准电压生成器电路中流动的电流镜像反射的、与绝对温度成比例的(PTAT)电流生成；其中在所述第一晶体管中流动的电流的温度系数与在所述第二晶体管中流动的电流的温度系数相反。

在一个实施例中，一种电路，包括：被配置为运载基准电流的基准电流路径；第一晶体管，与所述基准电流路径串联耦合以运载所述基准电流；第二晶体管，与所述第一晶体管串联耦合以运载所述基准电流；带隙基准电压生成器电路，被配置为生成带隙基准电压；第一偏置电路，被配置为生成用于向所述第一晶体管的控制端子施加的第一偏置电压，所述第一偏置电压从所述带隙基准电压得出；第二偏置电路，被配置为生成用于向所述第二晶体管的控制端子施加的第二偏置电压，所述第二偏置电压根据从在所述带隙基准电压生成器电路中流动的电流镜像反射的、与绝对温度成比例的(PTAT)电流生成。

前文已经相当宽泛地概括了本公开的特征。下文将描述本公开的附加特征，这些特征形成本发明的权利要求的主题。本领域技术人员应当理解，可以容易利用所公开的概念和具体实施例作为用于修改或者设计其它结构或者工艺的基础，这些结构或者工艺用于实现本发明的相同目的。本领域技术人员也应当认识到这样的等效构造未脱离如在所附权利要求中阐述的本发明的精神和范围。

附图说明

为了更全面理解本公开内容及其优势，现在参照结合附图进行的下文描述，在附图中：

图1是现有技术基准电流生成器电路的电路图；

图2是温度和工艺补偿的基准电流生成器电路的实施例的电路图；

图3是图2的温度和工艺补偿的基准电流生成器电路的电路图；

图4和图5是图示图3的电路的用以生成作为温度和工艺角的函数的基准电流的操作的图形；

图6是温度和工艺补偿的基准电流生成器电路的实施例的电路图；

图7和图8是图示图6的电路的用以生成作为温度和工艺角的函数的基准电流的操作的图形。

除非另外指出，否则不同图中的对应标号和符号通常指代对应部分。绘制图以清楚地图示本公开的实施例的相关方面并且未必按比例进行绘制。为了更清楚地图示某些实施例，附图标号后可能跟着指示相同结构、材料或工艺步骤的变化的字母。

具体实施方式

现在参考图2，其图示了温度和工艺补偿的基准电流生成器电路110的实施例的电路图。电路110包括具有非反相(正)输入端114和反相(负)输入端116的运算放大器112。非反相输入端114被配置为接收第一基准电压V1＝aV_T。在这种情况下，V_T＝kT/q是本领域技术人员已知的并且a是电路设计者对于基准电压生成器设定的缩放常数。放大器112从正电压供应节点和负电压供应节点进行供电，在这种情况下，正电压供应节点和负电压供应节点如电压Vana3V3(例如3V的模拟电路供应电压)和接地所指示。放大器包括耦合到晶体管120的栅极的输出节点118。晶体管120是n-沟道MOSFET器件。晶体管120的源极-漏极路径耦合在正电压供应节点和负电压供应节点之间。晶体管122具有与晶体管120串联耦合的它的源极-漏极路径。晶体管122是被配置为将它的栅极端子连接到它的漏极端子的二极管接法器件(如本领域所已知的，这样的器件通过镜像电路支持电流复制和缩放)的p-沟道MOSFET器件。晶体管122的源极端子耦合到正电压供应节点。晶体管120的源极端子通过反馈路径124耦合到放大器112的反相输入端116。电阻电路126耦合在晶体管120的源极端子(放大器112的反相输入端116)和负电压供应节点之间。

电阻电路126包括彼此并联耦合并且还耦合在晶体管120的源极端子(放大器112的反相输入端116)和负电压供应节点之间的晶体管128和晶体管130。晶体管128和130是n-沟道MOSFET器件，其漏极端子连接在一起并且其源极端子连接在一起。晶体管128的栅极端子被配置为接收第二基准电压V2＝bV_T+V_th。再次，V_T＝kT/q是本领域技术人员所已知的，b是电路设计者对于基准电压生成器设定的缩放常数，并且V_th是MOSFET器件的阈值电压。晶体管130的栅极端子被配置为接收第三基准电压V3＝V_BG+V_th。值a和b是温度独立的常数。电压VBG是由带隙电压生成器电路(对于本领域技术人员是已知的)所生成的带隙基准电压生成。电压aV_T和bV_T可以从带隙基准电压生成器得出。

运算放大器112通过负反馈路径124运行以驱动晶体管120的操作，使得晶体管120的源极端子处的电压等于第一基准电压V1。因此，通过电阻126在晶体管120的源极-漏极路径中生成基准电流Iref(＝V1/R126)。电阻126的值是相并联的晶体管128的导通电阻和晶体管130的导通电阻的函数，并且这些器件由施加的偏置电压V2和V3所控制以操作在三极管区。因此，晶体管128和130的导通电阻取决于V2和V3。

晶体管128的导通电阻由以下方程给出：

$R_{128}=\frac{1}{{\mathrm{\μ}}_n{C}_{\mathrm{ox}}{\left(\frac{W}{L}\right)}_{R128}(V_{\mathrm{GS}}-V_{\mathrm{TH}})}=\frac{1}{{\mathrm{\μ}}_n{C}_{\mathrm{ox}}{\left(\frac{W}{L}\right)}_{R128}{\mathrm{bV}}_T}=\frac{1}{{\mathrm{\β}}_{R128}{\mathrm{bV}}_T}$

晶体管130的导通电阻由以下方程给出：

$R_{130}=\frac{1}{{\mathrm{\μ}}_n{C}_{\mathrm{ox}}{\left(\frac{W}{L}\right)}_{R130}(V_{\mathrm{GS}}-V_{\mathrm{TH}})}=\frac{1}{{\mathrm{\μ}}_n{C}_{\mathrm{ox}}{\left(\frac{W}{L}\right)}_{R130}{V}_{\mathrm{BG}}}=\frac{1}{{\mathrm{\β}}_{R130}{V}_{\mathrm{BG}}}$

因此，基准电流Iref由以下方程给出：

$\mathrm{Iref}=\frac{a{V}_T}{R_{128}}+\frac{a{V}_T}{R_{130}}=a{V}_T{\mathrm{\β}}_{128}{\mathrm{bV}}_T+a{V}_T{\mathrm{\β}}_{130}{V}_{\mathrm{BG}}=\mathrm{ab}{\mathrm{\β}}_{128}{V_T}^2+a{\mathrm{\β}}_{130}{V}_{\mathrm{BG}}{V}_T$

相应地，将认识到晶体管128中的电流的温度系数是T^2-n，而晶体管130中的电流的温度系数是T^1-n。换句话说，取决于n的值，晶体管128和130可以具有相反的温度系数。因此，在晶体管128中流动的电流温度系数可以与在晶体管130中流动的电流温度系数相反。

β的值由下式给出：

$\mathrm{\β}={\mathrm{\μ}}_n{C}_{\mathrm{ox}}\left(\frac{W}{L}\right)$

其中：μ_n是n-沟道MOSFET器件中的平均电子的迁移率，C_ox是氧化物的电容，并且W和L分别是晶体管的宽度和长度尺寸。μ_n的值为：

${\mathrm{\μ}}_n\left(T\right)={\mathrm{\μ}}_n\left(T_o\right){\left(\frac{T}{T_o}\right)}^{-n}$

其中：μ_n(T_o)是在基准温度处的μ_n的值，并且n被看作独立于温度的常数。

代入用于电流Iref的之前的方程：

$\mathrm{Iref}=\frac{a{V}_{\mathrm{BG}}{\mathrm{\μ}}_n\left(T_o\right)C_{\mathrm{OX}}K}{q{T}_o^{-n}}{\left(\frac{W}{L}\right)}_{130}{T}^{1-n}+\frac{\mathrm{ab}{\mathrm{\μ}}_n\left(T_o\right)C_{\mathrm{OX}}{K}^2}{q^2{T}_o^{-n}}{\left(\frac{W}{L}\right)}_{128}{T}^{2-n}$

其中：K是波耳兹曼常数并且本领域技术人员知道其是温度独立的。用于Iref的方程包括可能在全部工艺角下和从-40℃到150℃的温度范围的情况下具有约35mV的变动幅度的V_BG。使用典型值V_BG＝1.25V，在不同的工艺角的情况下，误差约为±1.5％。

因此，用于Iref的方程可以重写为：

$\mathrm{Iref}=\frac{c}{T_o^{-n}}{T}^{1-n}+\frac{d}{T_o^{-n}}{T}^{2-n}$

其中：c和d是取决于a、b、V_BG、μ_n、T_o、C_ox、K以及晶体管128和130的W/L比率的温度独立的常数。

参考用于基准电流Iref的方程，可以如下计算随着温度的改变(dT)的电流的改变(dIref)：

$\frac{\mathrm{dIref}}{\mathrm{dT}}{|}_{T=T_o}={[(1-n)\frac{c}{T_o^{-n}}{T}^{-n}+(2-n)\frac{d}{T_o^{-n}}{T}^{1-n}]}_{T=T_o}=(1-n)c+(2-n)d{T}_o$

在这一方程中，n是取决于掺杂浓度的常数。典型值是n＝1。5。参见Sze的“Physics of Semiconductor Devices”(第二版)，1981，其公开内容通过引用并入本文。因此，方程(1-n)的部分将为负并且方程(2-n)的部分将为正。因此，有可能通过适当地设置参数c和d获得等于零的换句话说，通过选择两个晶体管的适当的特性和所施加的偏置电压，可以将随温度改变的电流的改变的值驱动为零，使得Iref得以温度和工艺补偿。

因此，应注意到影响Iref的工艺参数是β和V_BG二者，其中V_BG被理解为具有一些影响但相对非常小并且在工艺上的β的变动幅度远小于电阻(与图1相比)(在给定的工艺下，约±8％)。有利地，图2的电路110将具有远小于现有技术图1的基于电阻器的电流基准电路的基准电流变动幅度。

现在参考图3，其图示了用于图2的温度和工艺补偿的基准电流生成器电路110的示例性实施方式的电路图。

电路110包括具有常规配置(电阻器R1和R2、双极性晶体管Q1和Q2以及MOSFET晶体管MP2和MP3)的带隙电压生成器电路140。带隙电压V_BG在节点A处以本领域技术人员周知的方式生成。由晶体管MP2和MP3形成的电流镜迫使电流I1和I2相等(在示例性实施方式中，等于近似0.5uA)，并且电流I1和I2均是与绝对温度成比例的(PTAT)。双极性晶体管Q1和Q2用于补偿所连接的基极端子处的带隙电压中的温度变化。晶体管Q1和Q2具有不同的发射机面积，在图示的示例中具有4∶1的比率。电阻器R1和R2的电阻可以以其他比率。

晶体管MN1具有在晶体管Q2和晶体管MP3之间串联耦合的它的源极-漏极路径。晶体管MN1的栅极连接到晶体管MN1的漏极。晶体管MN1因此是二极管接法器件。通过适当地改变晶体管MN1的大小，晶体管MN1的栅极至源极电压将近似等于阈值电压(V_th)。因此，节点B处的电压将等于第三基准电压V3≈V_BG＋V_th。

为了保证带隙电压生成器电路140的正确操作，包括由电流源I、双极性晶体管Q3、和二极管接法双极性晶体管Q4和Q5所构成的启动电路142。晶体管Q3被从其发射极端子偏置至源极电流，进入晶体管Q1和Q2的所连接的基极端子，该晶体管Q1和Q2的所注入的基极电流用来保证带隙电压生成器电路140以稳定操作状态开始。

带隙电压生成器电路140的有效负载是包括共源共栅(cascode)晶体管MP1和电阻器R3的共源共栅设计。晶体管MP1具有与晶体管MP2的源极-漏极路径串联耦合的它的源极-漏极路径。晶体管MP2的栅极连接到晶体管MP1的漏极和电阻器R3的第一端。晶体管MP1的栅极连接到电阻器R3的第二端。该电路因此形成本领域已知的高输出摆幅电流镜。

在晶体管MP1和MP2中流动的电流I1通过晶体管MP4和MP5被镜像反射以生成电流I3，其也是PTAT。晶体管MP4和MP5具有串联耦合的它们的源极-漏极路径，其中晶体管MP4的栅极耦合到晶体管MP1的栅极并且晶体管MP5的栅极耦合到晶体管MP2的栅极。如同MP1，晶体管MP4是共源共栅器件。晶体管MP4和MP5的W/L大于晶体管MP1和MP2的W/L期望的比率。因此，电流镜运行以在生成电流I时将电流I1乘上该比率3。在一个示例性实施方式中，该比率是4∶1并且因此I3＝4*I1＝2.0uA。

跨电阻器R4施加电流I3。跨电阻器R4的电压降等于R4*I3＝bV_T。因为电流I3是PTAT并且等于V_TlnN/R1n(其中N是发射极面积比)，因此跨电阻器R4的电压降为

晶体管MN2具有在电阻器R4和负电压供应节点之间串联耦合的源极-漏极路径。晶体管MN2是n-沟道MOSFET器件。晶体管MN2的栅极连接到晶体管MN2的漏极。晶体管MN2因此是二极管接法器件。通过适当地改变晶体管MN2的大小，晶体管MN2的栅极至源极电压将近似等于阈值电压(V_th)。因此，节点C处的电压将等于第二基准电压V2≈bV_T＋V_th，其中bV_T＝V_R4。

晶体管MN2的栅极耦合到晶体管MN3的栅极。晶体管MN2是n-沟道MOSFET器件。晶体管MN2和MN3的源极端子连接到负电压供应节点。因此，晶体管MN2和MN3被配置为电流镜像电路。因此，电流I3通过晶体管MN2和MN3镜像反射至电流I6。晶体管MP3的W/L大于晶体管MP2的W/L期望的比率。因此，电流镜运行以在生成电流I6时将电流I3除以该比率。在一个示例性实施方式中，该比率是1∶4并且因此I6＝1/4*I3＝0.5uA。电流I6应当等于I4，其是PTAT电流。

运算放大器112由晶体管MN4、MN5、MP6、MP7、MP8和MP9构成。晶体管MN4、MP6和MP7的源极-漏极路径串联耦合在反相输入节点116和正电压供应节点之间。晶体管MN5、MP8和MP9的源极-漏极路径串联耦合在非反相输入节点114和正电压供应节点之间。晶体管MN4和MN5是n-沟道MOSFET器件。晶体管MN4和MN5的栅极耦合在一起，并且晶体管MN4的漏极耦合到晶体管MN4的栅极。晶体管MN4的W/L等于晶体管MN5的W/L。晶体管MP6、MP7、MP8和MP9是p-沟道MOSFET器件。在晶体管MP1和MP2中流动的电流I1通过晶体管MP6和MP7镜像反射以生成电流I4，其是PTAT。晶体管MP6的栅极耦合到晶体管MP1的栅极并且晶体管MP7的栅极耦合到晶体管MP2的栅极。如同晶体管MP1，晶体管MP6是共源共栅器件。晶体管MP6和MP7的W/L与晶体管MP1和MP2的W/L相同。因此，电流镜运行以在生成电流I4时复制电流I1(即I1＝I4＝0.5uA)。在晶体管MP1和MP2中流动的电流I1通过晶体管MP8和MP9镜像反射以生成电流I5，其也是PTAT。晶体管MP8的栅极耦合到晶体管MP1的栅极，并且晶体管MP9的栅极耦合到晶体管MP2的栅极。如同晶体管MP1，晶体管MP8是共源共栅器件。晶体管MP8和MP9的W/L与晶体管MP1和MP2的W/L相同。因此，电流镜运行以在生成电流I5时复制电流I1(即I1＝I5＝0.5uA)。放大器112的输出节点118被取在晶体管MN5的漏极端子处。

电阻器R5耦合在非反相输入节点114和负电压供应节点之间。电流I5流过电阻器R5并且在放大器112的非反相输入节点114(节点E)处形成第一基准电压V1＝I5*R5＝aV_T。因为电流I5是PTAT并且等于V_TlnN/R1(其中N是发射极面积比)，因此跨电阻器R5的电压降为 $V_{R5}=\frac{R5}{R1}{V}_T\mathrm{Ln}\left(n\right).$

因此，应当理解可以通过选择电阻器R4和R5与电阻器R1的电阻关系来配置a和b的值。

放大器112连同耦合到放大器输出端118的晶体管120运行以迫使节点D处(放大器112的反相输入节点116处)的电压等于节点E处的电压。

如上文所讨论的，由晶体管MN2和MN3所构成的电流镜被配置为产生具有幅度等于电流I4(即＝0.5uA)的电流I6。节点D作为电流求和节点运行，其中：Iref+I4＝I6+I128+I130。因为I4＝I6，则Iref＝I128+I130。如上文所讨论的和数学上示例的，有可能配置晶体管128和130以提供温度和工艺补偿的基准电流Iref。基准电流Iref然后在需要时能够通过晶体管122镜像反射。

总之，图2和图3的电路提供了这样的电流基准电路，其使用两个按不同电压(V2和V3)栅极偏置的、三极管区n-沟道MOSFET晶体管128和130，使得两个晶体管生成具有不同和相反的温度系数的电流。由两个晶体管生成的电流的和等于适合于复制和缩放的基准电流，并将具有非常低的温度系数。电流基准取决于用于MOSFET晶体管的工艺参数β，并且该参数被理解为对于工艺变化具有低的依赖性。

对图3的电路以及在温度范围上确定的输出基准电流Iref进行模拟。图4是图示作为温度(在从-40℃到130℃的范围上)的函数的所生成的基准电流Iref的图形。在温度范围上的平均电流值是2.0108uA，最大电流是2.0151uA并且最小电流是2.0047uA。这些结果图示了用于电路110的温度系数：

图5是图示针对多个不同的工艺角在从-40℃到130℃的温度范围上的所模拟的图3的电路的操作的图形。图5的图示示出了在全部工艺角上的最大电流2.2139uA和最小电流1.8012uA。因此，关于工艺变化，Imax＝2.0108+10.1％并且Imin＝2.0108-10.4％。

现在参考图6，其图示了用于温度和工艺补偿的基准电流生成器电路210的示例性实施方式的电路图。

电路210包括具有常规配置(电阻器R1和R2、双极性晶体管Q1和Q2以及MOSFET晶体管MP2和MP3)的带隙电压生成器电路140。带隙电压V_BG在节点A处以本领域技术人员周知的方式生成。由晶体管MP2和MP3形成的电流镜迫使电流I1和I2相等(在示例性实施方式中，等于近似0.5uA)，并且电流I1和I2均是PTAT。双极性晶体管Q1和Q2用于补偿所连接的基极端子处的带隙电压中的温度变化。晶体管Q1和Q2具有不同的发射机面积，在图示的示例中具有4∶1的比率。电阻器R1和R2的电阻可以以其他比率。

晶体管MN1具有在晶体管Q2和晶体管MP3之间串联耦合的它的源极-漏极路径。晶体管MN1的栅极连接到晶体管MN1的漏极。晶体管MN1因此是二极管接法器件。通过适当地改变晶体管MN1的大小，晶体管MN1的栅极至源极电压将近似等于阈值电压(V_th)。因此，节点F处的电压将等于第四基准电压V4＝V_BG+V_th。

为了保证带隙电压生成器电路140的正确操作，包括由电流源I、双极性晶体管Q3、和二极管接法双极性晶体管Q4和Q5所构成的启动电路142。晶体管Q3被从其发射极端子偏置至源极电流，进入晶体管Q1和Q2的所连接的基极端子，该晶体管Q1和Q2的所注入的基极电流用来保证带隙电压生成器电路140以稳定操作状态开始。

带隙电压生成器电路140的有效负载是包括共源共栅晶体管MP1和共源共栅晶体管MP14的共源共栅设计。晶体管MP1具有与晶体管MP2的源极-漏极路径串联耦合的它的源极-漏极路径。晶体管MP2的栅极连接到晶体管MP1的漏极和电阻器R3的第一端并且连接到晶体管MP3的栅极。晶体管MP1的栅极连接到电阻器R3的第二端并且连接到晶体管MP4的栅极。晶体管MP14具有与晶体管MP3的源极-漏极路径串联耦合的它的源极-漏极路径。

在晶体管MP1和MP2中流动的电流I1通过晶体管MP10和MP11被镜像反射以生成电流I7，其也是PTAT。晶体管MP10和MP11具有串联耦合的它们的源极-漏极路径，其中晶体管MP10的栅极耦合到晶体管MP11的栅极并且晶体管MP11的栅极耦合到晶体管MP2的栅极。如同MP1，晶体管MP10是共源共栅器件。晶体管MP10和MP11的W/L大于晶体管MP1和MP2的W/L期望的比率。因此，电流镜运行以在生成电流I7时将电流I1乘上该比率。在一个示例性实施方式中，该比率是2∶1并且因此I7＝2*I1＝1.0uA。

跨电阻器R7施加电流I7。在节点G处跨电阻器R7的电压降等于R7*I7。晶体管MN7具有在正电压供应节点和负电压供应节点之间的与电阻器R7串联耦合的它的源极-漏极路径。晶体管MN7是n-沟道MOSFET器件。晶体管MN7的栅极连接到晶体管MN7的漏极。晶体管MN7因此是二极管接法器件。通过适当地改变晶体管MN7的大小，晶体管MN7的栅极至源极电压将近似等于阈值电压(V_th)。因此，节点H处的电压将等于V_R7＋V_th。

晶体管MN7的栅极耦合到晶体管MN8的栅极。晶体管MN8是n-沟道MOSFET器件。晶体管MN8的源极-漏极路径与晶体管MN6的源极-漏极路径串联耦合。晶体管MN6也是n-沟道MOSFET器件。晶体管MN6的栅极端子耦合到节点F，并且被电压V4≈V_BG＋V_th偏置。生成的基准电流Iref流过晶体管MN6和MN8。

晶体管MP12具有与晶体管MN6和MN8串联耦合的它的源极-漏极路径，并且因此它也运载基准电流Iref。晶体管MP12是被配置为共源共栅器件的p-沟道MOSFET器件。晶体管MP12的栅极连接到晶体管MP12的漏极。晶体管MP12因此也是二极管接法器件。晶体管MP13具有与晶体管MP12串联耦合的它的源极-漏极路径，并且因此它也运载基准电流Iref。晶体管MP13的栅极耦合到晶体管MP13的漏极。晶体管MP13因此是二极管接法器件。晶体管MP12和MP13均是用于以本领域技术人员所周知的方式复制和缩放基准电流的电流镜电流的输入晶体管。

电阻器R7上的电压降是PTAT电压：

$V_{R7}=\frac{R7}{R1}{V}_T\mathrm{Ln}\left(n\right)$

如果晶体管MN1和MN2的大小相对大，那么MN1和M2的栅极至源极电压将近似为阈值电压V_TH。晶体管MN6以三极管区进行操作，其中的导通电阻等于：

$R_{\mathrm{MN\ }6}=\frac{1}{{\mathrm{\μ}}_n{C}_{\mathrm{ox}}{\left(\frac{W}{L}\right)}_{\mathrm{MN\ }6}(V_{\mathrm{GS}}-V_{\mathrm{TH}})}\≈\frac{1}{{\mathrm{\μ}}_n{C}_{\mathrm{ox}}{\left(\frac{W}{L}\right)}_{\mathrm{MN\ }6}\mathrm{VBG}}=\frac{1}{{\mathrm{\β}}_6\mathrm{VBG}}$

电流Iref具有如下方程：

Vgs(MN7)+V_R7＝Vgs(MN8)+Vds(MN6)

$V_{\mathrm{TH}}+\frac{R7}{R1}{V}_T\mathrm{Ln}\left(n\right)\≈V_{\mathrm{TH}}+\sqrt{\frac{{2I}_{\mathrm{ref}}}{{\mathrm{\β}}_8}}+\frac{I_{\mathrm{ref}}}{{\mathrm{\β}}_6\left(\mathrm{VBG}\right)}$

$\frac{R7}{R1}{V}_T\mathrm{Ln}\left(n\right)\≈\sqrt{\frac{{2I}_{\mathrm{ref}}}{{\mathrm{\β}}_8}}+\frac{I_{\mathrm{ref}}}{{\mathrm{\β}}_6\left(\mathrm{VBG}\right)}$

设定其中a是温度和工艺独立的参数。

前述方程然后可以重写为：

${\mathrm{aV}}_T=\sqrt{\frac{{2I}_{\mathrm{ref}}}{{\mathrm{\β}}_8}}+\frac{I_{\mathrm{ref}}}{{\mathrm{\β}}_6\left(\mathrm{VBG}\right)}$

$\frac{1}{{\mathrm{\β}}_6\left(\mathrm{VBG}\right)}{\left(\sqrt{I_{\mathrm{ref}}}\right)}^2+\sqrt{\frac{2}{{\mathrm{\β}}_8}}\sqrt{I_{\mathrm{ref}}}-{\mathrm{aV}}_T=0$

求解用于Iref的方程：

$\sqrt{I_{\mathrm{ref}}}=\frac{{\mathrm{\β}}_6\left(\mathrm{VBG}\right)}{2}[-\sqrt{\frac{2}{{\mathrm{\β}}_8}}+\sqrt{\frac{2}{{\mathrm{\β}}_8}+\frac{4a{V}_T}{{\mathrm{\β}}_6\left(\mathrm{VBG}\right)}}]$

$I_{\mathrm{ref}}={\mathrm{aV}}_T{\mathrm{\β}}_6\left(\mathrm{VBG}\right)+\frac{{{\mathrm{\β}}_6}^2{\left(\mathrm{VBG}\right)}^2}{{\mathrm{\β}}_8}[1-\sqrt{1+\frac{2a{V}_T{\mathrm{\β}}_8}{{\mathrm{\β}}_6\left(\mathrm{VBG}\right)}}]$

在一个实施例中， ${\left(\frac{W}{L}\right)}_{\mathrm{MN\&nbsp;}8}=\frac{5u}{100u},$ ${\left(\frac{W}{L}\right)}_{\mathrm{MN\&nbsp;}6}=\frac{5u}{120u},$ 因此 $\frac{{\mathrm{\&beta;}}_8}{{\mathrm{\&beta;}}_6}=\frac{6}{5}.$ V_T的典型值是26mV(例如，在27℃)。因此， $\frac{V_T{\mathrm{\&beta;}}_8}{{\mathrm{\&beta;}}_6\left(\mathrm{VBG}\right)}=\frac{6*0.026}{5*\left(1.25\right)}=0.0025<<1.$ 设定 $\frac{V_T{\mathrm{\&beta;}}_8}{{\mathrm{\&beta;}}_6\left(\mathrm{VBG}\right)}=x,$ 并且以泰勒级数在零处展开，忽略大于3的更高阶：

$\sqrt{1+2\mathrm{ax}}\&ap;f\left(0\right)+f^{\&prime;}\left(0\right)x+\frac{1}{2}{f}^{\&prime;\&prime;}\left(0\right)x^2+\frac{1}{6}{f}^{\&prime;\&prime;\&prime;}\left(0\right)x^3=1+\mathrm{ax}-\frac{1}{2}{a}^2{x}^2+\frac{1}{2}{a}^3{x}^3$ 和

$x=\frac{V_T{\mathrm{\&beta;}}_8}{{\mathrm{\&beta;}}_6\left(\mathrm{VBG}\right)}.$ 这给出：

$\sqrt{1+\frac{2a{V}_T{\mathrm{\&beta;}}_8}{{\mathrm{\&beta;}}_6\left(\mathrm{VBG}\right)}}\&ap;1+a\frac{V_T{\mathrm{\&beta;}}_8}{{\mathrm{\&beta;}}_6\left(\mathrm{VBG}\right)}-\frac{1}{2}{a}^2{\left[\frac{V_T{\mathrm{\&beta;}}_8}{{\mathrm{\&beta;}}_6\left(\mathrm{VBG}\right)}\right]}^2+{\frac{1}{2}a}^3{\left[\frac{V_T{\mathrm{\&beta;}}_8}{{\mathrm{\&beta;}}_6\left(\mathrm{VBG}\right)}\right]}^3$

关于Iref，则：

$I_{\mathrm{ref}}=a{V}_T{\mathrm{\&beta;}}_6\left(\mathrm{VBG}\right)+\frac{{{{\mathrm{\&beta;}}_6}^2\left(\mathrm{VBG}\right)}^2}{{\mathrm{\&beta;}}_8}[1-\sqrt{1+\frac{2a{V}_T{\mathrm{\&beta;}}_8}{{\mathrm{\&beta;}}_6\left(\mathrm{VBG}\right)}}]$

$I_{\mathrm{ref}}\&ap;\frac{1}{2}{a}^2{\mathrm{\&beta;}}_8{V_T}^2-\frac{1}{2}{a}^3\frac{{\mathrm{\&beta;}}_8}{{\mathrm{\&beta;}}_6}{\mathrm{\&beta;}}_8\frac{{V_T}^3}{\left(\mathrm{VBG}\right)}$

n-沟道MOSFET中的平均电子的迁移率为：

${\mathrm{\&mu;}}_n\left(T\right)={\mathrm{\&mu;}}_n\left(T_o\right){\left(\frac{T}{T_o}\right)}^{-n}$ 其中 $\mathrm{\&beta;}={\mathrm{\&mu;}}_n{C}_{\mathrm{ox}}\left(\frac{W}{L}\right).$

用于Iref的方程然后可以重写为：

$I_{\mathrm{ref}}=\frac{1}{2}{a}^2\frac{{\mathrm{\&mu;}}_n\left(T_o\right)C_{\mathrm{ox}}}{T_o^{-n}}{\left(\frac{W}{L}\right)}_{\mathrm{MN}8}{\left(\frac{k}{q}\right)}^2{T}^{2-n}-{\frac{1}{2}a}^3\frac{{\mathrm{\&beta;}}_8}{{\mathrm{\&beta;}}_6}\frac{{\mathrm{\&mu;}}_n\left(T_o\right)C_{\mathrm{ox}}}{T_o^{-n}}{\left(\frac{W}{L}\right)}_{\mathrm{MN}8}{\left(\frac{k}{q}\right)}^3{T}^{3-n}\frac{1}{\left(\mathrm{VBG}\right)}$

取得随温度改变的Iref的改变：

$\frac{d{I}_{\mathrm{ref}}}{\mathrm{dT}}{|}_{T=T_o}=\frac{1}{2}(2-n)a^2{\mathrm{\&mu;}}_n\left(T_o\right)C_{\mathrm{ox}}{\left(\frac{W}{L}\right)}_{\mathrm{MN}8}{\left(\frac{k}{q}\right)}^2{T}_o^2-\frac{1}{2}(3-n)a^3\frac{{\mathrm{\&beta;}}_8}{{\mathrm{\&beta;}}_6}{\mathrm{\&mu;}}_n\left(T_o\right)C_{\mathrm{ox}}{\left(\frac{W}{L}\right)}_{\mathrm{MN}8}{\left(\frac{k}{q}\right)}^3{T}_o^3\frac{1}{\left(\mathrm{VBG}\right)}$

设定则可以如下求解方程：

$2-n=a\frac{3-n}{\left(\mathrm{VBG}\right)}\frac{{\mathrm{\&beta;}}_8}{{\mathrm{\&beta;}}_6}{V}_T\left(T_o\right)$ 和 $a=\frac{2-n}{3-n}\frac{{\mathrm{\&beta;}}_6}{{\mathrm{\&beta;}}_8}\frac{\left(\mathrm{VBG}\right)}{V_T\left(T_o\right)}$

典型值是n＝1.5。因此，2-n和3-n都是正常数。通过设置参数a的值，可以获得相对温度稳定基准电流。因为VBG在温度和工艺上是相当稳定的电压(模拟结果表面在从40℃到150℃的工艺上，VBG的普遍变动幅度是±1.5％)，所以影响Iref的工艺参数是β。β在工艺上的变动幅度远小于对于电阻器的变动幅度。因此，这样的基准电流变动幅度远小于如同现有技术的基于电阻器的电流基准的变动幅度。

对图6的电路以及在温度范围上确定的输出基准电流Iref进行模拟。图7是图示作为温度(在从-40℃到150℃的范围上)的函数的所生成的基准电流Iref的图形。在温度范围上的平均电流值是2.007uA，最大电流是2.034uA并且最小电流是1.967uA。这些结果图示了用于电路210的温度系数：

图8是图示针对多个不同的工艺角在从-40℃到150℃的温度范围上的所模拟的图6的电路的操作的图形。图8的图示示出了在全部工艺角上的最大电流2.238uA和最小电流1.754uA。因此，关于工艺变化，Imax＝2.007+11.5％并且Imin＝2.007-12.6％。

在本文的公开中，出于示例性的目的，电路实施例的操作可以参考方法实施例进行描述。然而，应当理解本公开内容中的电路的操作和方法的实现可以相互独立。也就是，所公开的电路实施例可以根据其他方法操作并且所公开的方法实施例可以通过其他电路实施。

本领域技术人员也将容易理解，在保持在本发明的范围内的前提下，材料和方法可以有所变化。也将理解，本发明提供了除用来举例说明实施例的具体情境之外的许多可应用的创造性概念。因而，所附权利要求旨在于将这样的工艺、机器、制造、物质组成、装置、方法或者步骤包括在它们的范围之内。

Claims (23)

1.一种电路，包括：

被配置为运载基准电流的基准电流路径；

第一晶体管，耦合到所述基准电流路径并且被配置为运载所述基准电流的第一部分，所述第一晶体管具有被配置为由第一电压偏置的控制端子；以及

第二晶体管，耦合到所述基准电流路径并且被配置为运载所述基准电流的第二部分，所述第二晶体管具有被配置为由第二电压偏置控制端子；

其中所述第一晶体管和所述第二晶体管彼此并联耦合；并且

其中在所述第一晶体管中流动的电流的温度系数与在所述第二晶体管中流动的电流的温度系数相反。

2.根据权利要求1所述的电路，进一步包括被配置为生成带隙电压的带隙基准电压生成器电路，并且其中所述第一电压是从所述带隙电压得出的电压。

3.根据权利要求1所述的电路，进一步包括被配置为生成第一电流的带隙基准电压生成器电路，并且包括被配置为通过跨二极管接法的晶体管传送所述第一电流而生成所述第一电压的电路。

4.根据权利要求3所述的电路，进一步包括镜像电路和附加电路，所述镜像电路被配置为生成从所述第一电流镜像反射的第二电流，所述附加电路被配置为通过跨电阻器传送所述第二电流而生成所述第二电压。

5.根据权利要求4所述的电路，其中所述附加电路进一步被配置为通过跨与所述电阻器串联耦合的二极管接法的晶体管传送所述第二电流而生成所述第二电压。

6.根据权利要求5所述的电路，其中所述二极管接法的晶体管具有耦合到所述第二晶体管的控制端子的控制端子。

7.根据权利要求1所述的电路，进一步包括：

运算放大器，具有第一输入端和第二输入端，所述第一输入端被配置为接收基准电压，所述第二输入端耦合到并联耦合的所述第一晶体管和所述第二晶体管；以及

第三晶体管，具有耦合到所述运算放大器的输出端的控制端子，所述第三晶体管限定所述基准电流路径并且与并联耦合的所述第一晶体管和所述第二晶体管串联耦合。

8.根据权利要求7所述的电路，其中所述运算放大器被配置为向所述运算放大器的所述第二输入端供应附加电流，所述电路进一步包括电流源，所述电流源被配置为生成施加至所述运算放大器的所述第二输入端的偏移电流，所述偏移电流实质上等于所述附加电流。

9.根据权利要求8所述的电路，进一步包括电流镜像电路，所述电流镜像电路包括所述电流源，所述电流镜像电路被配置为镜像反射从所述第一电压得出的电流以生成所述偏移电流。

10.根据权利要求1所述的电路，其中所述第一电压从带隙电压得出并且所述第二电压从PTAT电压得出。

11.一种电路，包括：

输出晶体管，被配置为运载基准电流；

第一晶体管，与所述输出晶体管串联耦合以运载所述基准电流的第一部分；

第二晶体管，与所述输出晶体管串联耦合以运载所述基准电流的第二部分；

其中所述第一晶体管和所述第二晶体管彼此并联耦合；

带隙基准电压生成器电路，被配置为生成带隙基准电压；

第一偏置电路，被配置为生成用于向所述第一晶体管的控制端子施加的第一偏置电压，所述第一偏置电压从所述带隙基准电压得出；

第二偏置电路，被配置为生成用于向所述第二晶体管的控制端子施加的第二偏置电压，所述第二偏置电压根据从在所述带隙基准电压生成器电路中流动的电流镜像反射的、与绝对温度成比例的(PTAT)电流生成；

其中在所述第一晶体管中流动的电流的温度系数与在所述第二晶体管中流动的电流的温度系数相反。

12.根据权利要求11所述的电路，进一步包括：

运算放大器，具有第一输入端和第二输入端，所述第一输入端被配置为接收基准电压，所述第二输入端耦合到并联耦合的所述第一晶体管和所述第二晶体管；并且

其中所述输出晶体管具有耦合到所述运算放大器的输出端的控制端子。

13.根据权利要求11所述的电路，其中所述第一偏置电路被配置为通过跨二极管接法的晶体管传送在所述带隙基准电压生成器电路内的电流而生成所述第一电压。

14.根据权利要求11所述的电路，其中所述第二偏置电路被配置为通过跨电阻器传送所述与绝对温度成比例的(PTAT)电流而生成所述第二电压。

15.根据权利要求14所述的电路，其中所述第二偏置电路进一步被配置为通过跨与所述电阻器串联耦合的二极管接法的晶体管传送所述与绝对温度成比例的(PTAT)电流而生成所述第二电压。

16.根据权利要求12所述的电路，其中所述运算放大器进一步被配置为向所述运算放大器的所述第二输入端供应附加电流，所述电路进一步包括电流源，所述电流源被配置为生成施加至所述运算放大器的所述第二输入端的偏移电流，所述偏移电流实质上等于所述附加电流。

17.根据权利要求16所述的电路，进一步包括电流镜像电路，所述电流镜像电路包括所述电流源，所述电流镜像电路被配置为镜像反射所述第二电流以生成所述偏移电流。

18.一种电路，包括：

被配置为运载基准电流的基准电流路径；

第一晶体管，与所述基准电流路径串联耦合以运载所述基准电流；

第二晶体管，与所述第一晶体管串联耦合以运载所述基准电流；

带隙基准电压生成器电路，被配置为生成带隙基准电压；

第一偏置电路，被配置为生成用于向所述第一晶体管的控制端子施加的第一偏置电压，所述第一偏置电压从所述带隙基准电压得出；以及

第二偏置电路，被配置为生成用于向所述第二晶体管的控制端子施加的第二偏置电压，所述第二偏置电压根据从在所述带隙基准电压生成器电路中流动的电流镜像反射的、与绝对温度成比例的(PTAT)电流生成。

19.根据权利要求18所述的电路，其中所述第一偏置电路被配置为生成超过所述带隙基准电压的所述第一电压。

20.根据权利要求18所述的电路，其中所述第一偏置电路被配置为通过跨二极管接法的晶体管传送在所述带隙基准电压生成器电路中流动的电流而生成所述第一电压。

21.根据权利要求18所述的电路，其中所述第二电压通过跨电阻器传送所述与绝对温度成比例的(PTAT)电流而形成。

22.根据权利要求21所述的电路，其中所述第二电压进一步通过跨与所述电阻器串联耦合的二极管接法的晶体管传送所述与绝对温度成比例的(PTAT)电流而形成。

23.根据权利要求22所述的电路，其中所述二极管接法的晶体管具有耦合到所述第二晶体管的控制端子的控制端子。