KR102643770B1 - 전압 생성 회로 및 반도체 장치 - Google Patents

전압 생성 회로 및 반도체 장치 Download PDF

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Abstract

[과제] DPD 모드를 이용하지 않고, 리크 전류를 억제할 수 있는 전압 생성 회로 및 반도체 장치를 제공한다.
[해결수단] 본 발명의 전압 생성 회로는, 참고 전압을 생성하는 참고 전압 생성부와, 주변 회로의 리크 전류에 대응하는 리크 전류를 생성하는 리크 전류 감시부와, 리크 전류에 근거해 참고 전압을 제어하고, 제어한 참고 전압을 출력하는 출력 전압 제어부와, 제어된 참고 전압에 근거해 주변 회로에 내부 공급 전압을 공급하는 스탠바이 전압 생성부와, 제어된 참고 전압이 일정 레벨에 강하한 것을 검출하는 전압 강하 검출부를 포함한다. 출력 전압 제어부는, 전압 강하 검출부의 검출 결과에 따라, 제어된 참고 전압을 제어한다.

Description

전압 생성 회로 및 반도체 장치{VOLTAGE GENERATING CIRCUIT AND SEMICONDUCTOR DEVICE}
본 발명은, 전압 생성 회로 및 반도체 장치에 관한 것으로, 특히, 리크 전류를 억제한 전압 생성 회로 및 반도체 장치에 관한 것이다.
반도체 장치에서는, 일반적으로, 조작 온도에 대응하는 온도 보상된 전압을 생성해, 회로를 동작시키는 것으로 회로의 신뢰성을 유지하고 있다. 예를 들면, 메모리에서는, 데이터 독출 시에, 온도 변화에 의해 독출 전류가 저하해 버리면 독출 마진이 저하해, 정확한 데이터의 독출을 실시할 수 없게 되어 버린다. 이 때문에, 온도 보상된 전압을 이용해 데이터의 독출을 실시함으로써, 독출 전류의 저하를 막고 있다. 예를 들면, 일본 특허공개 2021-82094호 공보에서는, 온칩(on-chip)의 온도 센서나 그 결과로부터 온도 보상 전압을 산출하기 위한 로직을 필요로 하지 않는 회로 규모를 삭감한 전압 생성 회로를 개시하고 있다.
저항 변화형 메모리 등의 반도체 디바이스는, 저 전압 및 정전류로 동작할 수 있어, IoT 등의 모바일 디바이스에의 사용에 적합하다. 모바일 디바이스 등에의 적용 범위가 넓어지면, 동시에 동작 환경에서의 온도 범위도 확대된다. 이 때문에, 반도체 디바이스가 일반적으로 탑재하고 있는 전압 생성 회로는 온도 보상된 전압을 생성할 수 있다.
도 1은, 종래의 온도 보상된 전압 생성 회로의 일례의 도면이다. 전압 생성 회로(10)는, 외부 전원 전압의 변동에 의존하지 않는 참고 전압(Vref)을 생성하는 밴드갭 레퍼런스 회로(BGR 회로)(20)와, BGR 회로(20)로부터 출력된 참고 전압(Vref)에 근거해 내부 공급 전압(INTVDD)을 생성하는 내부 전압 생성 회로(30)를 포함한다.
내부 전압 생성 회로(30)는, 연산 증폭기(OP), PMOS 트랜지스터(Q1)를 포함한다. 연산 증폭기(OP)의 반전입력단자(-)에는 참고 전압(Vref)이 입력되고, 비반전입력단자(+)에는 부(負)귀환에 의해 노드(N)의 전압(VN)이 입력된다. 연산 증폭기(OP)의 출력이 트랜지스터(Q1)의 게이트에 접속되고, 노드(N)에는, 주변 회로(40)의 부하가 접속된다. 연산 증폭기(OP)는, 노드(N)의 전압(VN)이 참고 전압(Vref)과 동일해지도록(VN=Vref), 트랜지스터(Q1)의 게이트 전압을 제어한다. 이것으로, 트랜지스터(Q1)를 흐르는 전류는, 공급 전압(VDD)의 변동에 의존하지 않는 정전류가 되고, 주변 회로(40)에는, 정전류의 내부 공급 전압(INTVDD)이 공급된다(INTVDD=VN).
플래쉬 메모리가 스탠바이 모드로 대기하고 있을 때, 조작 온도가 고온이 되면, 주변 회로(40)에 흐르는 리크 전류가 증가한다. 주변 회로(40)에는, CMOS 트랜지스터 등을 이용한 다양한 집적회로가 형성되어 있고, 이들 회로의 PN 접합 리크 전류나 트랜지스터의 역치 리크 전류는, 온도의 상승에 수반해 증가한다. 또한, 리크 전류는 전압에 의존하므로, 외부요인으로 내부 공급 전압(INTVDD)이 증가하면, 리크 전류도 증가한다.
리크 전류를 억제하기 위해서, 반도체 디바이스는, 스탠바이 모드 보다 한층 소비 전력을 삭감하기 위해, 딥 파워다운 모드(DPD 모드)를 채용하는 것이 있다. DPD 모드에서는, 내부 전압 생성 회로(30)의 동작을 정지시키고, 예를 들면, 공급 전압(VDD)과 트랜지스터(Q1)의 사이에 스위치를 마련하고, 내부 전압 생성 회로(30)의 동작 정지 단계에서 Q1가 닫히는 것으로, 공급 전압(VDD)의 전력 공급을 절단한다.
그렇지만, DPD 모드는, DPD 모드에 의해 공급 전압(VDD)을 차단하면, 주변 회로(40)가 플로팅이 되어, DPD 모드로부터 복귀할 때, 주변 회로(40)의 회로소자나 배선 등의 용량을 충전해야 해서, 시간이 걸리고, 다음 동작을 신속히 실시할 수 없다는 과제가 있다.
상기의 과제를 해결하기 위해, 본 발명은 DPD 모드를 이용하지 않고, 리크 전류를 억제할 수 있는 전압 생성 회로를 제공한다.
본 발명에 따른 전압 생성 회로는, 참고 전압을 생성하는 참고 전압 생성부와, 반도체 장치의 내부 회로의 리크 전류에 대응하는 감시용 리크 전류를 생성하는 리크 전류 감시부와, 상기 감시용 리크 전류에 근거해 상기 참고 전압을 제어하는 제어부와, 상기 제어부에 의해 제어된 참고 전압을 수취하고, 상기 제어된 참고 전압에 근거해 상기 내부 회로에 내부 전압을 공급하는 내부 전압 생성부를 포함한다.
본 발명에 따른 반도체 장치는, 본 발명의 어느 한 실시예의 전압 생성 회로를 포함할 수 있고, 또한 상기 전압 생성 회로는, 저 소비전력으로 동작하고, 스탠바이 모드일 때 내부 회로에 내부 전압을 공급할 수 있다.
본 발명에 의하면, 내부 회로의 리크 전류를 감시하는 감시용 리크 전류에 근거해 참고 전압을 제어하고, 상기 제어된 참고 전압에 근거해 내부 회로에 내부 전압을 공급하도록 했으므로, 온도 보상된 참고 전압을 자율적으로 생성할 수 있어, 내부 회로의 리크 전류를 최소한으로 억제할 수 있다.
[도 1] 종래의 전압 생성 회로의 개략도이다.
[도 2] 본 발명의 제1 실시예에 따른 전압 생성 회로의 개략도이다.
[도 3] 본 발명의 제2 실시예에 따른 전압 생성 회로의 구성을 나타내는 블록도이다.
[도 4a] 본 발명의 실시예의 리크 전류 감시부의 개략도이다.
[도 4b] 본 발명의 실시예의 리크 전류 감시부의 개략도이다.
[도 5] 본 발명의 제2 실시예에 따른 전압 생성 회로의 개략도이다.
[도 6] 본 발명의 제3 실시예에 따른 전압 생성 회로의 구성의 블록도이다.
[도 7] 본 발명의 제3 실시예에 따른 전압 생성 회로의 제1 예의 개략도이다.
[도 8] 본 발명의 제3 실시예에 따른 전압 생성 회로의 제2 예의 개략도이다.
[도 9] 본 발명의 제3 실시예에 따른 전압 생성 회로의 제3 예의 개략도이다.
[도 10] 본 발명의 제4 실시예에 따른 전압 생성 회로의 개략도이다.
[도 11] 본 발명의 제5 실시예에 따른 전압 생성 회로의 개략도이다.
본 발명에 따른 전압 생성 회로는, 플래쉬 메모리, 다이나믹 메모리, 스태틱 메모리, 저항 변화형 메모리, 자기(磁氣) 메모리 등의 반도체 메모리나, 로직, 신호 처리 등의 반도체 디바이스에 탑재된다.
도 2를 참조하면, 본 실시예의 전압 생성 회로(100)는, 참고 전압 생성 회로(BGR 회로)(110)와, 내부 전압 생성 회로(120)를 포함한다. 전압 생성 회로(100)는, 예를 들면, 플래쉬 메모리에 탑재되고, 플래쉬 메모리가 스탠바이 상태에 있을 때, 주변 회로(40)에 내부 공급 전압(INTVDD)을 공급한다. 이 기간에, 주변 회로(40)는, 저 소비전력 모드가 되지만, 외부로부터 커맨드 등이 입력되었을 경우에는 커맨드에 응답해 동작한다.
BGR 회로(110)는, 반도체 재료의 실리콘 물성인 밴드갭 전압을 이용하여, 온도나 전원 전압의 변동에 대하여 의존성이 낮은 안정된 참고 전압을 생성한다. BGR 회로(110)는, 전원 전압(VDD)과 GND 간에 제1 및 제2 전류 경로를 포함한다. 제1 전류 경로는, 직렬로 접속된 PMOS 트랜지스터(Q10), 저항(R1), PNP 바이폴라 트랜지스터(BP1)를 포함하고, 제2 전류 경로는, 직렬로 접속된 PMOS 트랜지스터(Q20)(트랜지스터(Q10)와 동일 구성), 저항(R2)(저항(R1)과 같은 저항값), 저항(Rf), PNP 바이폴라 트랜지스터(BP2)를 포함한다. BGR 회로(110)는 연산 증폭기(112)를 더 포함하고, 저항(R1)과 바이폴라 트랜지스터(BP1)의 접속 노드(N1)를 연산 증폭기(112)의 반전입력단자(-)에 접속하고, 저항(R2)과 저항(Rf)의 접속 노드(N2)를 연산 증폭기(112)의 비반전입력단자(+)에 접속하고, 연산 증폭기(112)의 출력 단자는 트랜지스터(Q10, Q20)의 게이트에 공통 접속한다.
바이폴라 트랜지스터(BP1와 BP2)의 이미터 면적비는, 1:n(n은, 1보다 큰 수)이며, 바이폴라 트랜지스터(BP1)의 전류 밀도는, 바이폴라 트랜지스터(BP2)의 n배이다. 덧붙여, 여기에서는 바이폴라 트랜지스터를 예시하지만, 바이폴라 트랜지스터의 대신에, 면적비가 1:n의 다이오드를 이용해도 무방하다.
연산 증폭기(112)는, 노드(N1)의 전압과 노드(N2)의 전압이 같아지도록, 트랜지스터(Q10, Q20)의 게이트 전압을 제어하고, 이에 따라, 제1 및 제2 전류 경로에는 동일한 전류 IB가 흐른다. 저항(Rf)의 단자간 전압 VRf는, 다음 식으로 나타내진다.
VRf = kT/qIn(n)
k는, 볼츠만 정수, T는, 절대 온도, q는, 전자의 전하량이다.
저항(Rf)에 흐르는 전류 IB는, 다음 식으로 나타내진다.
IB = VRf/Rf = T/Rf × k/qln(n)
온도에 의존하는 인수는, T/Rf이며, 전류 IB는, 정(正)의 온도계수를 가진다.
또한, 저항(R2)의 선택된 탭 위치의 저항을 저항 R2'로 하면, 참고 전압(Vref＿NTc)은, 다음 식으로 나타내진다.
Vref＿NTc = VN2 + IBR2'
VN2는, 노드(N2)의 전압이다.
바람직한 양태에서는, 저항(R2)은, 부(負)의 온도계수를 가지는 반도체 재료로 구성된다. 즉, 온도의 상승에 수반해 저항이 낮아지고, 반대로 온도의 저하에 수반해 저항이 높아진다. 저항(R2)은 예를 들면, 고농도의 불순물이 도프된 도전성 폴리 실리콘층, N+의 확산 영역에 의해 구성된다. 본 실시예에서는, 저항(R2)의 탭 위치를 적당하게 선택함으로써, 참고 전압(Vref＿NTc)에 소망하는 부(負)의 온도계수를 가지게 한다. 탭 위치 또는 부(負)의 온도계수는, 예상되는 최대 온도일 때에 어느 정도 크기의 참고 전압을 내부 전압 생성 회로(120)에 공급하는지에 근거해 결정된다.
내부 전압 생성 회로(120)는, 도 1에 도시한 내부 전압 생성 회로(30)와 같은 구조이다. 도 2를 참조하면, BGR 회로(110)에 의해 생성된 참고 전압(Vref＿NTc)은, 내부 전압 생성 회로(120)의 연산 증폭기(OP)의 반전입력단자(-)에 입력되고, 비반전입력단자(+)에는 부(負)귀환에 의해 노드(N)의 전압(VN)이 입력된다. 내부 전압 생성 회로(120)는, 참고 전압(Vref＿NTc)에 근거해 생성된 내부 공급 전압(INTVDD)을 노드(N)로부터 주변 회로(40)에 공급한다.
본 실시예에서는, 플래쉬 메모리는, DPD 모드를 채용하지 않고, 즉, 스탠바이 모드로부터 DPD 모드로 이행하지 않고, 스탠바이 모드시에 주변 회로(40)에 생기는 리크 전류를 최소한으로 억제한다. 스탠바이 모드로 대기하고 있을 때, 조작 온도가 고온이 되면, BGR 회로(110)에서 생성되는 참고 전압(Vref＿NTc)은, 부(負)의 온도계수를 가지기 때문에 저하한다. 참고 전압(Vref＿NTc)이 저하하는 것으로, 내부 전압 생성 회로(120)에 의해 생성되는 내부 공급 전압(INTVDD)도 마찬가지로 저하한다. 주변 회로(40)의 PN 접합 리크나 트랜지스터의 오프 리크 등에 의한 리크 전류는, 조작 온도의 상승에 수반해 증가하지만, 이러한 리크 전류는, 내부 공급 전압(INTVDD)에 의존해, 내부 공급 전압(INTVDD)이 저하하면, 그에 따라 리크 전류도 저하한다.
본 실시예에서는, 참고 전압(Vref＿NTc)이 부(負)의 온도계수를 가지기 때문에, 온도가 상승하면 참고 전압(Vref＿NTc)이 저하해, 주변 회로(40)의 증가한 리크 전류가 상쇄된다. 또한, DPD 모드를 채용하지 않기 때문에, DPD 모드로부터 복귀하는 지연 시간을 고려하지 않고, 다음의 액티브 동작을 실시시킬 수 있다.
제1 실시예에서는, 조작 온도가 상승했을 때에, 참고 전압(Vref＿NTc)이 일정한 전압 범위 내에 들어가도록, 제조 또는 출하시에 저항(R2)의 트리밍을 해야 한다. 그러나, 실제로는, 리크 전류의 증가는 선형(liner)이 아니라, 어느 온도를 경계로 지수함수적으로 증가하기 때문에, 그 트리밍은 매우 복잡하다. 또한, 조작 온도가 상정 온도를 넘었을 경우에는, 참고 전압(Vref＿NTc)이 상기 일정한 전압 범위로부터 일탈해 버리고, 그 결과, 예를 들면, 참고 전압(Vref＿NTc)이 주변 회로(40)의 CMOS 트랜지스터의 최저 조작 전압 보다 낮아지면, 주변 회로(40)는 스탠바이 상태에서 입력된 커맨드 등에 응답해 동작할 수 없게 되어 버린다. 그래서, 제2 실시예는, 참고 전압 생성 회로(110)가 트리밍하지 않고, 자율적으로 온도 보상된 참고 전압(Vref)을 생성할 수 있는 전압 생성 회로를 제공한다.
도 3을 참조하면, 제2 실시예의 전압 생성 회로(200)는, 참고 전압(Vref)을 생성하는 참고 전압 생성부(210)와, 스탠바이 상태의 주변 회로(250)의 리크 전류 ILEAK＿PERI를 감시하여 대응하는 리크 전류 ILEAK를 생성하는 리크 전류 감시부(220)와, 참고 전압(Vref)을 수취하고, 리크 전류 감시부(220)에서 생성된 리크 전류 ILEAK에 근거해 제어된 참고 전압(Vref＿C)을 출력하는 출력 전압 제어부(230)와, 제어된 참고 전압(Vref＿C)에 근거해 내부 공급 전압(INTVDD)을 생성하는 스탠바이 전압 생성부(240)를 포함한다. 주변 회로(250)는, 스탠바이 상태일 때 스탠바이 전압 생성부(240)에 의해 생성된 내부 공급 전압(INTVDD)에 의해 저 소비전력으로 동작하고, 액티브 상태일 때 액티브 전압 생성부(260)에 의해 생성된 내부 공급 전압(INTVDD)에 의해 동작한다.
참고 전압 생성부(210)는, 예를 들면, 도 2에 도시한 BGR 회로에 의해 구성되고, 참고 전압(Vref)을 출력 전압 제어부(230)에 제공한다. 리크 전류 감시부(220)는, 스탠바이 상태의 주변 회로(250)에서 생기는 리크 전류 ILEAK＿PERI와 일정한 비(ratio)를 가지는 리크 전류 ILEAK를 생성한다. 주변 회로(250)는, CMOS 트랜지스터 등을 이용한 다양한 회로를 포함하고, 이러한 회로는, 플래쉬 메모리가 스탠바이 모드일 때, 스탠바이 전압 생성부(240)로부터의 내부 공급 전압(INTVDD)에 의해 동작 가능한 상태에 있다. 한편, 트랜지스터의 미형화(微型化)와 함께 트랜지스터의 역치 전압의 저하에 따라 트랜지스터의 소스/드레인 사이를 흐르는 오프 리크 전류(off-state　leakage　current)(PN 접합 리크나 게이트 리크도 포함한다)가 증가하기 때문에, 스탠바이 상태의 주변 회로(250)의 리크 전류를 최소한으로 억제할 필요가 있다.
어느 양태에서는, 리크 전류 감시부(220)는, 주변 회로(250)의 리크 전류를 감시하기 위해, 적어도 하나의 PMOS 트랜지스터와 NMOS 트랜지스터를 직렬로 접속한 CMOS 트랜지스터를 포함한다. PMOS 트랜지스터와 NMOS 트랜지스터의 각각의 채널폭은, 주변 회로(250)의 전체 CMOS 트랜지스터의 PMOS 트랜지스터와 NMOS 트랜지스터의 합계의 채널폭에 대해서 일정한 비 R을 가진다. 환언하면, 리크 전류 감시부(220)의 CMOS 트랜지스터의 오프 리크 전류 ILEAK×R이 주변 회로(250)의 오프 리크 전류 ILEAK＿PERI에 근사한다.
리크 전류 감시부(220)가 생성하는 리크 전류 ILEAK의 정밀도를 한층 향상시키기 위해, 주변 회로(250)의 CMOS 트랜지스터의 구성을 고려하도록 해도 무방하다. 즉, CMOS 트랜지스터의 오프 리크에는, 도 4a의 (A)에 도시한 것처럼, 입력 신호가 H레벨일 때에 PMOS 트랜지스터가 오프(off)하고 NMOS 트랜지스터가 온(On)하는 경우의 오프 리크 전류 IPMOS와, 도 4a의 (B)에 도시한 것처럼, 입력 신호가 L레벨일 때에 PMOS 트랜지스터가 온(On)하고 NMOS 트랜지스터가 오프(Off)하는 경우의 오프 리크 전류 INMOS가 있다. 오프 리크 전류 IPMOS와 오프 리크 전류 INMOS는 크기가 다르므로, 주변 회로(250)의 PMOS 트랜지스터가 오프하는 CMOS 트랜지스터의 총수 S＿P와, NMOS 트랜지스터가 오프하는 CMOS 트랜지스터의 총수 S＿N을 산출한다. 도 4a의 (C)에 도시한 총수 S＿P의 PMOS 트랜지스터의 채널폭의 합계에 대해 일정한 비가 되는, PMOS 트랜지스터가 오프 리크 트랜지스터가 되는 리크 회로 A와, 도 4a의 (D)에 도시한 총수 S＿N의 NMOS 트랜지스터의 채널폭의 합계에 대해 일정한 비가 되는, NMOS 트랜지스터가 오프 리크 트랜지스터가 되는 리크 회로 B를 리크 전류 감시부(220)가 포함한다. 리크 회로 A와 리크 회로 B가 병렬로 접속되고, 리크 전류 IPMOS와 리크 전류 INMOS와의 합계가 리크 전류 ILEAK가 된다.
리크 전류 감시부(220)는, 주변 회로(250)의 더 많은 리크 특성을 고려한 리크 전류 ILEAK를 생성하기 위해, 복수 종의 리크 회로를 포함하도록 해도 무방하다. 주변 회로(250)에는, CMOS 트랜지스터를 이용한 다양한 논리 회로(인버터, AND 게이트, NAND 게이트 등)가 형성되고, 각각의 논리 회로에 따라 리크 전류의 크기가 상이하다. 그래서, 도 4b의 (A)에 도시한 것처럼, 리크 특성이 다른 다양한 리크 회로 A, B, C~N을 준비해 두고, 주변 회로(250)의 구성에 맞춰, 트리밍 신호(Trim)에 의해 선택한 리크 회로를 동작시키도록 해도 무방하다.
예를 들면, 리크 회로 A는, PMOS 트랜지스터의 오프 리크 전류를 생성하고, 리크 회로 B는, NMOS 트랜지스터의 오프 리크 전류를 생성하고, 리크 회로 C는, PMOS 트랜지스터와 NMOS 트랜지스터의 오프 리크 전류를 생성하고, 리크 회로 N은, NAND 게이트의 PMOS 트랜지스터의 오프 리크 전류를 생성한다. 트리밍 신호(Trim)는, 예를 들면, 퓨즈를 용단(溶斷)시킴으로써 선택된 리크 회로 A~N을 동작시킨다.
또한, 리크 회로 A, B, C, …, N의 각각은, 주변 회로(250)의 대응하는 논리 회로의 리크 전류의 비를 스케일링(scaling)하기 위해, 복수 조(組)의 CMOS 트랜지스터를 포함하고, 복수 조의 CMOS 트랜지스터 중에서 선택된 수의 CMOS 트랜지스터가 동작된다. 이 선택은, 트리밍 신호(Trim)에 의해 실시된다. 예를 들면, 병렬로 접속된 리크 회로 A가 P조 있을 경우, 주변 회로(250)의 대응하는 CMOS 인버터의 리크 전류에 대해서 일정한 비를 얻기 위해서, 트리밍 신호(Trim)에 의해 P조 중에서 선택된 수의 리크 회로 A가 동작된다. 예를 들면, 트리밍 신호(Trim)에 의해 퓨즈를 용단시킴으로써 선택된 수의 리크 회로 A를 동작시킨다.
리크 회로 A, B, C, …, N은, 병렬로 접속되고, 각 리크 회로에 의해 생성된 리크 전류 IA, IB, IC, …, IN의 합계가 리크 전류 ILEAK가 된다. 조작 온도가 증가하면, 리크 전류 ILEAK가 증가하고, 조작 온도가 저하하면, 리크 전류 ILEAK가 저하한다.
이와 같이 해서, 리크 전류 감시부(220)는, 스탠바이 상태일 때의 주변 회로(250)의 리크 전류 ILEAK＿PERI를 감시한 리크 전류 ILEAK를 생성하고, 생성한 리크 전류 ILEAK를 출력 전압 제어부(230)에 제공한다.
출력 전압 제어부(230)는, 리크 전류 ILEAK에 근거해 참고 전압(Vref)을 제어한다. 구체적으로는, 출력 전압 제어부(230)는, 리크 전류 ILEAK가 증가하면, 참고 전압(Vref＿C)을 저하시키고, 리크 전류 ILEAK가 감소하면, 참고 전압(Vref＿C)을 증가시킨다. 출력 전압 제어부(230)에 의해 제어된 참고 전압(Vref＿C)은 스탠바이 전압 생성부(240)에 제공된다.
스탠바이 전압 생성부(240)는, 예를 들면, 도 2에 도시한 내부 전압 생성 회로(120)와 같은 구조이다. 스탠바이 전압 생성부(240)는, 참고 전압(Vref＿C)을 수취하고, 참고 전압(Vref＿C)과 동일해지는 내부 공급 전압(INTVDD)을 주변 회로(250)에 제공한다. 주변 회로(250)의 조작 온도가 상승하면, 참고 전압(Vref＿C)이 저하하고, 그에 수반해 내부 공급 전압(INTVDD)이 저하하기 때문에, 주변 회로(250)의 리크 전류 ILEAK＿PERI가 억제되어, 전력을 절약할 수 있다. 스탠바이 상태에서 액티브 상태로 천이하면, 액티브 전압 생성부(260)로부터 내부 공급 전압(INTVDD)이 주변 회로(250)에 공급된다.
도 5는, 제2 실시예에 따른 전압 생성 회로(200)의 상세한 회로 구성의 개략도이다. 참고 전압 생성부(210)는, BGR 회로를 이용해 참고 전압(Vref)을 생성하고, 이 참고 전압(Vref)을 출력 전압 제어부(230)에 제공한다. 덧붙여, 참고 전압(Vref)은, 제1 실시예의 참고 전압(Vref＿NTc)과 달리, 참고 전압(Vref)은 정(正)의 온도계수를 가진다.
출력 전압 제어부(230)는, 스탠바이 전압 생성부(240)와 마찬가지로, 정전류 회로(유니티 게인 버퍼(OP1), 트랜지스터(Q2))를 포함하고, 또한 노드(N3)에는, 외부 전원 전압(VDD)의 변동에 의존하지 않는 전압(Vref)이 생성된다. 노드(N3)와 노드(N4)의 사이에 저항(R3)이 접속되고, 노드(N4)에 정전류 IC가 생성된다. 정전류 IC는, 스탠바이 전압 생성부(240)에 의해 생성되는 정전류 IC＿PERI에 대해서 일정한 비를 가진다(ILEAK＿PERI:ILEAK = IC＿PERI:IC). 즉, 트랜지스터(Q2)의 채널폭은, 트랜지스터(Q1)의 채널폭에 대해서 일정한 비로 조정된다.
출력 전압 제어부(230)의 노드(N4)에는, 리크 전류 감시부(220)가 접속된다. 여기에서는, 리크 전류 감시부(220)가 리크 회로 A를 갖추는 예가 나타나고 있다. 노드(N4)에 생성된 정전류 IC는, 리크 전류 감시부(220)에 의해 생성된 리크 전류 ILEAK에 의해 GND에 흐르고, 그 결과, 노드(N4)에는, 정전류 IC와 리크 전류 ILEAK와의 차(IC-ILEAK)에 의해 제어된 참고 전압(Vref＿C)이 생성된다. 즉, 온도 상승에 의해 리크 전류 ILEAK가 증가하면, 참고 전압(Vref＿C)이 저하하고, 온도 감소에 의해 리크 전류 ILEAK가 감소하면, 참고 전압(Vref＿C)이 증가하여, 온도 변화에 따른 제어된 참고 전압(Vref＿C)이 자율적으로 생성된다.
제2 실시예에서는, 온도 변화에 따라 자율적으로 참고 전압(Vref＿C)을 변화시켰지만, 리크 전류는, 어느 온도를 경계로 급격히 커지기 때문에, 참고 전압(Vref＿C)이 주변 회로(250)의 CMOS의 최저 조작 전압 보다 저하할 우려가 있다. 그래서, 제3 실시예에서는, 참고 전압(Vref＿C)이 CMOS의 최저 조작 전압을 밑돌지 않도록 피드백 제어를 실시한다.
도 6을 참조하면, 제3 실시예의 전압 생성 회로(200A)는, 전압 강하 검출부(300)와, 출력 전압 제어부(310)를 포함하고, 그 이외의 참고 전압 생성부(210), 리크 전류 감시부(220), 스탠바이 전압 생성부(240)는, 제2 실시예와 마찬가지이다.
전압 강하 검출부(300)는, 출력 전압 제어부(310)가 출력하는 온도 보상된 참고 전압(Vref＿C)을 감시하고, 참고 전압(Vref＿C)이 CMOS의 최저 조작 전압(Vmin)의 근방의 역치 전압(Vth)에 강하(降下)한 것을 검출하고(Vref＿C-Vmin ≤ 역치 전압(Vth)), 그 검출 결과를 출력 전압 제어부(310)에 제공한다.
출력 전압 제어부(310)는, 제2 실시예와 마찬가지로, 리크 전류 감시부(220)의 리크 전류 ILEAK에 따른 참고 전압(Vref＿C)을 출력하지만, 참고 전압(Vref＿C)이 역치 전압(Vth)에 강하한 것이 검출된 경우에는, 상기 참고 전압(Vref＿C)이 역치 전압(Vth) 보다 커지도록 참고 전압(Vref＿C)을 제어한다. 어느 양태에서는, 출력 전압 제어부(310)는, 외부 전원 전압(VDD)으로부터 노드(N3)에 흐르는 정전류 IC를 증가시키는 것으로, 리크 전류 ILEAK를 상쇄시켜, 참고 전압(Vref＿C)을 증가시킨다. 다른 양태에서는, 출력 전압 제어부(310)는, DC 전압을 오프셋시키는 것으로, 참고 전압(Vref＿C)을 증가시킨다. 이에 따라, 스탠바이 전압 생성부(240)의 내부 공급 전압(INTVDD)이 CMOS의 최저 조작 전압 보다 저하하는 것을 방지해, 주변 회로(250)의 동작이 보증된다.
도 7은, 본 발명의 제3 실시예에 따른 전압 생성 회로(200A)의 제1 구성 예를 나타내는 도면이며, 도 5의 구성과 동일한 것에 대해서는 동일한 참조번호를 붙이고 있다. 전압 강하 검출부(300)는, 노드(N4)의 온도 보상된 참고 전압(Vref＿C)을 감시한다. 전압 강하 검출부(300)는, 노드(N4)에 소스가 접속된 PMOS 트랜지스터(Q3)와, 트랜지스터(Q3)와 그라운드의 사이에 접속된 정전류를 흘리는 저항(R4)과, 트랜지스터(Q3)와 저항(R4) 사이의 노드(N5)에 접속된 인버터(IN)를 포함한다. 트랜지스터(Q3)의 게이트는, 그라운드로 하고, 트랜지스터(Q3)는 도통 상태이다.
참고 전압(Vref＿C)이 CMOS의 최저 조작 전압 보다 충분히 높을 때, 트랜지스터(Q3)는 강하게 도통하는 것으로, 노드(N5)가 H레벨이 되어, 인버터(IN)의 출력이 L레벨이 된다. 참고 전압(Vref＿C)이 저하해, Vref＿C-Vmin ≤ Vth가 되면, 트랜지스터(Q3)의 게이트-소스 간 전압(VGS)이 작아지고, 트랜지스터(Q3)의 드레인 전류가 작아져, 노드(N5)가 L레벨이 되고, 인버터(IN)의 출력이 H레벨이 된다.
출력 전압 제어부(310)는, 외부 공급 전압(VDD)과 노드(N3)의 사이에 트랜지스터(Q2)와 병렬로 접속된 NMOS 트랜지스터(Q4)를 포함하고, 트랜지스터(Q4)의 게이트는, 전압 강하 검출부(300)의 인버터(IN)의 출력에 접속된다. 참고 전압(Vref＿C)이 저하해, 인버터(IN)의 출력이 H가 되면, 트랜지스터(Q4)가 도통해, 노드(N3)에 전류 IADD가 공급된다. 트랜지스터(Q4)의 사이즈는, 전류 IADD가 온도 상승에 수반해 급격히 증가한 리크 전류 ILEAK를 상쇄하고, 또한 참고 전압(Vref＿C)이 전압 강하 검출부(300)에 의해 검출되는 레벨보다 높아지도록, 조정된다.
참고 전압(Vref＿C)이 CMOS의 최저 조작 전압 보다 충분히 증가하면, 전압 강하 검출부(300)의 인버터(IN)의 출력이 L레벨이 되어, 전류 IADD의 공급이 정지된다. 덧붙여, 전류 IADD의 공급 방법은, 상기에 한정되지 않고, 다른 방법에 의해 실시해도 무방하다.
도 8은, 본 발명의 제3 실시예에 따른 전압 생성 회로(200A)의 제2 구성 예를 나타내는 도면이며, 도 7의 구성과 동일한 것에 대해서는 동일한 참조번호를 붙이고 있다. 제2 구성 예에서는, 출력 전압 제어부(310A)는, 전압 강하 검출부(300)의 인버터(IN)의 출력에 따라 참고 전압(Vref＿C)의 전압을 정(正)의 방향으로 증가시키는 전압 오프셋부(320)를 포함한다. 전압 오프셋부(320)는, 예를 들면, 참고 전압(Vref＿C)을 외부 전원 전압(VDD)에 접속하기 위한 풀업(pull-up)용 트랜지스터를 포함하고, 상기 트랜지스터는, 인버터(IN)의 H레벨의 출력에 응답해 도통하고, 참고 전압(Vref＿C)을 정(正)의 방향으로 오프셋시킨다.
참고 전압(Vref＿C)이 CMOS의 최저 조작 전압 보다 충분히 증가하면, 전압 강하 검출부(300)의 인버터(IN)의 출력이 L레벨이 되고, 또한 전압 오프셋부(320)에 의한 전압 오프셋이 정지된다. 덧붙여, 전압 오프셋의 방법은, 상기에 한정되지 않고, 다른 방법에 의해 실시해도 무방하다.
도 9는, 본 발명의 제3 실시예에 따른 전압 생성 회로(200A)의 제3 구성 예를 나타내는 도면이며, 도 7 및 도 8의 구성과 동일한 것에 대해서는 동일한 참조번호를 붙이고 있다. 제3 구성 예에서는, 출력 전압 제어부(310B)는, 도 7에 도시한 전류 IADD를 공급하기 위한 트랜지스터(Q4)와, 도 8에 도시한 참고 전압(Vref＿C)을 정(正)의 방향으로 오프셋시키기 위한 전압 오프셋부(320)를 각각 포함한다. 트랜지스터(Q4) 및 전압 오프셋부(320)는, 전압 강하 검출부(300)에 의해 참고 전압(Vref＿C)의 강하가 검출된 것에 응답하여, CMOS의 최저 조작 전압 보다 저하하지 않도록, 참고 전압(Vref＿C)을 증가시킨다. 제3 구성 예에 의하면, 제1 및 제2 구성 예와 비교해, 참고 전압(Vref＿C)을 단시간에 상승시킬 수 있다.
다음에, 본 발명의 제4 실시예에 대해 설명한다. 도 10은, 제4 실시예에 따른 전압 생성 회로의 구성의 개략도이며, 도 9의 구성과 동일한 것에 대해서는 동일한 참조번호를 붙이고 있다. 본 실시예의 전압 생성 회로(400)에서는, 출력 전압 생성부(410)가 참고 전압 생성부(210)의 BGR 회로의 트랜지스터(Q10, Q20)와 커런트 미러(Current mirror)를 구성하는 PMOS 트랜지스터(Q5)를 갖춘다. 트랜지스터(Q5)는, 외부 전원 전압(VDD)과 트랜지스터(Q2)의 사이에 접속되고, 트랜지스터(Q5)의 게이트는, 트랜지스터(Q10, Q20)의 게이트에 공통으로 접속된다.
트랜지스터(Q5)는, 트랜지스터(Q10/Q20)에 대해서 일정한 커런트 미러비 K가 되는 사이즈로 구성되고, 출력 전압 제어부(410)에 흐르는 전류 IC는, iBGR의 K배(K는, 1 이상의 값)가 된다. 또한, BGR 회로를 흐르는 전류(iBGR)는, 정(正)의 온도계수를 가지기 때문에, 출력 전압 제어부(410)에 흐르는 전류 IC도 정(正)의 온도계수를 가진다. 이 때문에, 온도가 상승하면, 전류 IC가 증가하고, 동시에 리크 전류 감시부(220)에서 생성되는 리크 전류 ILEAK도 증가하고, 그 결과, 참고 전압(Vref＿C)이 급격히 저하하는 것이 방지된다. 덧붙여, 출력 전압 제어부(410)는, 전압 강하 검출부(300)의 검출 결과에 응답해 전류 IADD를 부가하는 트랜지스터(Q4) 및 전압 오프셋부(320)를 갖추고 있지만, 어느 하나의 일방을 갖추는 구성이어도 무방하다.
다음에, 본 발명의 제5 실시예에 대해 설명한다. 도 11은, 제5 실시예에 따른 전압 생성 회로의 구성의 개략도이며, 도 10의 구성과 동일한 것에 대해서는 동일한 참조번호를 붙이고 있다. 본 실시예의 전압 생성 회로(500)에서는, 참고 전압 생성부(210A)는, 제1 실시예와 같은 구조이다. 즉, 참고 전압 생성부(210A)는, 부(負)의 온도계수를 가지는 참고 전압(Vref＿NTc)을 출력 전압 제어부(410)에 제공한다.
본 실시예에서는, 온도가 상승하면, 참고 전압(Vref＿NTc)이 저하하고, 한편, 전류 IC가 증가하고, 리크 전류 ILEAK도 증가한다. 전류 IC의 증가가 리크 전류 ILEAK에 의해 상쇄된다면, 참고 전압(Vref＿C)은, 참고 전압(Vref＿NTc)의 저하에 의해 저하하고, 주변 회로(250)의 리크 전류가 억제된다. 덧붙여, 출력 전압 제어부(410)는, 전압 강하 검출부(300)의 검출 결과에 응답해 전류 IADD를 부가하는 트랜지스터(Q4) 및 전압 오프셋부(320)를 갖추고 있지만, 어느 하나의 일방을 갖추는 구성이어도 무방하다.
본 실시예의 전압 생성 회로의 특징을 정리하면 다음과 같다.
1. 스탠바이 전압 생성부(240)의 내부 공급 전압(INTVDD)은, 온도 보상하는 전 범위에서 CMOS의 최소 조작 전압을 보증한다.
2. 온도 보상하는 범위의 가장 높은 온도에서, 스탠바이 전압 생성부(240)의 내부 공급 전압(INTVDD)이 최소의 DC 레벨로 제어된다.
3. 보다 낮은 내부 공급 전압(INTVDD)을 이용함으로써, 주변 회로(250) 내의 집적회로의 교차점(junction) 리크 전류, 게이트 리크 전류, 트랜지스터의 오프 리크 전류를 최소한으로 억제할 수 있다.
4. 딥 파워다운 모드(DPD)에 의한 전력 공급의 절단(cut-off) 대신에, 보다 낮은 레벨의 내부 공급 전압(INTVDD)을 유지함으로써, 딥 파워다운 모드일 때와 비교해서, 액티브 동작으로의 복귀 시간을 짧게 할 수 있다.
덧붙여, 본 실시예에서는 전압 생성 회로를 플래쉬 메모리의 스탠바이 상태에 적용하지만, 이는 일례이며, 본 발명은, 스탠바이 상태와는 관계없이 내부 회로에 대한 전압 공급에 적용할 수 있다. 더욱이, 본 발명은, 플래쉬 메모리 이외의 다른 반도체 디바이스의 내부 회로에 소망하는 내부 전압을 제공하는 전압 생성 회로에 적용할 수 있다.
본 발명의 바람직한 실시의 형태에 대해 상술했지만, 본 발명은, 특정의 실시 형태로 한정되지 않으며, 특허 청구 범위에 기재된 본 발명의 요지의 범위 내에서, 다양한 변형·변경이 가능하다.
100, 200, 200A, 400, 500: 전압 생성 회로
210, 210A: 참고 전압 생성부
220: 리크 전류 감시부
230, 310, 310A, 310B, 410: 출력 전압 제어부
240: 스탠바이 전압 생성부
250: 주변 회로
260: 액티브 전압 생성부

Claims (17)

  1. 참고 전압을 생성하는 참고 전압 생성부와,
    반도체 장치의 내부 회로의 리크 전류에 대응하는 감시용 리크 전류를 생성하는 리크 전류 감시부와,
    상기 감시용 리크 전류에 근거해, 상기 참고 전압을 제어하는 출력 전압 제어부와,
    상기 출력 전압 제어부에 의해 제어된 참고 전압을 수취하고, 상기 제어된 참고 전압에 근거해, 상기 내부 회로에 내부 전압을 공급하는 스탠바이 전압 생성부
    를 포함하는 전압 생성 회로.
  2. 제1항에 있어서,
    전압 생성 회로는,
    상기 제어된 참고 전압이 일정 레벨에 강하한 것을 검출하는 전압 강하 검출부
    를 더 포함하고,
    상기 출력 전압 제어부는,
    상기 전압 강하 검출부의 검출 결과에 근거해, 상기 제어된 참고 전압을 제어하는,
    전압 생성 회로.
  3. 제2항에 있어서,
    상기 일정 레벨은,
    상기 내부 회로의 CMOS 트랜지스터의 최저 조작 전압 보다 높은 전압인,
    전압 생성 회로.
  4. 제1항 또는 제2항에 있어서,
    상기 리크 전류 감시부는,
    상기 감시용 리크 전류를 생성하기 위한 오프 리크하는 감시용 트랜지스터
    를 포함하고,
    상기 감시용 트랜지스터의 채널폭은,
    상기 내부 회로의 오프 리크하는 트랜지스터의 총수(總數)의 채널폭에 대해서 일정한 비를 가지도록 구성되는,
    전압 생성 회로.
  5. 제1항 또는 제2항에 있어서,
    상기 리크 전류 감시부는,
    오프 리크하는 감시용 트랜지스터를 복수 종류 포함하고,
    각 감시용 트랜지스터의 채널폭은,
    상기 내부 회로의 대응하는 오프 리크하는 트랜지스터의 총수의 채널폭에 대해서 일정한 비를 가지도록 구성되는,
    전압 생성 회로.
  6. 제4항에 있어서,
    상기 감시용 트랜지스터는,
    PMOS 트랜지스터와 NMOS 트랜지스터를 직렬로 접속한 CMOS 트랜지스터인,
    전압 생성 회로.
  7. 제1항 또는 제2항에 있어서,
    상기 리크 전류 감시부는,
    복수 종의 리크 회로를 포함하고, 복수 종의 리크 회로 중에서 선택된 리크 회로를 동작시켜, 상기 감시용 리크 전류를 생성하는,
    전압 생성 회로.
  8. 제7항에 있어서,
    상기 리크 전류 감시부는,
    외부로부터 입력되는 트리밍 신호에 근거해, 리크 회로를 선택하는,
    전압 생성 회로.
  9. 제1항 또는 제2항에 있어서,
    상기 출력 전압 제어부는,
    정전류를 생성하는 정전류 회로
    를 포함하고,
    상기 정전류 회로의 출력 노드가 상기 리크 전류 감시부에 접속되고,
    상기 출력 노드로부터 상기 제어된 참고 전압이 출력되는,
    전압 생성 회로.
  10. 제9항에 있어서,
    상기 감시용 리크 전류가 증가하면, 상기 제어된 참고 전압이 저하하고,
    상기 감시용 리크 전류가 저하하면, 상기 제어된 참고 전압이 증가하는,
    전압 생성 회로.
  11. 제9항에 있어서,
    상기 정전류 회로는,
    부(負)의 온도계수를 가지는 참고 전압에 근거해, 상기 정전류를 생성하는,
    전압 생성 회로.
  12. 제9항에 있어서,
    상기 정전류 회로는,
    정(正)의 온도계수를 가지는 참고 전압에 근거해, 상기 정전류를 생성하는,
    전압 생성 회로.
  13. 제2항에 있어서,
    상기 출력 전압 제어부는,
    상기 전압 강하 검출부에 의해 상기 제어된 전압이 일정 레벨에 강하한 것이 검출된 경우, 상기 제어된 전압을 상승시키는,
    전압 생성 회로.
  14. 제13항에 있어서,
    상기 출력 전압 제어부는,
    상기 전압 강하 검출부의 검출 결과에 근거해, 정전류에 추가의 전류를 부가하는,
    전압 생성 회로.
  15. 제13항에 있어서,
    상기 출력 전압 제어부는,
    상기 전압 강하 검출부의 검출 결과에 근거해, 상기 제어된 참고 전압을 정(正)의 방향으로 상승시키는,
    전압 생성 회로.
  16. 제1항 내지 제3항 중 어느 한 항에 기재된 전압 생성 회로
    를 포함하는, 반도체 장치.
  17. 제16항에 있어서,
    반도체 장치는,
    저 소비전력으로 동작하는 스탠바이 모드
    를 포함하고,
    상기 전압 생성 회로는,
    스탠바이 모드일 때 상기 내부 회로에 상기 내부 전압을 공급하는,
    반도체 장치.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115617113B (zh) * 2022-11-08 2023-03-10 电子科技大学 一种适用于极低温的电压基准源

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070085596A1 (en) 2005-10-13 2007-04-19 Matsushita Electric Industrial Co., Ltd. Semiconductor integrated circuit apparatus and electronic apparatus

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001117654A (ja) * 1999-10-21 2001-04-27 Nec Kansai Ltd 基準電圧発生回路
JP5355414B2 (ja) * 2007-11-08 2013-11-27 ローム株式会社 半導体装置ならびにそれを備えた電源および演算処理装置
JP2013200767A (ja) * 2012-03-26 2013-10-03 Toyota Motor Corp バンドギャップリファレンス回路

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070085596A1 (en) 2005-10-13 2007-04-19 Matsushita Electric Industrial Co., Ltd. Semiconductor integrated circuit apparatus and electronic apparatus

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