JP2019125082A - 逆流防止回路及び電源回路 - Google Patents
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Abstract
【課題】出力段トランジスタの寄生ダイオードの順方向電圧と、出力電圧の検出を行うインバータ回路の閾値電圧とに対するプロセスや温度特性の影響を、プロセスの追加・管理を行う工程を追加せずに抑止し、逆流電流を防止する逆流防止回路を提供する。
【解決手段】ボルテージレギュレータ１において、電源電圧VDDが供給される入力端子１０４と出力端子１０５から出力電圧ＶOUTを出力する出力段トランジスタ１０２との間に介挿された逆流防止トランジスタ１０６と、出力電圧が電源電圧を超えた際、逆流防止トランジスタをオンからオフとする逆流防止制御部１１１とを備える。
【選択図】図１
【解決手段】ボルテージレギュレータ１において、電源電圧VDDが供給される入力端子１０４と出力端子１０５から出力電圧ＶOUTを出力する出力段トランジスタ１０２との間に介挿された逆流防止トランジスタ１０６と、出力電圧が電源電圧を超えた際、逆流防止トランジスタをオンからオフとする逆流防止制御部１１１とを備える。
【選択図】図１
Description
本発明は、逆流防止回路及び電源回路に関する。
降圧型のボルテージレギュレータは、入力電圧が出力電圧より高い状態で使用される。ところが、使用条件及び回路構成によっては、入力電圧より出力電圧が高くなった場合、出力端子から電流が逆流する可能性がある。
そのため、ボルテージレギュレータの出力段のＭＯＳトランジスタに、入力電圧より出力電圧が高くなっても逆流電流が流れないように、入力電圧より出力電圧が高くなったことを検知すると、上記ＭＯＳトランジスタをオフ状態とする構成がある（例えば、特許文献１参照）。
そのため、ボルテージレギュレータの出力段のＭＯＳトランジスタに、入力電圧より出力電圧が高くなっても逆流電流が流れないように、入力電圧より出力電圧が高くなったことを検知すると、上記ＭＯＳトランジスタをオフ状態とする構成がある（例えば、特許文献１参照）。
図６の従来例においては、ｐチャネルＭＯＳトランジスタである逆流防止トランジスタ１０６がオンであると、
Ｖｏｕｔ＞ＶＤＤ＋Ｖｆ …（１）
となった場合、すなわち、入力電圧である電源電圧ＶＤＤとｐチャネルＭＯＳトランジスタである出力段トランジスタ１０２のドレイン−バックゲート間の寄生ダイオードの順方向電圧Ｖｆとを加算した電圧より出力電圧Ｖｏｕｔが高くなった場合、逆流電流が寄生ダイオードを介して、ボルテージレギュレータ内部に流れ込む。
Ｖｏｕｔ＞ＶＤＤ＋Ｖｆ …（１）
となった場合、すなわち、入力電圧である電源電圧ＶＤＤとｐチャネルＭＯＳトランジスタである出力段トランジスタ１０２のドレイン−バックゲート間の寄生ダイオードの順方向電圧Ｖｆとを加算した電圧より出力電圧Ｖｏｕｔが高くなった場合、逆流電流が寄生ダイオードを介して、ボルテージレギュレータ内部に流れ込む。
このため、ＰＭＯＳトランジスタ１０及びＮＭＯＳトランジスタ１１からなるインバータ回路の出力を、逆流防止トランジスタ１０６のゲートに供給し、以下の（２）式の電圧関係となった場合に、逆流防止トランジスタ１０６をオフする構成としている。
Ｖｏｕｔ＞ＶＤＤ＋Ｖｔｈ（ｉｎｖ） …（２）
Ｖｏｕｔ＞ＶＤＤ＋Ｖｔｈ（ｉｎｖ） …（２）
上記（２）式において、閾値電圧Ｖｔｈ（ｉｎｖ）は、ＰＭＯＳトランジスタ１０及びＮＭＯＳトランジスタ１１からなるインバータ回路の閾値電圧である。この構成により、出力電圧Ｖｏｕｔが入力電圧である電源電圧ＶＤＤより高くなっても、ボルテージレギュレータ内部に対する逆流電流を防止することができる。
上述した特許文献１は、順方向電圧Ｖｆと閾値電圧Ｖｔｈ（ｉｎｖ）とが同様の電圧として設計されている。
しかしながら、プロセスや温度特性のばらつきによって、閾値電圧Ｖｔｈ（ｉｎｖ）が順方向電圧Ｖｆより高い電圧となる場合がある。この場合、以下の（３）式に示す関係式の状態が発生することが考えられる。
ＶＤＤ＋Ｖｆ＜Ｖｏｕｔ＜ＶＤＤ＋Ｖｔｈ（ｉｎｖ） …（３）
しかしながら、プロセスや温度特性のばらつきによって、閾値電圧Ｖｔｈ（ｉｎｖ）が順方向電圧Ｖｆより高い電圧となる場合がある。この場合、以下の（３）式に示す関係式の状態が発生することが考えられる。
ＶＤＤ＋Ｖｆ＜Ｖｏｕｔ＜ＶＤＤ＋Ｖｔｈ（ｉｎｖ） …（３）
すなわち、出力電圧Ｖｏｕｔが電源電圧ＶＤＤ及び順方向電圧Ｖｆの加算値を超えても、この出力電圧Ｖｏｕｔが電源電圧ＶＤＤ及び閾値電圧Ｖｔｈ（ｉｎｖ）の加算値より低い状態である。
上述した（３）式の状態においては、出力電圧Ｖｏｕｔが電源電圧ＶＤＤ及び順方向電圧Ｖｆの加算値を超えても、逆流防止トランジスタ１０６がオン状態のため、逆流電流の流入を防止できず、ボルテージレギュレータ内部に逆流電流が流れ込む。
この状態に対応するため、プロセスや温度特性による（３）式に示す状態の発生を防止する目的で、順方向電圧Ｖｆより閾値電圧Ｖｔｈ（ｉｎｖ）を低くする制御を行う工程を追加する必要があり、ボルテージレギュレータの製造コストが上昇してしまう。
本発明は、このような事情に鑑みてなされたもので、出力段トランジスタの寄生ダイオードの順方向電圧（Ｖｆ）と、出力電圧の検出を行うインバータ回路の閾値電圧（Ｖｔｈ（ｉｎｖ））とを順方向電流が流れない状態とするためのプロセスの制御あるいは管理を行う工程を追加することなく、プロセスや温度特性による影響を抑止し、逆流電流を防止する逆流防止回路及び電源回路を提供することを目的とする。
本発明の逆流防止回路は、電源電圧が供給される入力端子と、出力端子から所定の出力電圧を出力するｐチャネルＭＯＳトランジスタである出力段トランジスタとの間に直列に介挿されたｐチャネルＭＯＳトランジスタである逆流防止トランジスタと、前記出力電圧が前記電源電圧を超えた場合に、前記逆流防止トランジスタをオン状態からオフ状態とする逆流防止制御部とを備え、前記逆流防止制御部が、ディプレッション型のｐチャネルＭＯＳトランジスタであり、ソースが前記出力端子に接続され、ゲートが前記入力端子に接続された第１トランジスタと、ディプレッション型のｐチャネルＭＯＳトランジスタであり、ソースが自身のゲート、前記第１トランジスタのドレイン及び前記逆流防止トランジスタのゲートの各々に対し接続され、ドレインが接地された第２トランジスタとを有していることを特徴とする。
この発明によれば、出力段トランジスタの寄生ダイオードの順方向電圧（Ｖｆ）と、出力電圧の検出を行うインバータ回路の閾値電圧（Ｖｔｈ（ｉｎｖ））とを、順方向電流が流れない状態とするためのプロセスの追加あるいは管理を行う工程を追加することなく、プロセスや温度特性による影響を抑止し、逆流電流を防止する逆流防止回路及び電源回路を提供することができる。
＜第１の実施形態＞
以下、図面を参照して、本発明の第１の実施形態について説明する。図１は、本発明の第１の実施形態による逆流防止回路を用いた電源回路であるボルテージレギュレータを示す概略ブロック図である。
この概略ブロック図において、ボルテージレギュレータ１は、逆流防止回路１００、差動増幅回路１０１、出力段トランジスタ１０２、基準電源１０３の各々を備えている。逆流防止回路１００は、逆流防止トランジスタ１０６及び逆流防止制御部１１１を備えている。逆流防止制御部１１１は、第１トランジスタ１０７及び第２トランジスタ１０８の各々からなる定電流インバータ１０９を備えている。以下、ディプレッション型と特に定義していないトランジスタは、エンハンスメント型のトランジスタである。
以下、図面を参照して、本発明の第１の実施形態について説明する。図１は、本発明の第１の実施形態による逆流防止回路を用いた電源回路であるボルテージレギュレータを示す概略ブロック図である。
この概略ブロック図において、ボルテージレギュレータ１は、逆流防止回路１００、差動増幅回路１０１、出力段トランジスタ１０２、基準電源１０３の各々を備えている。逆流防止回路１００は、逆流防止トランジスタ１０６及び逆流防止制御部１１１を備えている。逆流防止制御部１１１は、第１トランジスタ１０７及び第２トランジスタ１０８の各々からなる定電流インバータ１０９を備えている。以下、ディプレッション型と特に定義していないトランジスタは、エンハンスメント型のトランジスタである。
逆流防止トランジスタ１０６は、ｐチャネル型ＭＯＳトランジスタであり、ソースＳが入力端子１０４に接続され、ゲートＧが配線２０３を介して接続点Ｐ１に接続され、ドレインＤ及びバックゲートＢＧが出力段トランジスタ１０２のソースＳ及びバックゲートＢＧに接続されている。
出力段トランジスタ１０２は、ｐチャネル型ＭＯＳトランジスタであり、ゲートＧが差動増幅回路１０１の出力端子に接続され、ドレインＤが出力端子１０５に接続されている。
出力段トランジスタ１０２は、ｐチャネル型ＭＯＳトランジスタであり、ゲートＧが差動増幅回路１０１の出力端子に接続され、ドレインＤが出力端子１０５に接続されている。
差動増幅回路１０１は、＋側入力端子が出力端子１０５に接続され、−側端子が基準電源１０３の＋端子に接続されている。
基準電源１０３は、−端子が接地され、＋側端子が出力電圧Ｖｏｕｔを制御する基準電圧となっている。
第１トランジスタ１０７は、ディプレッション型のｐチャネル型ＭＯＳトランジスタであり、ソースＳが配線２０２を介して出力端子１０５に接続され、ゲートＧが配線２０１を介して入力端子１０４に接続され、ドレインＤが接続点Ｐ１に接続されている。
第２トランジスタ１０８は、ディプレッション型のｐチャネル型ＭＯＳトランジスタであり、ソースＳ及びゲートＧが接続点Ｐ１に接続され、ドレインＤが接地されている。
第１トランジスタ１０７と第２トランジスタ１０８は、ゲートＧが同様のアスペクト比で形成され、同一のソース−ドレインＤ間の電圧電流特性を有している。
基準電源１０３は、−端子が接地され、＋側端子が出力電圧Ｖｏｕｔを制御する基準電圧となっている。
第１トランジスタ１０７は、ディプレッション型のｐチャネル型ＭＯＳトランジスタであり、ソースＳが配線２０２を介して出力端子１０５に接続され、ゲートＧが配線２０１を介して入力端子１０４に接続され、ドレインＤが接続点Ｐ１に接続されている。
第２トランジスタ１０８は、ディプレッション型のｐチャネル型ＭＯＳトランジスタであり、ソースＳ及びゲートＧが接続点Ｐ１に接続され、ドレインＤが接地されている。
第１トランジスタ１０７と第２トランジスタ１０８は、ゲートＧが同様のアスペクト比で形成され、同一のソース−ドレインＤ間の電圧電流特性を有している。
上述した構成において、差動増幅回路１０１は、−側端子に基準電源１０３から供給される基準電圧Ｖｒｅｆと、＋側端子に出力端子１０５から供給される出力電圧Ｖｏｕｔとを比較する。そして、差動増幅回路１０１は、比較結果に対応し、出力電圧Ｖｏｕｔが基準電圧Ｖｒｅｆと同等となるように、出力段トランジスタ１０２のゲートＧに対して、出力端子から供給する制御電圧を制御する。
これにより、出力端子１０５に接続される負荷の消費電力が変更されても、差動増幅回路１０１は、出力段トランジスタ１０２から出力される出力電圧Ｖｏｕｔを、常に基準電圧Ｖｒｅｆと同等とするように制御する。この結果、ボルテージレギュレータ１は、定電圧電源回路として動作する。
これにより、出力端子１０５に接続される負荷の消費電力が変更されても、差動増幅回路１０１は、出力段トランジスタ１０２から出力される出力電圧Ｖｏｕｔを、常に基準電圧Ｖｒｅｆと同等とするように制御する。この結果、ボルテージレギュレータ１は、定電圧電源回路として動作する。
以下、図１の逆流防止制御部１１１の動作を説明する。
定電流インバータ１０９は、上述したように、第１トランジスタ１０７と第２トランジスタ１０８との各々のゲートＧのアスペクト比が同一であるため、インバータとしての閾値電圧Ｖｔｈ（ｉｎｖ）が「０」となっている。すなわち、第２トランジスタ１０８がソースＳ及びゲートＧの各々が短絡され、ゲートＧ及びソースＳ間の電圧が「０」となっている。
定電流インバータ１０９は、上述したように、第１トランジスタ１０７と第２トランジスタ１０８との各々のゲートＧのアスペクト比が同一であるため、インバータとしての閾値電圧Ｖｔｈ（ｉｎｖ）が「０」となっている。すなわち、第２トランジスタ１０８がソースＳ及びゲートＧの各々が短絡され、ゲートＧ及びソースＳ間の電圧が「０」となっている。
このため、第１トランジスタ１０７のドレイン電流と第２トランジスタ１０８のドレイン電流との各々の電流値が同一となる状態は、第１トランジスタ１０７において、ゲートＧに供給される電源電圧ＶＤＤと、ソースＳに供給される出力電圧Ｖｏｕｔとの電圧差が「０」となる、電源電圧ＶＤＤ及び出力電圧Ｖｏｕｔの各々が等しい場合（ＶＤＤ＝Ｖｏｕｔの場合）である。
また、逆流防止制御部１１１は、定電流インバータ１０９の出力端子である接続点Ｐ１の電圧を制御信号として逆流防止トランジスタ１０６のゲートＧに出力する。
したがって、出力電圧Ｖｏｕｔが電源電圧以下の場合（ＶＤＤ≧Ｖｏｕｔの場合）、第１トランジスタ１０７のドレイン電流が第２トランジスタ１０８のドレイン電流以下の電流値となる。このため、逆流防止制御部１１１における定電流インバータ１０９の接続点Ｐ１の電圧が「０」を維持し、逆流防止制御部１１１は、逆流防止トランジスタ１０６をオン状態を維持する。
したがって、出力電圧Ｖｏｕｔが電源電圧以下の場合（ＶＤＤ≧Ｖｏｕｔの場合）、第１トランジスタ１０７のドレイン電流が第２トランジスタ１０８のドレイン電流以下の電流値となる。このため、逆流防止制御部１１１における定電流インバータ１０９の接続点Ｐ１の電圧が「０」を維持し、逆流防止制御部１１１は、逆流防止トランジスタ１０６をオン状態を維持する。
一方、出力電圧Ｖｏｕｔが電源電圧ＶＤＤを超えた場合（ＶＤＤ＜Ｖｏｕｔの場合）、第１トランジスタ１０７のゲートＧとソースＳとの間の電圧が「０」ではなくなり（ＶＤＤ−Ｖｏｕｔ＜０となり）、第１トランジスタ１０７のドレイン電流の電流値が第２トランジスタ１０８のドレイン電流の電流値より大きくなる。このため、逆流防止制御部１１１における定電流インバータ１０９の接続点Ｐ１の電圧が上昇し、逆流防止トランジスタ１０６がオン状態からオフ状態に移行するように制御される。
本実施形態において、定電流インバータ１０９は、上述したように、第１トランジスタ１０７と第２トランジスタ１０８との各々が、ゲートＧのアスペクト比及びソースＳ−ドレインＤ間の電圧電流特性が同一の構成とするため、プロセスのばらつきや周囲の温度変化による特性変化をキャンセルすることができる。
したがって、本実施形態によれば、上述した定電流インバータ１０９の構成により、出力段トランジスタ１０２の寄生ダイオードの順方向電圧Ｖｆと閾値電圧Ｖｔｈ（ｉｎｖ）とを順方向電流が流れない状態とするためのプロセスの制御あるいは管理を行う工程を追加することなく、プロセスのばらつきや温度による特性変化による影響を抑制することができ、出力電圧Ｖｏｕｔが電源電圧ＶＤＤより高くなったタイミングを精度良く、リアルタイムに検知することができる。このため、本実施形態によれば、出力電圧Ｖｏｕｔが電源電圧ＶＤＤより高くなった時点で、逆流防止制御部１１１が逆流防止トランジスタ１０６をオフ状態とすることができ、出力段トランジスタ１０２の寄生ダイオードを介する、出力端子１０５からの逆流電流のボルテージレギュレータ１内への流入を防止することが可能となる。
したがって、本実施形態によれば、上述した定電流インバータ１０９の構成により、出力段トランジスタ１０２の寄生ダイオードの順方向電圧Ｖｆと閾値電圧Ｖｔｈ（ｉｎｖ）とを順方向電流が流れない状態とするためのプロセスの制御あるいは管理を行う工程を追加することなく、プロセスのばらつきや温度による特性変化による影響を抑制することができ、出力電圧Ｖｏｕｔが電源電圧ＶＤＤより高くなったタイミングを精度良く、リアルタイムに検知することができる。このため、本実施形態によれば、出力電圧Ｖｏｕｔが電源電圧ＶＤＤより高くなった時点で、逆流防止制御部１１１が逆流防止トランジスタ１０６をオフ状態とすることができ、出力段トランジスタ１０２の寄生ダイオードを介する、出力端子１０５からの逆流電流のボルテージレギュレータ１内への流入を防止することが可能となる。
＜第２の実施形態＞
以下、図面を参照して、本発明の第２の実施形態について説明する。図２は、本発明の第２の実施形態による逆流防止制御部を示す概略ブロック図である。図２（ａ）は、第２の実施形態による逆流防止制御部１１１Ａの構成例を示している。
図２（ａ）において、第２の実施形態の逆流防止制御部１１１Ａは、第１の実施形態の逆流防止制御部１１１における定電流インバータ１０９と出力端子１０５との間に順方向にＰＮ接合素子（ダイオード）１１０が介挿されている。
このＮ接合素子１１０は、ＰＮ接合素子であり、アノードが配線２０２を介して、出力端子１０５に接続され、カソードが第１トランジスタ１０７のソースＳに接続されている。
以下、図面を参照して、本発明の第２の実施形態について説明する。図２は、本発明の第２の実施形態による逆流防止制御部を示す概略ブロック図である。図２（ａ）は、第２の実施形態による逆流防止制御部１１１Ａの構成例を示している。
図２（ａ）において、第２の実施形態の逆流防止制御部１１１Ａは、第１の実施形態の逆流防止制御部１１１における定電流インバータ１０９と出力端子１０５との間に順方向にＰＮ接合素子（ダイオード）１１０が介挿されている。
このＮ接合素子１１０は、ＰＮ接合素子であり、アノードが配線２０２を介して、出力端子１０５に接続され、カソードが第１トランジスタ１０７のソースＳに接続されている。
ＰＮ接合素子１１０を直列に出力端子１０５と定電流インバータ１０９との間に順方向に介挿したため、第１トランジスタ１０７のソースＳに与えられる電圧は、出力電圧ＶｏｕｔからＰＮ接合素子１１０の順方向電圧Ｖｆ１１０を減算した、Ｖｏｕｔ−Ｖｆ１１０となる。
このため、定電流インバータ１０９の出力が上昇する出力端子１０５の出力電圧Ｖｏｕｔは、ＶＤＤ＜Ｖｏｕｔ−Ｖｆ１１０、すなわちＶｏｕｔ＞ＶＤＤ＋Ｖｆ１１０となる。
また、出力段トランジスタ１０２には、ドレインＤ−バックゲートＢＧ間の寄生ダイオードが存在する。この寄生ダイオードが順方向電圧Ｖｆであるため、出力端子１０５の出力電圧Ｖｏｕｔにおいて、Ｖｏｕｔ＞ＶＤＤ＋Ｖｆとなると逆流電流が出力段トランジスタ１０２に流れる。
また、出力段トランジスタ１０２には、ドレインＤ−バックゲートＢＧ間の寄生ダイオードが存在する。この寄生ダイオードが順方向電圧Ｖｆであるため、出力端子１０５の出力電圧Ｖｏｕｔにおいて、Ｖｏｕｔ＞ＶＤＤ＋Ｖｆとなると逆流電流が出力段トランジスタ１０２に流れる。
したがって、寄生ダイオードの順方向電圧ＶｆとＰＮ接合素子１１０の順方向電圧とにおいて、Ｖｆ≧Ｖｆ１１０の関係が成り立つ場合、出力電圧Ｖｏｕｔが、電源電圧ＶＤＤより出力段トランジスタの寄生ダイオードの順方向電圧Ｖｆ以上となることで、定電流インバータ１０９の接続点Ｐ１の電圧が上昇し、逆流防止トランジスタ１０６がオフ状態となる。
本実施形態において、ＰＮ接合素子１１０は、ＰＮ接合素子として形成されているため、出力段トランジスタ１０２のドレインＤ−バックゲートＢＧ間の寄生ダイオードと同様の構成であり、プロセスのばらつき及び温度の変化による変動を、キャンセルすることができ、常にＶｆ＝Ｖｆ１１０を実現することが可能である。このため、本実施形態によれば、第１の実施形態でＶｏｕｔ＞ＶＤＤで逆流防止トランジスタ１０６がオフ状態となるのと異なり、Ｖｏｕｔ＞ＶＤＤ＋Ｖｆとなり、逆流電流が出力段トランジスタ１０２に対して実際に流れる際に、逆流防止トランジスタ１０６をオフ状態とすることができる。
すなわち、本実施形態によれば、第１の実施形態のように、所定のマージンを取って逆流防止トランジスタ１０６をオフ状態とするのではなく、出力段トランジスタ１０２に逆流電流が流れ始めるタイミングで逆流防止トランジスタ１０６がオフ状態とすることが可能となり、出力段トランジスタ１０２を介する出力端子１０５からの逆流電流がボルテージレギュレータ１内へ流入することを防止できる。ここで、所定のマージンとは、出力段トランジスタ１０２のドレインＤ−バックゲートＢＧ間の寄生ダイオードの順方向電圧Ｖｆである。
図２（ｂ）は、ＰＮ接合素子１１０をｐチャネル型ＭＯＳトランジスタであるＰＭＯＳトランジスタ１５０で形成した構成例を示している。
このＰＭＯＳトランジスタ１５０は、ソースＳが配線２０２を介して出力端子１０５に接続され、ゲートＧ、ドレインＤ及びバックゲートＢＧの各々が第１トランジスタ１０７のソースＳに接続されている。
このＰＭＯＳトランジスタ１５０は、ソースＳが配線２０２を介して出力端子１０５に接続され、ゲートＧ、ドレインＤ及びバックゲートＢＧの各々が第１トランジスタ１０７のソースＳに接続されている。
上述したように、図２（ｂ）に示す構成例としては、出力段トランジスタ１０２の寄生ダイオードと同様の構造となるように、ＰＭＯＳトランジスタ１５０のドレインＤ−バックゲートＢＧ間の寄生ダイオードとして、ＰＮ接合素子１１０を形成している。このように、ＰＮ接合素子１１０を出力段トランジスタ１０２の寄生ダイオードと同種の素子として構成することにより、寄生ダイオードの順方向特性が同様（Ｖｆ＝Ｖｆ１１０）となり、単なるＰＮ接合素子に比較して、よりプロセスばらつきや温度変化に対する順方向電圧の変化を抑制することができる。
＜第３の実施形態＞
以下、図面を参照して、本発明の第３の実施形態について説明する。図３は、本発明の第３の実施形態による逆流防止制御部１１１Ｂを示す概略ブロック図である。第２の実施形態と異なる点は、逆流防止制御部１１１Ｂにおいて、定電流インバータ１０９の接続点Ｐ１と逆流防止トランジスタ１０６のゲートＧとの間に波形整形回路４０１が介挿されている構成である。
波形整形回路４０１は、インバータ４０２とインバータ４０３とが直列に接続されて構成されている。また、容量素子（コンデンサ）４０４は、インバータ４０２の出力端子とインバータ４０３の入力端子との間に一端が接続され、他端が接地されている。
以下、図面を参照して、本発明の第３の実施形態について説明する。図３は、本発明の第３の実施形態による逆流防止制御部１１１Ｂを示す概略ブロック図である。第２の実施形態と異なる点は、逆流防止制御部１１１Ｂにおいて、定電流インバータ１０９の接続点Ｐ１と逆流防止トランジスタ１０６のゲートＧとの間に波形整形回路４０１が介挿されている構成である。
波形整形回路４０１は、インバータ４０２とインバータ４０３とが直列に接続されて構成されている。また、容量素子（コンデンサ）４０４は、インバータ４０２の出力端子とインバータ４０３の入力端子との間に一端が接続され、他端が接地されている。
波形整形回路４０１は、接続点Ｐ１が所定の電圧に上昇した際、「Ｈ」レベルの信号を逆流防止トランジスタ１０６のゲートＧに対して出力し、この「Ｈ」レベルの信号により逆流防止トランジスタ１０６をオフ状態とする。
また、容量素子４０４は、インバータ４０２の出力変化を遅延させてインバータ４０３に対して供給するために設けられている。この遅延された時間は、逆流防止トランジスタ１０６をオフ状態とするタイミング調整に用いられる。
また、容量素子４０４は、インバータ４０２の出力変化を遅延させてインバータ４０３に対して供給するために設けられている。この遅延された時間は、逆流防止トランジスタ１０６をオフ状態とするタイミング調整に用いられる。
本実施形態によれば、接続点Ｐ１が所定の電圧となった時点で、波形整形回路４０１にが逆流防止トランジスタ１０６のゲートＧに対し、逆流防止トランジスタ１０６をオフ状態とする「Ｈ」レベルの信号を出力するため、第２の実施形態に比較して逆流防止トランジスタ１０６を高速にオフ状態とすることが可能となる。
また、本実施形態によれば、容量素子４０４の容量を調整することにより、出力電圧Ｖｏｕｔが電源電圧ＶＤＤと順方向電圧Ｖｆとの加算値を超えてから逆流防止トランジスタ１０６をオフ状態とするまでの時間を容易に制御することができる。
また、第１の実施形態の逆流防止制御部１１１も、図１における定電流インバータ１０９の接続点Ｐ１と、逆流防止トランジスタ１０６のゲートＧとの間に、上述した波形整形回路４０１を介挿する構成としても良い。
また、本実施形態によれば、容量素子４０４の容量を調整することにより、出力電圧Ｖｏｕｔが電源電圧ＶＤＤと順方向電圧Ｖｆとの加算値を超えてから逆流防止トランジスタ１０６をオフ状態とするまでの時間を容易に制御することができる。
また、第１の実施形態の逆流防止制御部１１１も、図１における定電流インバータ１０９の接続点Ｐ１と、逆流防止トランジスタ１０６のゲートＧとの間に、上述した波形整形回路４０１を介挿する構成としても良い。
＜第４の実施形態＞
以下、図面を参照して、本発明の第４の実施形態について説明する。図４は、本発明の第４の実施形態による逆流防止制御部１１１Ｃを示す概略ブロック図である。第２の実施形態と異なる点は、逆流防止制御部１１１Ｃにおいて、定電流インバータ１０９の代わりに定電流インバータ回路５０９と、波形整形回路５０１との各々が備えられた点である。
波形整形回路５０１は、インバータ５０２とインバータ５０３とが直列に接続されて構成されている。
以下、図面を参照して、本発明の第４の実施形態について説明する。図４は、本発明の第４の実施形態による逆流防止制御部１１１Ｃを示す概略ブロック図である。第２の実施形態と異なる点は、逆流防止制御部１１１Ｃにおいて、定電流インバータ１０９の代わりに定電流インバータ回路５０９と、波形整形回路５０１との各々が備えられた点である。
波形整形回路５０１は、インバータ５０２とインバータ５０３とが直列に接続されて構成されている。
定電流インバータ回路５０９は、第１トランジスタ１０７と、第２トランジスタ１０８と、第１トランジスタ１０７及び第２トランジスタ１０８の各々と同様なディプレッション型のｐチャネル型ＭＯＳトランジスタである第３トランジスタ５１９と、スイッチ素子５０４とが備えられている。
定電流インバータ回路５０９において、第１トランジスタ１０７は、ゲートＧが配線２０１を介して入力端子１０４に接続され、ソースＳがＰＮ接合素子１１０を介して出力端子１０５に接続され、ドレインＤが接続点Ｐ１と接続されている。
定電流インバータ回路５０９において、第１トランジスタ１０７は、ゲートＧが配線２０１を介して入力端子１０４に接続され、ソースＳがＰＮ接合素子１１０を介して出力端子１０５に接続され、ドレインＤが接続点Ｐ１と接続されている。
第２トランジスタ１０８は、ソースＳとゲートＧとが接続点Ｐ１及び第３トランジスタ５１９のゲートＧに接続され、ドレインＤが接続点Ｐ２を介して第３トランジスタ５１９のソースＳに接続されている。
第３トランジスタ５１９は、ドレインＤが接地されている。
スイッチ素子５０４は、一端が接続点Ｐ２に接続され、他端が接地され、制御端子がインバータ５０２の出力端子に接続されている。ここで、スイッチ素子５０４は、制御端子に対して「Ｈ」レベルの信号が供給された場合に一端と他端とが短絡した状態（オン状態）、一方制御端子に対して「Ｌ」レベルの信号が供給された場合に一端と他端とが解放された状態（オフ状態）となる。
第３トランジスタ５１９は、ドレインＤが接地されている。
スイッチ素子５０４は、一端が接続点Ｐ２に接続され、他端が接地され、制御端子がインバータ５０２の出力端子に接続されている。ここで、スイッチ素子５０４は、制御端子に対して「Ｈ」レベルの信号が供給された場合に一端と他端とが短絡した状態（オン状態）、一方制御端子に対して「Ｌ」レベルの信号が供給された場合に一端と他端とが解放された状態（オフ状態）となる。
上述した定電流インバータ回路５０９は、スイッチ素子５０４のオン状態及びオフ状態とにより、逆流防止トランジスタ１０６のオン／オフ制御における出力電圧Ｖｏｕｔの電圧値に対してヒステリシス性を持たせることができる。
すなわち、定常状態であるＶＤＤ＋Ｖｆ１１０≧Ｖｏｕｔの場合、接続点Ｐ１が「Ｌ」レベルであり、インバータ５０２の出力する信号レベルが「Ｈ」レベルであるため、スイッチ素子５０４は、制御端子に「Ｈ」レベルの信号が供給されてオン状態となっている。このため、第２トランジスタ１０８のドレインＤが接地された状態であり、定電流インバータ回路５０９の閾値電圧Ｖｔｈ５０９は、第１から第３の実施形態における定電流インバータ１０９の閾値電圧Ｖｔｈ１０９と同様に０Ｖである。
すなわち、定常状態であるＶＤＤ＋Ｖｆ１１０≧Ｖｏｕｔの場合、接続点Ｐ１が「Ｌ」レベルであり、インバータ５０２の出力する信号レベルが「Ｈ」レベルであるため、スイッチ素子５０４は、制御端子に「Ｈ」レベルの信号が供給されてオン状態となっている。このため、第２トランジスタ１０８のドレインＤが接地された状態であり、定電流インバータ回路５０９の閾値電圧Ｖｔｈ５０９は、第１から第３の実施形態における定電流インバータ１０９の閾値電圧Ｖｔｈ１０９と同様に０Ｖである。
一方、逆流電流が流れる異常状態であるＶＤＤ＋Ｖｆ１１０＜Ｖｏｕｔの場合、スイッチ素子５０４は、接続点Ｐ１の電圧が上昇し、インバータ５０２の出力する信号レベルが「Ｌ」レベルとなるため、スイッチ素子５０４は、制御端子に「Ｌ」レベルの信号が供給されてオフ状態となる。
スイッチ素子５０４がオン状態からオフ状態に遷移した場合、第２トランジスタ１０８のドレインＤと接地との間に第３トランジスタ５１９が抵抗として介挿され、第２トランジスタ１０８に流れる電流が減少する。これにより、定電流インバータ回路５０９は、閾値電圧が閾値電圧Ｖｔｈ５０９より低い閾値電圧Ｖｔｈ５０９Ｂに変化する。
スイッチ素子５０４がオン状態からオフ状態に遷移した場合、第２トランジスタ１０８のドレインＤと接地との間に第３トランジスタ５１９が抵抗として介挿され、第２トランジスタ１０８に流れる電流が減少する。これにより、定電流インバータ回路５０９は、閾値電圧が閾値電圧Ｖｔｈ５０９より低い閾値電圧Ｖｔｈ５０９Ｂに変化する。
上述した構成により、本実施形態によれば、逆流防止トランジスタ１０６をオンオフ制御するため、出力電圧Ｖｏｕｔが電源電圧ＶＤＤを超えたか否かを検出する定電流インバータ回路５０９の閾値電圧を、逆流防止トランジスタ１０６がオン状態に比較してオフ状態の場合を低くすることができる。したがって、一旦、逆流防止トランジスタ１０６がオフ状態となった場合、オフ状態となった際の出力電圧Ｖｏｕｔに対して所定の電圧だけ低い電圧とならないと逆流防止トランジスタ１０６をオン状態としないヒステリシス性を持たせることができ、短い周期で発振するようなオンオフ動作で逆流防止トランジスタ１０６を稼働させないことが可能となり、ボルテージレギュレータ１の劣化を抑制することができる。
また、第１の実施形態の逆流防止制御部１１１も、図１における定電流インバータ１０９を上述した定電流インバータ５０９に置き換えて、接続点Ｐ１と逆流防止トランジスタ１０６のゲートＧとの間に、上述した波形整形回路５０１を介挿する構成としても良い。
＜第５の実施形態＞
以下、図面を参照して、本発明の第５の実施形態について説明する。図５は、本発明の第５の実施形態による逆流防止制御部１１１Ｄを用いた電源回路を示す概略ブロック図である。第２の実施形態と異なる点は、逆流防止制御部１１１Ｄにおいて、電流制御回路６０５と、抵抗７０１とが備えられた点である。
電流制御回路６０５は、インバータ６０１、第４トランジスタ６０２及び定電流源６０３の各々が備えられている。
以下、図面を参照して、本発明の第５の実施形態について説明する。図５は、本発明の第５の実施形態による逆流防止制御部１１１Ｄを用いた電源回路を示す概略ブロック図である。第２の実施形態と異なる点は、逆流防止制御部１１１Ｄにおいて、電流制御回路６０５と、抵抗７０１とが備えられた点である。
電流制御回路６０５は、インバータ６０１、第４トランジスタ６０２及び定電流源６０３の各々が備えられている。
インバータ６０１は、入力端子が定電流インバータ１０９の接続点Ｐ１に接続され、出力端子が第４トランジスタ６０２のゲートＧに接続されている。
第４トランジスタ６０２は、ｎチャネルＭＯＳトランジスタであり、ドレインＤが逆流防止トランジスタ１０６のゲートＧと接続点Ｐ３を介して接続され、ソースＳが定電流源６０３を介して接地されている。
抵抗７０１は、一端が逆流防止トランジスタ１０６のドレインＤに接続され、他端が接続点Ｐ３を介して第４トランジスタ６０２のドレインＤに接続されている。抵抗７０１の抵抗値は、第４トランジスタ６０２がオン状態となったとき、接続点Ｐ３の電圧が定電流原６０３によって逆流防止トランジスタ１０６がオン状態となるように、十分大きく設定されている。
第４トランジスタ６０２は、ｎチャネルＭＯＳトランジスタであり、ドレインＤが逆流防止トランジスタ１０６のゲートＧと接続点Ｐ３を介して接続され、ソースＳが定電流源６０３を介して接地されている。
抵抗７０１は、一端が逆流防止トランジスタ１０６のドレインＤに接続され、他端が接続点Ｐ３を介して第４トランジスタ６０２のドレインＤに接続されている。抵抗７０１の抵抗値は、第４トランジスタ６０２がオン状態となったとき、接続点Ｐ３の電圧が定電流原６０３によって逆流防止トランジスタ１０６がオン状態となるように、十分大きく設定されている。
定常状態であるＶＤＤ＋Ｖｆ１１０≧Ｖｏｕｔの場合、接続点Ｐ１が「Ｌ」レベルであり、インバータ６０１の出力する信号レベルが「Ｈ」レベルであるため、第４トランジスタ６０２は、ゲートＧに「Ｈ」レベルの信号が供給されており、オン状態となっている。これにより接続点Ｐ３の電圧が低下するので、逆流防止トランジスタ１０６はオン状態となる。
一方、逆流電流が流れる異常状態であるＶＤＤ＋Ｖｆ１１０（Ｖｆ）＜Ｖｏｕｔの場合、接続点Ｐ１の電圧が上昇し、インバータ６０１の出力する信号レベルが「Ｌ」レベルとなるため、第４トランジスタ６０２は、オフ状態となる。これにより、抵抗７０１に電流が流れなくなり、接続点Ｐ３の電圧は逆流防止トランジスタ１０６のドレインＤ電圧と等しくなるため、逆流防止トランジスタ１０６はオフ状態となる。
本実施形態によれば、抵抗７０１と第４トランジスタ６０２と定電流源６０３からなるインバータの出力により、逆流防止トランジスタ１０６のゲート制御を行っており、抵抗７０１の抵抗値や定電流源６０３の電流値を調整することにより、逆流防止トランジスタ１０６がオン状態の時のゲート電圧を制御することができ、逆流防止トランジスタ１０６のゲートＧの劣化を防ぐことができるという効果がある。
また、第１の実施形態の逆流防止制御部１１１も、逆流防止制御部１１１Ｄと同様の構成とし、図１における定電流インバータ１０９の接続点Ｐ１と、逆流防止トランジスタ１０６のゲートＧとの間に、上述した電流制御回路６０５を介挿し、逆流防止トランジスタ１０６のゲートＧ及びドレインＤ間に抵抗７０１を介挿する構成としても良い。
また、第１の実施形態から第５の実施形態においては、電源回路として出力電圧Ｖｏｕｔが基準電圧Ｖｒｅｆと等しく制御されるボルテージフォロア（トラッカー）型のボルテージレギュレータ１を例として説明したが、出力電圧Ｖｏｕｔを分圧抵抗で分圧した帰還電圧Ｖｆｂと基準電圧Ｖｒｅｆとが等しく制御される降圧柄のボルテージレギュレータなどの電源の出力段における出力段トランジスタからの逆流電流を防止する構成に用いても良い。
以上、この発明の実施形態を図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。
１…ボルテージレギュレータ
１００…逆流防止回路
１０１…差動増幅回路
１０２…出力段トランジスタ
１０３…基準電源
１０４…入力端子
１０５…出力端子
１０６…逆流防止トランジスタ
１０７…第１トランジスタ
１０８…第２トランジスタ
１０９…定電流インバータ
１１０…ＰＮ接合素子
１１１，１１１Ａ，１１１Ｂ，１１１Ｃ，１１１Ｄ…逆流防止制御部
１５０…ＰＭＯＳトランジスタ
２０１，２０２，２０３…配線
４０１，５０１…波形整形回路
４０２，４０３，５０２，５０３，６０１…インバータ
４０４…容量素子
５０４…スイッチ素子
５１９…第３トランジスタ
６０２…第４トランジスタ
６０３…定電流源
７０１…抵抗
１００…逆流防止回路
１０１…差動増幅回路
１０２…出力段トランジスタ
１０３…基準電源
１０４…入力端子
１０５…出力端子
１０６…逆流防止トランジスタ
１０７…第１トランジスタ
１０８…第２トランジスタ
１０９…定電流インバータ
１１０…ＰＮ接合素子
１１１，１１１Ａ，１１１Ｂ，１１１Ｃ，１１１Ｄ…逆流防止制御部
１５０…ＰＭＯＳトランジスタ
２０１，２０２，２０３…配線
４０１，５０１…波形整形回路
４０２，４０３，５０２，５０３，６０１…インバータ
４０４…容量素子
５０４…スイッチ素子
５１９…第３トランジスタ
６０２…第４トランジスタ
６０３…定電流源
７０１…抵抗
Claims (7)
- 電源電圧が供給される入力端子と、出力端子から所定の出力電圧を出力するｐチャネルＭＯＳトランジスタである出力段トランジスタとの間に直列に介挿されたｐチャネルＭＯＳトランジスタである逆流防止トランジスタと、
前記出力電圧が前記電源電圧を超えた場合に、前記逆流防止トランジスタをオン状態からオフ状態とする逆流防止制御部と
を備え、
前記逆流防止制御部が、
ディプレッション型のｐチャネルＭＯＳトランジスタであり、ソースが前記出力端子に接続され、ゲートが前記入力端子に接続された第１トランジスタと、
ディプレッション型のｐチャネルＭＯＳトランジスタであり、ソースが自身のゲート、前記第１トランジスタのドレイン及び前記逆流防止トランジスタのゲートの各々に対し接続され、ドレインが接地された第２トランジスタと
を有し、前記第１トランジスタのドレインの電圧により前記逆流防止トランジスタのオン／オフ制御を行う
ことを特徴とする逆流防止回路。 - 前記第１トランジスタと、前記第２トランジスタとの各々のゲートのアスペクト比が等しく形成されており、
前記第１トランジスタのソースに印加される前記出力電圧が、前記第１トランジスタのゲートに印加される前記電源電圧を超えると、前記第１トランジスタのドレインの電圧が上昇し、前記逆流防止トランジスタをオフとする
ことを特徴とする請求項１に記載の逆流防止回路。 - 前記出力端子と前記第１トランジスタのソースとの間に順方向に介挿されているＰＮ接合素子をさらに備える
ことを特徴とする請求項１または請求項２に記載の逆流防止回路。 - 前記第１トランジスタのドレインと、前記逆流防止トランジスタのゲートとの間に介挿された波形整形回路をさらに備えた
ことを特徴とする請求項１から請求項３のいずれか一項に記載の逆流防止回路。 - 前記逆流防止トランジスタのドレイン及びゲート間に介挿された抵抗と、
前記逆流防止トランジスタのゲートと前記第１トランジスタのドレインとの間に介挿され、前記第１トランジスタのドレインの電圧により前記抵抗に流す電流を制御する電流制御部と
をさらに備え、
前記電流制御部が、前記出力電圧が前記電源電圧を超えた場合に、前記抵抗に流れる電流を増加させる
ことを特徴とする請求項１に記載の逆流防止回路。 - 前記第２トランジスタのドレインと接地との間に、ｐチャネル型のディプレッションＭＯＳトランジスタである第３トランジスタ及びスイッチの各々が並列に介挿され、
前記第３トランジスタは、ソースが前記第２トランジスタのドレインに接続され、ゲートが前記第２トランジスタのゲートに接続され、ドレインが接地され、
前記スイッチは、前記逆流防止トランジスタとともに、前記逆流防止制御部によりオンオフ制御される
ことを特徴とする請求項１から請求項５のいずれか一項に記載の逆流防止回路。 - ｐチャネルＭＯＳトランジスタであり、ソースに対して入力端子から電源電圧が供給され、ゲートに印加されるゲート電圧に対応して、出力端子に対してドレインから所定の出力電圧を出力する出力段トランジスタと、
ｐチャネルＭＯＳトランジスタであり、ソースが前記入力端子に接続され、ドレインが前記出力段トランジスタのソースと接続され、前記出力段トランジスタのソース側の寄生ダイオードを介して前記出力端子から流入する逆流電流を防止する逆流防止トランジスタと、
前記出力電圧が前記電源電圧を超えた場合に、前記逆流防止トランジスタをオン状態からオフ状態とする逆流防止制御部と
を備え、
前記逆流防止制御部が、
ディプレッション型のｐチャネルＭＯＳトランジスタであり、前記出力端子にソースが接続され、前記入力端子にゲートが接続された第１トランジスタと、
ディプレッション型のｐチャネルＭＯＳトランジスタであり、ソース及びゲートが前記第１トランジスタのドレインと前記逆流防止トランジスタのゲートとの各々に対して接続され、ドレインが接地された第２トランジスタと
を有している
ことを特徴とする電源回路。
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