JP2013187815A - ヒステリシスコンパレータ - Google Patents
ヒステリシスコンパレータ Download PDFInfo
- Publication number
- JP2013187815A JP2013187815A JP2012052916A JP2012052916A JP2013187815A JP 2013187815 A JP2013187815 A JP 2013187815A JP 2012052916 A JP2012052916 A JP 2012052916A JP 2012052916 A JP2012052916 A JP 2012052916A JP 2013187815 A JP2013187815 A JP 2013187815A
- Authority
- JP
- Japan
- Prior art keywords
- hysteresis
- mos
- constant current
- comparator
- current
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
【課題】プロセス、温度、電源電圧のばらつきに依らず、ヒステリシス幅が一定となるヒステリシスコンパレータを提供する。
【解決手段】
第1MOS、第2MOSからなる差動対と第1テイル電流を流す第1定電流回路とを有する入力差動対部と、カレントミラー部と、シングルエンド出力部とを備えたコンパレータ部と、第3MOS、第4MOSからなる差動対と第2テイル電流を流す第2定電流回路とを有し、コンパレータ部にヒステリシス特性を与えるヒステリシス生成部と、を備えたヒステリシスコンパレータであって、第1定電流回路は、抵抗R1を含み、第1MOS、第2MOSの相互コンダクタンスgmが抵抗R1に反比例する第1テイル電流を生成し、第2定電流回路は、抵抗R2を含み、抵抗R2に反比例する第2テイル電流を生成する。
【選択図】図1
【解決手段】
第1MOS、第2MOSからなる差動対と第1テイル電流を流す第1定電流回路とを有する入力差動対部と、カレントミラー部と、シングルエンド出力部とを備えたコンパレータ部と、第3MOS、第4MOSからなる差動対と第2テイル電流を流す第2定電流回路とを有し、コンパレータ部にヒステリシス特性を与えるヒステリシス生成部と、を備えたヒステリシスコンパレータであって、第1定電流回路は、抵抗R1を含み、第1MOS、第2MOSの相互コンダクタンスgmが抵抗R1に反比例する第1テイル電流を生成し、第2定電流回路は、抵抗R2を含み、抵抗R2に反比例する第2テイル電流を生成する。
【選択図】図1
Description
本発明は、ヒステリシスコンパレータに関し、特に、製造プロセス、温度、電源電圧のばらつきが生じても、ヒステリシス幅が変動しないヒステリシスコンパレータに関する。
2つの入力端子に印加される電圧を比較して比較結果に応じた出力を行なうコンパレータに、ヒステリシス特性を持たせたヒステリシスコンパレータが知られている。図4は、従来のヒステリシスコンパレータの構成例を示す回路図である。
本図に示すように、ヒステリシスコンパレータ300は、入力差動対部310、カレントミラー部320、シングルエンド出力部330、ヒステリシス生成部340を備えている。
入力差動対部310は、N型MOSであるM1とM2とで差動対を構成しており、M1のゲートは非反転入力端子INPに接続され、M2のゲートは反転入力端子INNに接続されている。また、M1とM2の両ソースは、テイル電流I1を負側電源VSSに流す定電流回路CC1に接続されている。
カレントミラー部320は、P型MOSであるM5とM6とを備えており、M5とM6のソースは、正側電源VDDに接続されている。M5とM6はゲート同士が接続され、M6のゲートはドレインと短絡されている。これにより、カレントミラー回路が構成され、M5を流れるドレイン電流IaとM6を流れるドレイン電流Ibとが等しくなる。M5のドレインは、入力差動対部310のM1のドレインに接続され、M6のドレインは、入力差動対部310のM2のドレインに接続されている。
シングルエンド出力部330は、P型MOSであるM7と負側電源VSSに電流I3を流す定電流回路CC3とを備えている。M7のソースは、正側電源VDDに接続され、M7のドレインは定電流回路CC3に接続され、接続点に出力端子OUTが設けられている。また、M7のゲートはM5のドレインとM1のドレインとの接続点に接続されている。
入力差動対部310、カレントミラー部320、シングルエンド出力部330によりコンパレータが形成され、ヒステリシス生成部340により、コンパレータにヒステリシスが与えられる。
ヒステリシス生成部340は、N型MOSであるM3とM4とで差動対を構成しており、M3のゲートには、定電圧源E1が供給する電圧V1が印加され、M4のゲートは出力端子OUTに接続されている。M1とM2の両ソースは、負側電源VSSにテイル電流I2を流す定電流回路CC2に接続されている。また、M3のドレインは、M6のドレインとM2のドレインとの接続点に接続され、M4のドレインは、M5のドレインとM1のドレインとの接続点に接続されている。
特許文献1によれば、ヒステリシスコンパレータ300は、ヒステリシス生成部340を、差動対で構成し、正帰還ループを形成することで、高入力インピーダンスとすることができ、ヒステリシス幅が入力コモンモード電圧に依存しない利点を有している。
しかしながら、ヒステリシスコンパレータ300において、ヒステリシス幅は、入力コモンモード電圧に依存しないものの、入力差動対部310のM1、M2の相互コンダクタンスgmに依存する。一般に、相互コンダクタンスgmは、半導体のプロセス、温度、電源電圧により変化するため、チップ間や使用環境によってヒステリシス幅がばらつくという問題がある。
そこで、本発明は、プロセス、温度、電源電圧のばらつきに依らず、ヒステリシス幅が一定となるヒステリシスコンパレータを提供することを目的とする。
上記課題を解決するため、本発明によれば、第1MOS、第2MOSからなる差動対と第1テイル電流を流す第1定電流回路とを有する入力差動対部と、カレントミラー部と、シングルエンド出力部とを備えたコンパレータ部と、第3MOS、第4MOSからなる差動対と第2テイル電流を流す第2定電流回路とを有し、前記コンパレータ部にヒステリシス特性を与えるヒステリシス生成部と、を備えたヒステリシスコンパレータであって、前記第1定電流回路は、抵抗R1を含み、前記第1MOS、前記第2MOSの相互コンダクタンスgmが前記抵抗R1に反比例する第1テイル電流を生成し、前記第2定電流回路は、抵抗R2を含み、前記抵抗R2に反比例する第2テイル電流を生成することを特徴とする。
ここで、前記ヒステリシス生成部は、前記第1MOSと前記第2MOSのドレイン電流の差が、前記第2テイル電流となるようにすることで、前記コンパレータ部にヒステリシス特性を与えることができる。
また、前記第1定電流回路は、gm一定バイアス回路を含んで構成されることができる。
このとき、前記gm一定バイアス回路は、ゲート同士接続され、一方のゲートとドレインが短絡された一対のMOSと、両MOSのドレインに、抵抗R1で定まる電流を供給する電流供給部と、を備えることができる。
ここで、前記ヒステリシス生成部は、前記第1MOSと前記第2MOSのドレイン電流の差が、前記第2テイル電流となるようにすることで、前記コンパレータ部にヒステリシス特性を与えることができる。
また、前記第1定電流回路は、gm一定バイアス回路を含んで構成されることができる。
このとき、前記gm一定バイアス回路は、ゲート同士接続され、一方のゲートとドレインが短絡された一対のMOSと、両MOSのドレインに、抵抗R1で定まる電流を供給する電流供給部と、を備えることができる。
本発明によれば、製造プロセス、温度、電源電圧のばらつきに依らず、ヒステリシス幅が一定となるヒステリシスコンパレータが提供される
本発明の実施の形態について図面を参照して説明する。図1は、本実施形態に係るヒステリシスコンパレータ100の構成を示す回路図である。本実施形態のヒステリシスコンパレータ100は、従来のヒステリシスコンパレータ300における定電流回路CC1とCC2とを、特定の回路で構成したものである。
本図に示すように、ヒステリシスコンパレータ100は、入力差動対部110、カレントミラー部120、シングルエンド出力部130、ヒステリシス生成部140を備えている。従来と同様に、入力差動対部110、カレントミラー部120、シングルエンド出力部130によりコンパレータが形成され、ヒステリシス生成部140により、コンパレータにヒステリシスが与えられる。
入力差動対部110は、N型MOSであるM1とM2とで差動対を構成しており、M1のゲートは非反転入力端子INPに接続され、M2のゲートは反転入力端子INNに接続されている。また、M1とM2の両ソースは、テイル電流I1を負側電源VSSに流す定電流回路CC1に接続されている。定電流回路CC1の構成は後述する。
カレントミラー部120は、P型MOSであるM5とM6とを備えており、M5とM6のソースは、正側電源VDDに接続されている。M5とM6はゲート同士が接続され、M6のゲートはドレインと短絡されている。これにより、カレントミラー回路が構成され、M5を流れるドレイン電流IaとM6を流れるドレイン電流Ibとが等しくなる。M5のドレインは、入力差動対部110のM1のドレインに接続され、M6のドレインは、入力差動対部110のM2のドレインに接続されている。
シングルエンド出力部130は、P型MOSであるM7と負側電源VSSに電流I3を流す定電流回路CC3とを備えている。M7のソースは、正側電源VDDに接続され、M7のドレインは定電流回路CC3に接続され、接続点に出力端子OUTが設けられている。また、M7のゲートはM5のドレインとM1のドレインとの接続点に接続されている。
ヒステリシス生成部140は、N型MOSであるM3とM4とで差動対を構成しており、M3のゲートには、定電圧源E1が供給する電圧V1が印加され、M4のゲートは出力端子OUTに接続されている。M1とM2の両ソースは、負側電源VSSにテイル電流I2を流す定電流回路CC2に接続されている。定電流回路CC2の構成は後述する。また、M3のドレインは、M6のドレインとM2のドレインとの接続点に接続され、M4のドレインは、M5のドレインとM1のドレインとの接続点に接続されている。
ここで、ヒステリシスコンパレータ100においてヒステリシスが生じる理由およびヒステリシス幅が、入力差動対部110のM1、M2の相互コンダクタンスgmに依存する理由について図2および図3を参照して説明する。
図2(a)の回路は、M1、M2、定電流回路CC1による入力差動対部と、M5、M6によるカレントミラー部とを有するコンパレータである。Ia−Ib=0の状態を差動対のバランス状態と呼び、本図の回路では、Va−Vb=0のときにバランス状態となる。
このコンパレータのM6のドレインに電流I2を流す定電流回路CC2を接続したのが図2(b)に示す回路である。本図の回路において、バランス状態とするためには、図2(a)と同様にIa−Ib=0とする必要がある。このためには、M2のドレイン電流をI2/2だけ減らし、M1のドレイン電流をI2/2だけ増やせばよい。
M1のドレイン電流をI2/2だけ増やすためには、VaをΔV=I2/2÷gm=I2/2gmだけ高くする必要がある。逆にVbは、ΔV=I2/2gmだけ低くする必要がある。したがって、図2(b)に示す回路において、バランス状態とするためには、Va−Vb=2×ΔV=I2/gmとすればよい。
図3(a)は、図2(a)のコンパレータのM5のドレインに電流I2を流す定電流回路CC2を接続した回路を示している。この回路をバランス状態とするためには、図2(b)のときと反対に、Va−Vb=−I2/gmとする必要がある。
図3(b)は、定電流回路CC2の切替を、M3とM4の差動対で行なう回路を示しており、図2(b)の回路と図3(a)の回路とを交互に実現できるようになっている。この回路は、バランス状態になるときの入力電圧(Va−Vb)を交互に切り換えることで、図2(a)に示したコンパレータにヒステリシス特性を与えていることになる。このときのヒステリシス幅Vhisは、[数1]に示すようにVhis=I2/gmとなる。
したがって、ヒステリシス幅Vhisは、相互コンダクタンスgmに依存することになり、このため、gmの変動の要因である製造プロセス、温度、電源電圧のばらつきによりヒステリシス幅Vhisが変化するという問題が生じることになる。
そこで、本実施形態のヒステリシスコンパレータ100では、定電流回路CC1および定電流回路CC2を特定の回路で構成することにより、gmのばらつきによるステリシス幅の変動が生じないようにしている。
図1に示すように、本実施形態では、入力差動対部110の定電流回路CC1を、gm一定バイアス回路を含んで構成している。具体的には、N型MOSであるM9とM8、P型MOSであるM10とM11、抵抗R1でgm一定バイアス回路を構成し、ドレイン電流としてテイル電流I1を流すP型MOSであるM12を制御している。
M10のソースと抵抗R1とは正側電源VDDに接続され、抵抗R1の他端はM11のソースに接続されている。M10とM11のゲート同士が接続され、M10のゲートとドレインとは短絡されている。また、M10のドレインはM8のドレインと接続され、M11のドレインはM8のドレインと接続されている。これにより、電流供給部が形成され、M8とM9のドレインには、抵抗R1で定まる電流が流れることになる。
M9とM8の両ソースは、負側電源VSSに接続されている。また、M9とM8はゲート同士が接続され、M8のゲートとドレインとは短絡され、さらにM12のゲートに接続されている。M12のドレインは、M1、M2のソースに接続され、M12のソースは負側電源VSSに接続されている。これにより、M12のドレインに、M8とM9のドレイン電流と同じく抵抗R1で定まる定電流I1が流れ、M1とM2による差動対のテイル電流となる。
このときの定電流I1は、[数2]で表せることが知られている。
ここで、μはキャリア移動度、Coxは酸化膜容量、W/Lはゲートアスペクト比を示している。R1*αは、抵抗R1の設計上の値に、プロセスにおける値のばらつき傾向を考慮した係数αを乗じたものである。
定電流回路CC1が、この定電流I1を生成することで、差動対のM1およびM2のgmが、電源電圧等に依らず一定になる。この理由について説明する。一般に、電流I1で動作しているM1(M2)のgmは、[数3]のように表せることが知られている。
ここで、μ、Cox、W/Lは、[数2]と同様に、キャリア移動度、酸化膜容量、ゲートアスペクト比であり、定電流回路CC1と差動対M1、M2とは、同一のウエハ上に同一のプロセスで製造されるため、同じ値となる。したがって、[数3]に[数2]を代入して[数4]を得ることができる。
[数4]が示すように、定電流回路CC1が[数2]に示す定電流I1を流すことで、M1(M2)のgmは、電源電圧等に依らず一定になる。このとき、定電流回路CC1は、gmが、ヒステリシスコンパレータ100内のばらつき傾向を含んだ抵抗R1に反比例するような定電流I1を生成する回路と称することができる。この条件を満たせば、他の回路で定電流回路CC1を構成してもよい。
また、図1に示すように、本実施形態における定電流回路CC2は、定電圧V2を供給する定電圧源E2、オペアンプOp、抵抗R2、N型MOSであるM13で構成されている。
定電圧源E2の負極は負側電源VSSに接続され、正極はオペアンプOpの非反転入力端子に接続されている。オペアンプOpの出力は、M13のゲートに接続され、オペアンプOpの反転入力端子は、M13のソースに接続され、さらに、抵抗R2を介して負側電源VSSに接続されている。M13のドレインは、M3、M4のソースに接続されている。
この場合、定電流I2は、定電圧V2と抵抗R2とにより定められるため、[数5]のように表わすことができる。
ここで、Kは、定電圧V2等により定まる定数であり、R2*αは、抵抗R2の設計上の値に、プロセスにおける値のばらつき傾向を考慮した係数αを乗じたものである。抵抗R1と抵抗R2とは、同一のウエハ上で、同一のプロセスにより製造されるため、ばらつき傾向係数αは同一の値とすることができる。
[数5]から分かるように、定電流回路CC2は、ヒステリシスコンパレータ100内のばらつき傾向を含んだ抵抗R2に反比例する定電流I2を生成する回路と称することができる。この条件を満たせば、他の回路で定電流回路CC2を構成してもよい。
さて、[数1]に示したように、ヒステリシスコンパレータ100のヒステリシス幅Vhisは、gmに依存し、Vhis=I2/gmと表わすことができる。これに、[数4]と[数5]を代入すると、[数6]が得られる。
[数6]から分かるように、ヒステリシスコンパレータ100のヒステリシス幅Vhisは、μ、Cox、W/Lと無関係であり、プロセス、温度、電源電圧のばらつきに依らず、一定の値K'になる。このとき、定電流回路CC1および定電流回路CC2に含まれる抵抗に製造上のばらつきが生じたとしても、定電流回路CC1に含まれる抵抗R1と定電流回路CC2に含まれる抵抗R2とは、同一のウエハ上で、同一のプロセスにより製造されるため、係数αで表わされるばらつき傾向が同一となり、キャンセルされることになる。また、抵抗R1と抵抗R2とは、温度特性が同一のため、温度が変化した場合であっても、ステリシス幅Vhisに影響を与えない。
以上説明したように、本実施形態のヒステリシスコンパレータ100は、ばらつき傾向を含んだ抵抗R1に反比例する定電流I1を生成する定電流回路CC1と、ばらつき傾向を含んだ抵抗R2に反比例する定電流I2を生成する定電流回路CC2とを用いているため、ヒステリシス幅がgmと無関係となる。このため、ヒステリシス幅は、プロセス、温度、電源電圧のばらつきに依らず、一定となる。
100…ヒステリシスコンパレータ、110…入力差動対部、120…カレントミラー部、130…シングルエンド出力部、140…ヒステリシス生成部、300…ヒステリシスコンパレータ、310…入力差動対部、320…カレントミラー部、330…シングルエンド出力部、340…ヒステリシス生成部、CC1…定電流回路、CC2…定電流回路、CC3…定電流回路、E1…定電圧源、E2…定電圧源
Claims (4)
- 第1MOS、第2MOSからなる差動対と第1テイル電流を流す第1定電流回路とを有する入力差動対部と、カレントミラー部と、シングルエンド出力部とを備えたコンパレータ部と、
第3MOS、第4MOSからなる差動対と第2テイル電流を流す第2定電流回路とを有し、前記コンパレータ部にヒステリシス特性を与えるヒステリシス生成部と、を備えたヒステリシスコンパレータであって、
前記第1定電流回路は、抵抗R1を含み、前記第1MOS、前記第2MOSの相互コンダクタンスgmが前記抵抗R1に反比例する第1テイル電流を生成し、
前記第2定電流回路は、抵抗R2を含み、前記抵抗R2に反比例する第2テイル電流を生成することを特徴とするヒステリシスコンパレータ。 - 前記ヒステリシス生成部は、
前記第1MOSと前記第2MOSのドレイン電流の差が、前記第2テイル電流となるようにすることで、前記コンパレータ部にヒステリシス特性を与えることを特徴とする請求項1に記載のヒステリシスコンパレータ。 - 前記第1定電流回路は、
gm一定バイアス回路を含んで構成されることを特徴とする請求項1または2に記載のヒステリシスコンパレータ。 - 前記gm一定バイアス回路は、
ゲート同士接続され、一方のゲートとドレインが短絡された一対のMOSと、
両MOSのドレインに、抵抗R1で定まる電流を供給する電流供給部と、を備えていることを特徴とする請求項3に記載のヒステリシスコンパレータ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012052916A JP2013187815A (ja) | 2012-03-09 | 2012-03-09 | ヒステリシスコンパレータ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012052916A JP2013187815A (ja) | 2012-03-09 | 2012-03-09 | ヒステリシスコンパレータ |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2013187815A true JP2013187815A (ja) | 2013-09-19 |
Family
ID=49388869
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012052916A Pending JP2013187815A (ja) | 2012-03-09 | 2012-03-09 | ヒステリシスコンパレータ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2013187815A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2019125082A (ja) * | 2018-01-15 | 2019-07-25 | エイブリック株式会社 | 逆流防止回路及び電源回路 |
US11838665B2 (en) | 2020-02-26 | 2023-12-05 | Canon Kabushiki Kaisha | Comparator, ad converter, photoelectric conversion device, imaging system, and movable object |
-
2012
- 2012-03-09 JP JP2012052916A patent/JP2013187815A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2019125082A (ja) * | 2018-01-15 | 2019-07-25 | エイブリック株式会社 | 逆流防止回路及び電源回路 |
JP6993243B2 (ja) | 2018-01-15 | 2022-01-13 | エイブリック株式会社 | 逆流防止回路及び電源回路 |
US11838665B2 (en) | 2020-02-26 | 2023-12-05 | Canon Kabushiki Kaisha | Comparator, ad converter, photoelectric conversion device, imaging system, and movable object |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7119528B1 (en) | Low voltage bandgap reference with power supply rejection | |
KR101451468B1 (ko) | 정전류 회로 및 기준 전압 회로 | |
US20060125463A1 (en) | Voltage-controlled current source | |
KR20100080958A (ko) | 기준 바이어스 발생 회로 | |
JP5334180B2 (ja) | 分圧回路 | |
CN112558675B (zh) | 带隙参考电压产生电路 | |
CN108369428A (zh) | 跨电阻器施加受控电压的温度补偿参考电压生成器 | |
JP2005244276A (ja) | 差動増幅回路 | |
JP2012004627A (ja) | カレントミラー回路 | |
TWI801452B (zh) | 電流產生電路 | |
JP2018185595A (ja) | 定電圧電源回路 | |
TWI632773B (zh) | 低耗電電源啟動重設電路與參考訊號電路 | |
US20180287576A1 (en) | Transconductance amplifier | |
JP2013187815A (ja) | ヒステリシスコンパレータ | |
JP5782346B2 (ja) | 基準電圧回路 | |
US9432015B2 (en) | Hysteresis comparator circuit having differential input transistors with switched bulk bias voltages | |
CN112825476A (zh) | 一种运算放大器 | |
JP5760947B2 (ja) | バイアス回路およびそれを有するアンプ回路 | |
JP7292117B2 (ja) | 基準電圧発生回路 | |
JP2008205561A (ja) | ソースフォロア回路及び半導体装置 | |
CN109582077B (zh) | 低耗电电源启动重设电路与参考信号电路 | |
US7579911B2 (en) | Semiconductor circuit | |
TW202107840A (zh) | 增益調變電路 | |
JP4029958B2 (ja) | 半導体回路 | |
JP5462509B2 (ja) | フィルタ回路 |