JP2013187815A - ヒステリシスコンパレータ - Google Patents

Abstract

【課題】プロセス、温度、電源電圧のばらつきに依らず、ヒステリシス幅が一定となるヒステリシスコンパレータを提供する。
【解決手段】
第１ＭＯＳ、第２ＭＯＳからなる差動対と第１テイル電流を流す第１定電流回路とを有する入力差動対部と、カレントミラー部と、シングルエンド出力部とを備えたコンパレータ部と、第３ＭＯＳ、第４ＭＯＳからなる差動対と第２テイル電流を流す第２定電流回路とを有し、コンパレータ部にヒステリシス特性を与えるヒステリシス生成部と、を備えたヒステリシスコンパレータであって、第１定電流回路は、抵抗Ｒ１を含み、第１ＭＯＳ、第２ＭＯＳの相互コンダクタンスｇ_ｍが抵抗Ｒ１に反比例する第１テイル電流を生成し、第２定電流回路は、抵抗Ｒ２を含み、抵抗Ｒ２に反比例する第２テイル電流を生成する。
【選択図】図１

Description

本発明は、ヒステリシスコンパレータに関し、特に、製造プロセス、温度、電源電圧のばらつきが生じても、ヒステリシス幅が変動しないヒステリシスコンパレータに関する。

２つの入力端子に印加される電圧を比較して比較結果に応じた出力を行なうコンパレータに、ヒステリシス特性を持たせたヒステリシスコンパレータが知られている。図４は、従来のヒステリシスコンパレータの構成例を示す回路図である。

本図に示すように、ヒステリシスコンパレータ３００は、入力差動対部３１０、カレントミラー部３２０、シングルエンド出力部３３０、ヒステリシス生成部３４０を備えている。

入力差動対部３１０は、Ｎ型ＭＯＳであるＭ１とＭ２とで差動対を構成しており、Ｍ１のゲートは非反転入力端子ＩＮＰに接続され、Ｍ２のゲートは反転入力端子ＩＮＮに接続されている。また、Ｍ１とＭ２の両ソースは、テイル電流Ｉ_１を負側電源ＶＳＳに流す定電流回路ＣＣ１に接続されている。

カレントミラー部３２０は、Ｐ型ＭＯＳであるＭ５とＭ６とを備えており、Ｍ５とＭ６のソースは、正側電源ＶＤＤに接続されている。Ｍ５とＭ６はゲート同士が接続され、Ｍ６のゲートはドレインと短絡されている。これにより、カレントミラー回路が構成され、Ｍ５を流れるドレイン電流ＩａとＭ６を流れるドレイン電流Ｉｂとが等しくなる。Ｍ５のドレインは、入力差動対部３１０のＭ１のドレインに接続され、Ｍ６のドレインは、入力差動対部３１０のＭ２のドレインに接続されている。

シングルエンド出力部３３０は、Ｐ型ＭＯＳであるＭ７と負側電源ＶＳＳに電流Ｉ_３を流す定電流回路ＣＣ３とを備えている。Ｍ７のソースは、正側電源ＶＤＤに接続され、Ｍ７のドレインは定電流回路ＣＣ３に接続され、接続点に出力端子ＯＵＴが設けられている。また、Ｍ７のゲートはＭ５のドレインとＭ１のドレインとの接続点に接続されている。

入力差動対部３１０、カレントミラー部３２０、シングルエンド出力部３３０によりコンパレータが形成され、ヒステリシス生成部３４０により、コンパレータにヒステリシスが与えられる。

ヒステリシス生成部３４０は、Ｎ型ＭＯＳであるＭ３とＭ４とで差動対を構成しており、Ｍ３のゲートには、定電圧源Ｅ１が供給する電圧Ｖ_１が印加され、Ｍ４のゲートは出力端子ＯＵＴに接続されている。Ｍ１とＭ２の両ソースは、負側電源ＶＳＳにテイル電流Ｉ_２を流す定電流回路ＣＣ２に接続されている。また、Ｍ３のドレインは、Ｍ６のドレインとＭ２のドレインとの接続点に接続され、Ｍ４のドレインは、Ｍ５のドレインとＭ１のドレインとの接続点に接続されている。

特許文献１によれば、ヒステリシスコンパレータ３００は、ヒステリシス生成部３４０を、差動対で構成し、正帰還ループを形成することで、高入力インピーダンスとすることができ、ヒステリシス幅が入力コモンモード電圧に依存しない利点を有している。

特開平５−２４９１４９号公報

しかしながら、ヒステリシスコンパレータ３００において、ヒステリシス幅は、入力コモンモード電圧に依存しないものの、入力差動対部３１０のＭ１、Ｍ２の相互コンダクタンスｇ_ｍに依存する。一般に、相互コンダクタンスｇ_ｍは、半導体のプロセス、温度、電源電圧により変化するため、チップ間や使用環境によってヒステリシス幅がばらつくという問題がある。

そこで、本発明は、プロセス、温度、電源電圧のばらつきに依らず、ヒステリシス幅が一定となるヒステリシスコンパレータを提供することを目的とする。

上記課題を解決するため、本発明によれば、第１ＭＯＳ、第２ＭＯＳからなる差動対と第１テイル電流を流す第１定電流回路とを有する入力差動対部と、カレントミラー部と、シングルエンド出力部とを備えたコンパレータ部と、第３ＭＯＳ、第４ＭＯＳからなる差動対と第２テイル電流を流す第２定電流回路とを有し、前記コンパレータ部にヒステリシス特性を与えるヒステリシス生成部と、を備えたヒステリシスコンパレータであって、前記第１定電流回路は、抵抗Ｒ１を含み、前記第１ＭＯＳ、前記第２ＭＯＳの相互コンダクタンスｇ_ｍが前記抵抗Ｒ１に反比例する第１テイル電流を生成し、前記第２定電流回路は、抵抗Ｒ２を含み、前記抵抗Ｒ２に反比例する第２テイル電流を生成することを特徴とする。
ここで、前記ヒステリシス生成部は、前記第１ＭＯＳと前記第２ＭＯＳのドレイン電流の差が、前記第２テイル電流となるようにすることで、前記コンパレータ部にヒステリシス特性を与えることができる。
また、前記第１定電流回路は、ｇ_ｍ一定バイアス回路を含んで構成されることができる。
このとき、前記ｇ_ｍ一定バイアス回路は、ゲート同士接続され、一方のゲートとドレインが短絡された一対のＭＯＳと、両ＭＯＳのドレインに、抵抗Ｒ１で定まる電流を供給する電流供給部と、を備えることができる。

本発明によれば、製造プロセス、温度、電源電圧のばらつきに依らず、ヒステリシス幅が一定となるヒステリシスコンパレータが提供される

本実施形態に係るヒステリシスコンパレータの構成を示す回路図である。 ヒステリシスコンパレータにおいてヒステリシスが生じる理由およびヒステリシス幅が、入力差動対部のＭ１、Ｍ２の相互コンダクタンスｇ_ｍに依存する理由について説明する図である。 ヒステリシスコンパレータにおいてヒステリシスが生じる理由およびヒステリシス幅が、入力差動対部のＭ１、Ｍ２の相互コンダクタンスｇ_ｍに依存する理由について説明する図である。 従来のヒステリシスコンパレータの構成を示す回路図である。

本発明の実施の形態について図面を参照して説明する。図１は、本実施形態に係るヒステリシスコンパレータ１００の構成を示す回路図である。本実施形態のヒステリシスコンパレータ１００は、従来のヒステリシスコンパレータ３００における定電流回路ＣＣ１とＣＣ２とを、特定の回路で構成したものである。

本図に示すように、ヒステリシスコンパレータ１００は、入力差動対部１１０、カレントミラー部１２０、シングルエンド出力部１３０、ヒステリシス生成部１４０を備えている。従来と同様に、入力差動対部１１０、カレントミラー部１２０、シングルエンド出力部１３０によりコンパレータが形成され、ヒステリシス生成部１４０により、コンパレータにヒステリシスが与えられる。

入力差動対部１１０は、Ｎ型ＭＯＳであるＭ１とＭ２とで差動対を構成しており、Ｍ１のゲートは非反転入力端子ＩＮＰに接続され、Ｍ２のゲートは反転入力端子ＩＮＮに接続されている。また、Ｍ１とＭ２の両ソースは、テイル電流Ｉ_１を負側電源ＶＳＳに流す定電流回路ＣＣ１に接続されている。定電流回路ＣＣ１の構成は後述する。

カレントミラー部１２０は、Ｐ型ＭＯＳであるＭ５とＭ６とを備えており、Ｍ５とＭ６のソースは、正側電源ＶＤＤに接続されている。Ｍ５とＭ６はゲート同士が接続され、Ｍ６のゲートはドレインと短絡されている。これにより、カレントミラー回路が構成され、Ｍ５を流れるドレイン電流ＩａとＭ６を流れるドレイン電流Ｉｂとが等しくなる。Ｍ５のドレインは、入力差動対部１１０のＭ１のドレインに接続され、Ｍ６のドレインは、入力差動対部１１０のＭ２のドレインに接続されている。

シングルエンド出力部１３０は、Ｐ型ＭＯＳであるＭ７と負側電源ＶＳＳに電流Ｉ_３を流す定電流回路ＣＣ３とを備えている。Ｍ７のソースは、正側電源ＶＤＤに接続され、Ｍ７のドレインは定電流回路ＣＣ３に接続され、接続点に出力端子ＯＵＴが設けられている。また、Ｍ７のゲートはＭ５のドレインとＭ１のドレインとの接続点に接続されている。

ヒステリシス生成部１４０は、Ｎ型ＭＯＳであるＭ３とＭ４とで差動対を構成しており、Ｍ３のゲートには、定電圧源Ｅ１が供給する電圧Ｖ_１が印加され、Ｍ４のゲートは出力端子ＯＵＴに接続されている。Ｍ１とＭ２の両ソースは、負側電源ＶＳＳにテイル電流Ｉ_２を流す定電流回路ＣＣ２に接続されている。定電流回路ＣＣ２の構成は後述する。また、Ｍ３のドレインは、Ｍ６のドレインとＭ２のドレインとの接続点に接続され、Ｍ４のドレインは、Ｍ５のドレインとＭ１のドレインとの接続点に接続されている。

ここで、ヒステリシスコンパレータ１００においてヒステリシスが生じる理由およびヒステリシス幅が、入力差動対部１１０のＭ１、Ｍ２の相互コンダクタンスｇ_ｍに依存する理由について図２および図３を参照して説明する。

図２（ａ）の回路は、Ｍ１、Ｍ２、定電流回路ＣＣ１による入力差動対部と、Ｍ５、Ｍ６によるカレントミラー部とを有するコンパレータである。Ｉａ−Ｉｂ＝０の状態を差動対のバランス状態と呼び、本図の回路では、Ｖａ−Ｖｂ＝０のときにバランス状態となる。

このコンパレータのＭ６のドレインに電流Ｉ_２を流す定電流回路ＣＣ２を接続したのが図２（ｂ）に示す回路である。本図の回路において、バランス状態とするためには、図２（ａ）と同様にＩａ−Ｉｂ＝０とする必要がある。このためには、Ｍ２のドレイン電流をＩ_２／２だけ減らし、Ｍ１のドレイン電流をＩ_２／２だけ増やせばよい。

Ｍ１のドレイン電流をＩ_２／２だけ増やすためには、ＶａをΔＶ＝Ｉ_２／２÷ｇ_ｍ＝Ｉ_２／２ｇ_ｍだけ高くする必要がある。逆にＶｂは、ΔＶ＝Ｉ_２／２ｇ_ｍだけ低くする必要がある。したがって、図２（ｂ）に示す回路において、バランス状態とするためには、Ｖａ−Ｖｂ＝２×ΔＶ＝Ｉ_２／ｇ_ｍとすればよい。

図３（ａ）は、図２（ａ）のコンパレータのＭ５のドレインに電流Ｉ_２を流す定電流回路ＣＣ２を接続した回路を示している。この回路をバランス状態とするためには、図２（ｂ）のときと反対に、Ｖａ−Ｖｂ＝−Ｉ_２／ｇ_ｍとする必要がある。

図３（ｂ）は、定電流回路ＣＣ２の切替を、Ｍ３とＭ４の差動対で行なう回路を示しており、図２（ｂ）の回路と図３（ａ）の回路とを交互に実現できるようになっている。この回路は、バランス状態になるときの入力電圧（Ｖａ−Ｖｂ）を交互に切り換えることで、図２（ａ）に示したコンパレータにヒステリシス特性を与えていることになる。このときのヒステリシス幅Ｖ_hisは、［数１］に示すようにＶ_his＝Ｉ_２／ｇ_ｍとなる。
したがって、ヒステリシス幅Ｖ_hisは、相互コンダクタンスｇ_ｍに依存することになり、このため、ｇ_ｍの変動の要因である製造プロセス、温度、電源電圧のばらつきによりヒステリシス幅Ｖ_hisが変化するという問題が生じることになる。

そこで、本実施形態のヒステリシスコンパレータ１００では、定電流回路ＣＣ１および定電流回路ＣＣ２を特定の回路で構成することにより、ｇ_ｍのばらつきによるステリシス幅の変動が生じないようにしている。

図１に示すように、本実施形態では、入力差動対部１１０の定電流回路ＣＣ１を、ｇ_ｍ一定バイアス回路を含んで構成している。具体的には、Ｎ型ＭＯＳであるＭ９とＭ８、Ｐ型ＭＯＳであるＭ１０とＭ１１、抵抗Ｒ１でｇ_ｍ一定バイアス回路を構成し、ドレイン電流としてテイル電流Ｉ_１を流すＰ型ＭＯＳであるＭ１２を制御している。

Ｍ１０のソースと抵抗Ｒ１とは正側電源ＶＤＤに接続され、抵抗Ｒ１の他端はＭ１１のソースに接続されている。Ｍ１０とＭ１１のゲート同士が接続され、Ｍ１０のゲートとドレインとは短絡されている。また、Ｍ１０のドレインはＭ８のドレインと接続され、Ｍ１１のドレインはＭ８のドレインと接続されている。これにより、電流供給部が形成され、Ｍ８とＭ９のドレインには、抵抗Ｒ１で定まる電流が流れることになる。

Ｍ９とＭ８の両ソースは、負側電源ＶＳＳに接続されている。また、Ｍ９とＭ８はゲート同士が接続され、Ｍ８のゲートとドレインとは短絡され、さらにＭ１２のゲートに接続されている。Ｍ１２のドレインは、Ｍ１、Ｍ２のソースに接続され、Ｍ１２のソースは負側電源ＶＳＳに接続されている。これにより、Ｍ１２のドレインに、Ｍ８とＭ９のドレイン電流と同じく抵抗Ｒ１で定まる定電流Ｉ_１が流れ、Ｍ１とＭ２による差動対のテイル電流となる。

このときの定電流Ｉ_１は、［数２］で表せることが知られている。
ここで、μはキャリア移動度、Ｃｏｘは酸化膜容量、Ｗ／Ｌはゲートアスペクト比を示している。Ｒ１＊αは、抵抗Ｒ１の設計上の値に、プロセスにおける値のばらつき傾向を考慮した係数αを乗じたものである。

定電流回路ＣＣ１が、この定電流Ｉ_１を生成することで、差動対のＭ１およびＭ２のｇ_ｍが、電源電圧等に依らず一定になる。この理由について説明する。一般に、電流Ｉ_１で動作しているＭ１（Ｍ２）のｇ_ｍは、［数３］のように表せることが知られている。
ここで、μ、Ｃｏｘ、Ｗ／Ｌは、［数２］と同様に、キャリア移動度、酸化膜容量、ゲートアスペクト比であり、定電流回路ＣＣ１と差動対Ｍ１、Ｍ２とは、同一のウエハ上に同一のプロセスで製造されるため、同じ値となる。したがって、［数３］に［数２］を代入して［数４］を得ることができる。
［数４］が示すように、定電流回路ＣＣ１が［数２］に示す定電流Ｉ_１を流すことで、Ｍ１（Ｍ２）のｇ_ｍは、電源電圧等に依らず一定になる。このとき、定電流回路ＣＣ１は、ｇ_ｍが、ヒステリシスコンパレータ１００内のばらつき傾向を含んだ抵抗Ｒ１に反比例するような定電流Ｉ_１を生成する回路と称することができる。この条件を満たせば、他の回路で定電流回路ＣＣ１を構成してもよい。

また、図１に示すように、本実施形態における定電流回路ＣＣ２は、定電圧Ｖ_２を供給する定電圧源Ｅ２、オペアンプＯｐ、抵抗Ｒ２、Ｎ型ＭＯＳであるＭ１３で構成されている。

定電圧源Ｅ２の負極は負側電源ＶＳＳに接続され、正極はオペアンプＯｐの非反転入力端子に接続されている。オペアンプＯｐの出力は、Ｍ１３のゲートに接続され、オペアンプＯｐの反転入力端子は、Ｍ１３のソースに接続され、さらに、抵抗Ｒ２を介して負側電源ＶＳＳに接続されている。Ｍ１３のドレインは、Ｍ３、Ｍ４のソースに接続されている。

この場合、定電流Ｉ_２は、定電圧Ｖ_２と抵抗Ｒ２とにより定められるため、［数５］のように表わすことができる。
ここで、Ｋは、定電圧Ｖ_２等により定まる定数であり、Ｒ２＊αは、抵抗Ｒ２の設計上の値に、プロセスにおける値のばらつき傾向を考慮した係数αを乗じたものである。抵抗Ｒ１と抵抗Ｒ２とは、同一のウエハ上で、同一のプロセスにより製造されるため、ばらつき傾向係数αは同一の値とすることができる。

［数５］から分かるように、定電流回路ＣＣ２は、ヒステリシスコンパレータ１００内のばらつき傾向を含んだ抵抗Ｒ２に反比例する定電流Ｉ_２を生成する回路と称することができる。この条件を満たせば、他の回路で定電流回路ＣＣ２を構成してもよい。

さて、［数１］に示したように、ヒステリシスコンパレータ１００のヒステリシス幅Ｖ_hisは、ｇ_ｍに依存し、Ｖ_his＝I_２／ｇ_ｍと表わすことができる。これに、［数４］と［数５］を代入すると、［数６］が得られる。
［数６］から分かるように、ヒステリシスコンパレータ１００のヒステリシス幅Ｖ_hisは、μ、Ｃｏｘ、Ｗ／Ｌと無関係であり、プロセス、温度、電源電圧のばらつきに依らず、一定の値Ｋ'になる。このとき、定電流回路ＣＣ１および定電流回路ＣＣ２に含まれる抵抗に製造上のばらつきが生じたとしても、定電流回路ＣＣ１に含まれる抵抗Ｒ１と定電流回路ＣＣ２に含まれる抵抗Ｒ２とは、同一のウエハ上で、同一のプロセスにより製造されるため、係数αで表わされるばらつき傾向が同一となり、キャンセルされることになる。また、抵抗Ｒ１と抵抗Ｒ２とは、温度特性が同一のため、温度が変化した場合であっても、ステリシス幅Ｖ_hisに影響を与えない。

以上説明したように、本実施形態のヒステリシスコンパレータ１００は、ばらつき傾向を含んだ抵抗Ｒ１に反比例する定電流Ｉ_１を生成する定電流回路ＣＣ１と、ばらつき傾向を含んだ抵抗Ｒ２に反比例する定電流Ｉ_２を生成する定電流回路ＣＣ２とを用いているため、ヒステリシス幅がｇ_ｍと無関係となる。このため、ヒステリシス幅は、プロセス、温度、電源電圧のばらつきに依らず、一定となる。

１００…ヒステリシスコンパレータ、１１０…入力差動対部、１２０…カレントミラー部、１３０…シングルエンド出力部、１４０…ヒステリシス生成部、３００…ヒステリシスコンパレータ、３１０…入力差動対部、３２０…カレントミラー部、３３０…シングルエンド出力部、３４０…ヒステリシス生成部、ＣＣ１…定電流回路、ＣＣ２…定電流回路、ＣＣ３…定電流回路、Ｅ１…定電圧源、Ｅ２…定電圧源

Claims (4)

1. 第１ＭＯＳ、第２ＭＯＳからなる差動対と第１テイル電流を流す第１定電流回路とを有する入力差動対部と、カレントミラー部と、シングルエンド出力部とを備えたコンパレータ部と、
   第３ＭＯＳ、第４ＭＯＳからなる差動対と第２テイル電流を流す第２定電流回路とを有し、前記コンパレータ部にヒステリシス特性を与えるヒステリシス生成部と、を備えたヒステリシスコンパレータであって、
   前記第１定電流回路は、抵抗Ｒ１を含み、前記第１ＭＯＳ、前記第２ＭＯＳの相互コンダクタンスｇ_ｍが前記抵抗Ｒ１に反比例する第１テイル電流を生成し、
   前記第２定電流回路は、抵抗Ｒ２を含み、前記抵抗Ｒ２に反比例する第２テイル電流を生成することを特徴とするヒステリシスコンパレータ。
2. 前記ヒステリシス生成部は、
   前記第１ＭＯＳと前記第２ＭＯＳのドレイン電流の差が、前記第２テイル電流となるようにすることで、前記コンパレータ部にヒステリシス特性を与えることを特徴とする請求項１に記載のヒステリシスコンパレータ。
3. 前記第１定電流回路は、
   ｇ_ｍ一定バイアス回路を含んで構成されることを特徴とする請求項１または２に記載のヒステリシスコンパレータ。
4. 前記ｇ_ｍ一定バイアス回路は、
   ゲート同士接続され、一方のゲートとドレインが短絡された一対のＭＯＳと、
   両ＭＯＳのドレインに、抵抗Ｒ１で定まる電流を供給する電流供給部と、を備えていることを特徴とする請求項３に記載のヒステリシスコンパレータ。