KR20190087286A - 역류 방지 회로 및 전원 회로 - Google Patents

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Abstract

역류 방지 회로는, 전원 전압이 공급되는 입력 단자 및 출력 단자로부터 출력 전압을 출력하는 p 채널 MOS 트랜지스터로 이루어지는 출력단 트랜지스터 사이에 개삽된 p 채널 MOS 트랜지스터의 역류 방지 트랜지스터와, 출력 전압이 전원 전압을 초과했을 때, 역류 방지 트랜지스터를 온으로부터 오프로 하는 역류 방지 제어부를 구비하고, 역류 방지 제어부는, 디플리션형의 p 채널 MOS 트랜지스터로 이루어지는 소스가 출력 단자에 접속되고 게이트가 입력 단자에 접속된 제 1 트랜지스터와, 디플리션형의 p 채널 MOS 트랜지스터로 이루어지는 소스 및 게이트가 제 1 트랜지스터의 드레인 및 역류 방지 트랜지스터의 게이트에 접속되고 드레인이 접지된 제 2 트랜지스터를 갖는다.

Description

역류 방지 회로 및 전원 회로{BACKDRAFT PREVENTION CIRCUIT AND POWER SUPPLY CIRCUIT}
본 발명은 역류 방지 회로 및 전원 회로에 관한 것이다.
강압형의 볼티지 레귤레이터는, 입력 전압이 출력 전압보다 높은 상태에서 사용된다. 그런데, 사용 조건 및 회로 구성에 따라서는, 입력 전압보다 출력 전압이 높아져, 출력 단자로부터 전류가 역류할 가능성이 있다. 이와 같은 전류를 역류 전류라고 부른다.
그 때문에, 볼티지 레귤레이터의 출력단의 MOS 트랜지스터에, 역류 전류가 흐르지 않도록, 입력 전압보다 출력 전압이 높아진 것을 검지하면, 상기 MOS 트랜지스터를 오프 상태로 하는 구성이 있다 (예를 들어, 특허문헌 1 참조).
도 6 의 종래예에 있어서는, p 채널 MOS 트랜지스터인 역류 방지 트랜지스터 (106) 가 온이면, 출력 전압 Vout 가 상승하여,
Vout ＞ VDD ＋ Vf … (1)
가 되었을 경우, 즉, 입력 전압인 전원 전압 VDD 와 p 채널 MOS 트랜지스터인 출력단 트랜지스터 (102) 의 드레인-백 게이트 사이의 기생 다이오드의 순방향 전압 Vf 를 가산한 전압보다 출력 전압 Vout 가 높아졌을 경우, 역류 전류가 기생 다이오드를 통하여, 볼티지 레귤레이터 내부에 흘러든다.
이 때문에, PMOS 트랜지스터 (10) 및 NMOS 트랜지스터 (11) 로 이루어지는 인버터 회로의 출력을, 역류 방지 트랜지스터 (106) 의 게이트에 공급하고, 이하의 (2) 식의 전압 관계가 되었을 경우, 역류 방지 트랜지스터 (106) 를 오프하는 구성으로 하고 있다.
Vout ＞ VDD ＋ Vth (inv) … (2)
여기서, 상기 (2) 식에 있어서, 임계값 전압 Vth (inv) 는, PMOS 트랜지스터 (10) 및 NMOS 트랜지스터 (11) 로 이루어지는 인버터 회로의 임계값 전압이다.
이 구성에 의해서, 출력 전압 Vout 가 입력 전압인 전원 전압 VDD 보다 높아져도, 볼티지 레귤레이터 내부에 대한 역류 전류를 방지할 수 있다.
일본 공개특허공보 평10-341141호
상기 서술한 특허문헌 1 은, 순방향 전압 Vf 와 임계값 전압 Vth (inv) 가 동일한 전압으로서 설계되어 있다.
그러나, 프로세스나 온도 특성의 편차에 따라서, 임계값 전압 Vth (inv) 가 순방향 전압 Vf 보다 높은 전압이 되는 경우가 있다. 이 경우, 이하의 부등식 (3) 에 나타내는 상태가 발생되는 것을 생각할 수 있다.
VDD ＋ Vf ＜Vout ＜ VDD ＋ Vth (inv) … (3)
즉, 출력 전압 Vout 가 전원 전압 VDD 및 순방향 전압 Vf 의 가산치를 초과하고는 있지만, 이 출력 전압 Vout 가 전원 전압 VDD 및 임계값 전압 Vth (inv) 의 가산치보다 낮은 상태이다.
상기 서술한 (3) 식 상태에 있어서는, 출력 전압 Vout 가 전원 전압 VDD 및 순방향 전압 Vf 의 가산치를 초과해도, 역류 방지 트랜지스터 (106) 가 온 상태이기 때문에, 역류 전류의 유입을 방지할 수 없어, 볼티지 레귤레이터 내부에 역류 전류가 흘러든다.
이 상태에 대응하기 위해서, 프로세스나 온도 특성에 의한 (3) 식에 나타내는 상태의 발생을 방지할 목적에서, 순방향 전압 Vf 보다 임계값 전압 Vth (inv) 를 낮추는 제어를 행하는 공정을 추가할 필요가 있어, 볼티지 레귤레이터의 제조 비용이 상승되어 버린다.
본 발명은, 이와 같은 사정을 감안하여 이루어진 것으로서, 출력단 트랜지스터의 기생 다이오드의 순방향 전압 (Vf) 과, 출력 전압의 검출을 행하는 인버터 회로의 임계값 전압 (Vth (inv)) 을 역류 전류가 흐르지 않는 상태로 하기 위한 프로세스의 제어 혹은 관리를 행하는 공정을 추가하지 않고, 프로세스나 온도 특성에 의한 영향을 억제하여, 역류 전류를 방지하는 역류 방지 회로 및 전원 회로를 제공하는 것을 목적으로 한다.
본 발명의 일 양태에 관련된 역류 방지 회로는, 전원 전압이 공급되는 입력 단자와, 출력 단자로부터 소정의 출력 전압을 출력하는 p 채널 MOS 트랜지스터인 출력단 트랜지스터 사이에 직렬로 개삽 (介揷) 된 p 채널 MOS 트랜지스터인 역류 방지 트랜지스터와, 상기 출력 전압이 상기 전원 전압을 초과했을 경우에, 상기 역류 방지 트랜지스터를 온 상태로부터 오프 상태로 하는 역류 방지 제어부를 구비하고, 상기 역류 방지 제어부가, 디플리션형의 p 채널 MOS 트랜지스터로서, 소스가 상기 출력 단자에 접속되고, 게이트가 상기 입력 단자에 접속된 제 1 트랜지스터와, 디플리션형의 p 채널 MOS 트랜지스터로서, 소스가 자체의 게이트, 상기 제 1 트랜지스터의 드레인 및 상기 역류 방지 트랜지스터의 게이트의 각각에 대해서 접속되고, 드레인이 접지된 제 2 트랜지스터를 갖고 있는 것을 특징으로 한다.
이 발명에 의하면, 출력단 트랜지스터의 기생 다이오드의 순방향 전압 (Vf) 과, 출력 전압의 검출을 행하는 인버터 회로의 임계값 전압 (Vth (inv)) 을, 역류 전류가 흐르지 않는 상태로 하기 위한 프로세스의 추가 혹은 관리를 행하는 공정을 추가하지 않고, 프로세스나 온도 특성에 의한 영향을 억제하여, 역류 전류를 방지하는 역류 방지 회로 및 전원 회로를 제공할 수 있다.
도 1 은,　본 발명의 제 1 실시형태에 의한 역류 방지 회로를 사용한 전원 회로인 볼티지 레귤레이터를 나타내는 개략 블록도이다.
도 2 는,　본 발명의 제 2 실시형태에 의한 역류 방지 회로를 나타내는 개략 블록도이다.
도 2A 는,　본 발명의 제 2 실시형태에 있어서의 역류 방지 제어부의 구성예를 나타내는 개략 블록도이다.
도 2B 는,　본 발명의 제 2 실시형태에 있어서의 PN 접합 소자의 구성예를 나타내는 개략 블록도이다.
도 3 은,　본 발명의 제 3 실시형태에 의한 역류 방지 회로를 나타내는 개략 블록도이다.
도 4 는,　본 발명의 제 4 실시형태에 의한 역류 방지 제어부를 나타내는 개략 블록도이다.
도 5 는,　본 발명의 제 5 실시형태에 의한 역류 방지 제어부를 사용한 전원 회로를 나타내는 개략 블록도이다.
도 6 은,　종래의 역류 방지 회로를 사용한 전원 회로인 볼티지 레귤레이터의 구성을 나타내는 개략 블록도이다.
＜제 1 실시형태＞
이하, 도면을 참조하여, 본 발명의 제 1 실시형태에 대해서 설명한다. 도 1 은, 본 발명의 제 1 실시형태에 의한 역류 방지 회로를 사용한 전원 회로인 볼티지 레귤레이터를 나타내는 개략 블록도이다.
이 개략 블록도에 있어서, 볼티지 레귤레이터 (1) 는, 역류 방지 회로 (100), 차동 증폭 회로 (101), 출력단 트랜지스터 (102), 기준 전원 (103) 의 각각을 구비하고 있다. 역류 방지 회로 (100) 는, 역류 방지 트랜지스터 (106) 및 역류 방지 제어부 (111) 를 구비하고 있다. 역류 방지 제어부 (111) 는, 제 1 트랜지스터 (107) 및 제 2 트랜지스터 (108) 의 각각으로 이루어지는 정전류 인버터 (109) 를 구비하고 있다. 이하, 디플리션형으로 특별히 정의하지 않은 트랜지스터는, 인핸스먼트형의 트랜지스터이다.
역류 방지 트랜지스터 (106) 는, p 채널형 MOS 트랜지스터로서, 소스 (S) 가 입력 단자 (104) 에 접속되고, 게이트 (G) 가 배선 (203) 을 통하여 접속점 (P1) 에 접속되며, 드레인 (D) 및 백 게이트 (BG) 가 출력단 트랜지스터 (102) 의 소스 (S) 및 백 게이트 (BG) 에 접속되어 있다.
출력단 트랜지스터 (102) 는, p 채널형 MOS 트랜지스터로서, 게이트 (G) 가 차동 증폭 회로 (101) 의 출력 단자에 접속되고, 드레인 (D) 이 출력 단자 (105) 에 접속되어 있다.
차동 증폭 회로 (101) 는, ＋ 측 입력 단자가 출력 단자 (105) 에 접속되고, － 측 입력 단자가 기준 전원 (103) 의 ＋ 단자에 접속되어 있다.
기준 전원 (103) 은, － 단자가 접지되고, ＋ 단자가 출력 전압 Vout 를 제어하는 기준 전압을 출력한다.
제 1 트랜지스터 (107) 는, 디플리션형의 p 채널형 MOS 트랜지스터로서, 소스 (S) 가 배선 (202) 을 통하여 출력 단자 (105) 에 접속되고, 게이트 (G) 가 배선 (201) 을 통하여 입력 단자 (104) 에 접속되며, 드레인 (D) 이 접속점 (P1) 에 접속되어 있다.
제 2 트랜지스터 (108) 는, 디플리션형의 p 채널형 MOS 트랜지스터로서, 소스 (S) 및 게이트 (G) 가 접속점 (P1) 에 접속되고, 드레인 (D) 이 접지되어 있다.
제 1 트랜지스터 (107) 와 제 2 트랜지스터 (108) 는, 게이트 (G) 가 동일한 애스펙트비로 형성되어, 소스 (S)-드레인 (D) 사이에 있어서 동일한 전압 전류 특성을 갖고 있다.
상기 서술한 구성에 있어서, 차동 증폭 회로 (101) 는, － 측 단자에 기준 전원 (103) 으로부터 공급되는 기준 전압 Vref 와, ＋ 측 단자에 출력 단자 (105) 로부터 공급되는 출력 전압 Vout 를 비교한다. 그리고, 차동 증폭 회로 (101) 는, 비교 결과에 대응하여, 출력 전압 Vout 가 기준 전압 Vref 와 동등해지도록, 출력단 트랜지스터 (102) 의 게이트 (G) 에 대해서, 출력 단자로부터 공급하는 제어 전압을 제어한다.
이로써, 출력 단자 (105) 에 접속되는 부하의 소비 전력이 변경되어도, 차동 증폭 회로 (101) 는, 출력단 트랜지스터 (102) 로부터 출력되는 출력 전압 Vout 를, 항상 기준 전압 Vref 와 동등하게 하도록 제어한다. 이 결과, 볼티지 레귤레이터 (1) 는, 정전압 전원 회로로서 동작한다.
이하, 도 1 의 역류 방지 제어부 (111) 의 동작을 설명한다.
정전류 인버터 (109) 는, 상기 서술한 바와 같이, 제 1 트랜지스터 (107) 와 제 2 트랜지스터 (108) 의 각각의 게이트 (G) 의 애스펙트비가 동일하기 때문에, 인버터로서의 임계값 전압 Vth (inv) 가「0」으로 되어 있다. 즉, 제 2 트랜지스터 (108) 의 소스 (S) 및 게이트 (G) 가 단락되어, 게이트 (G) 및 소스 (S) 사이의 전압이「0」으로 되어 있다.
이 때문에, 제 1 트랜지스터 (107) 의 드레인 전류와 제 2 트랜지스터 (108) 의 드레인 전류의 각각의 전류치가 동일해지는 상태는, 제 1 트랜지스터 (107) 에 있어서, 게이트 (G) 에 공급되는 전원 전압 VDD 와, 소스 (S) 에 공급되는 출력 전압 Vout 의 전압차가「0」이 되는, 전원 전압 VDD 및 출력 전압 Vout 가 동등한 경우 (VDD = Vout 의 경우) 이다.
또, 역류 방지 제어부 (111) 는, 정전류 인버터 (109) 의 출력 단자인 접속점 (P1) 의 전압을 제어 신호로서 역류 방지 트랜지스터 (106) 의 게이트 (G) 에 출력한다.
따라서, 출력 전압 Vout 가 전원 전압 이하인 경우 (VDD ≥ Vout 의 경우), 제 1 트랜지스터 (107) 의 드레인 전류가 제 2 트랜지스터 (108) 의 드레인 전류 이하의 전류치가 된다. 이 때문에, 역류 방지 제어부 (111) 에 있어서의 정전류 인버터 (109) 의 접속점 (P1) 의 전압이「0」을 유지하고, 역류 방지 제어부 (111) 는, 역류 방지 트랜지스터 (106) 를 온 상태로 유지한다.
한편, 출력 전압 Vout 가 전원 전압 VDD 를 초과했을 경우 (VDD ＜ Vout 의 경우), 제 1 트랜지스터 (107) 의 게이트 (G) 와 소스 (S) 사이의 전압이「0」은 아니게 되어 (VDD － Vout ＜ 0 이 되어), 제 1 트랜지스터 (107) 의 드레인 전류의 전류치가 제 2 트랜지스터 (108) 의 드레인 전류의 전류치보다 커진다. 이 때문에, 역류 방지 제어부 (111) 에 있어서의 정전류 인버터 (109) 의 접속점 (P1) 의 전압이 상승하여, 역류 방지 트랜지스터 (106) 가 온 상태로부터 오프 상태로 이행하도록 제어한다.
본 실시형태에 있어서, 정전류 인버터 (109) 는, 상기 서술한 바와 같이, 제 1 트랜지스터 (107) 와 제 2 트랜지스터 (108) 의 게이트 (G) 의 애스펙트비 및 소스 (S)-드레인 (D) 사이의 전압 전류 특성을 동일하게 하고 있기 때문에, 프로세스의 편차나 주위의 온도 변화에 의한 특성 변화를 캔슬할 수 있다.
따라서, 본 실시형태에 의하면, 상기 서술한 정전류 인버터 (109) 의 구성에 의해서, 출력단 트랜지스터 (102) 의 기생 다이오드의 순방향 전압 Vf 와 임계값 전압 Vth (inv) 를 역류 전류가 흐르지 않는 상태로 하기 위한 프로세스의 제어 혹은 관리를 행하는 공정을 추가하지 않고, 프로세스의 편차나 온도에 의한 특성 변화에 의한 영향을 억제할 수 있어, 출력 전압 Vout 가 전원 전압 VDD 보다 높아진 타이밍을 양호한 정밀도로, 리얼타임으로 검지할 수 있다. 이 때문에, 본 실시형태에 의하면, 출력 전압 Vout 가 전원 전압 VDD 보다 높아진 시점에서, 역류 방지 제어부 (111) 가 역류 방지 트랜지스터 (106) 를 오프 상태로 할 수 있고, 출력단 트랜지스터 (102) 의 기생 다이오드를 통한, 출력 단자 (105) 로부터의 역류 전류의 볼티지 레귤레이터 (1) 내로의 유입을 방지하는 것이 가능해진다.
＜제 2 실시형태＞
이하, 도면을 참조하여, 본 발명의 제 2 실시형태에 대해서 설명한다. 도 2 는, 본 발명의 제 2 실시형태에 의한 역류 방지 제어부를 나타내는 개략 블록도이다. 도 2(a) 는, 제 2 실시형태에 의한 역류 방지 제어부 (111A) 의 구성예를 나타내고 있다.
도 2(a) 에 있어서, 제 2 실시형태의 역류 방지 제어부 (111A) 는, 제 1 실시형태에서 나타낸 역류 방지 제어부 (111) 에 있어서의 정전류 인버터 (109) 와 출력 단자 (105) 사이에 순방향으로 PN 접합 소자 (다이오드) (110) 가 개삽되어 있다.
이 PN 접합 소자 (110) 는, 애노드가 배선 (202) 을 통하여, 출력 단자 (105) 에 접속되고, 캐소드가 제 1 트랜지스터 (107) 의 소스 (S) 에 접속되어 있다.
출력 단자 (105) 와 정전류 인버터 (109) 사이에 PN 접합 소자 (110) 를, 직렬 또한 순방향으로 개삽했기 때문에, 제 1 트랜지스터 (107) 의 소스 (S) 에 주어지는 전압은, 출력 전압 Vout 로부터 PN 접합 소자 (110) 의 순방향 전압 Vf 110 을 감산한 Vout － Vf 110 이 된다.
이 때문에, 정전류 인버터 (109) 의 출력을 상승시키는 데 필요한 출력 단자 (105) 의 출력 전압 Vout 는, VDD ＜ Vout － Vf 110, 즉 Vout ＞ VDD ＋ Vf 110 이 된다.
또, 출력단 트랜지스터 (102) 에는, 드레인 (D)-백 게이트 (BG) 사이의 기생 다이오드가 존재한다. 이 기생 다이오드가 순방향 전압 Vf 를 갖기 때문에, 출력 단자 (105) 의 출력 전압 Vout 에 있어서, Vout ＞ VDD ＋ Vf 가 되면 역류 전류가 출력단 트랜지스터 (102) 에 흐른다.
따라서, 기생 다이오드의 순방향 전압 Vf 와 PN 접합 소자 (110) 의 순방향 전압 Vf 110 에 있어서, Vf ≥ Vf 110 의 관계가 성립될 경우, 출력 전압 Vout 가, 전원 전압 VDD 보다 출력단 트랜지스터의 기생 다이오드의 순방향 전압 Vf 이상 커짐으로써, 정전류 인버터 (109) 의 접속점 (P1) 의 전압이 상승하여, 역류 방지 트랜지스터 (106) 가 오프 상태가 된다.
본 제 2 실시형태에 있어서, PN 접합 소자 (110) 는, PN 접합 소자로서 형성되어 있기 때문에, 출력단 트랜지스터 (102) 의 드레인 (D)-백 게이트 (BG) 사이의 기생 다이오드와 동일한 구성이고, 프로세스의 편차 및 온도의 변화에 의한 변동을 캔슬할 수 있어, 항상 Vf = Vf 110 을 실현하는 것이 가능하다. 이 때문에, 본 실시형태에 의하면, 제 1 실시형태에서 Vout ＞ VDD 일 때 역류 방지 트랜지스터 (106) 가 오프 상태로 되는 것과 달리, Vout ＞ VDD ＋ Vf 가 되어, 역류 전류가 출력단 트랜지스터 (102) 에 대해서 실제로 흐를 때에, 역류 방지 트랜지스터 (106) 를 오프 상태로 할 수 있다.
즉, 본 제 2 실시형태에 의하면, 제 1 실시형태와 같이, 소정의 마진을 취하여 역류 방지 트랜지스터 (106) 를 오프 상태로 하는 것이 아니라, 출력단 트랜지스터 (102) 에 역류 전류가 흐르기 시작하는 타이밍에서 역류 방지 트랜지스터 (106) 를 오프 상태로 하는 것이 가능해져, 출력단 트랜지스터 (102) 를 통한 출력 단자 (105) 로부터의 역류 전류가 볼티지 레귤레이터 (1) 내로 유입되는 것을 방지할 수 있다. 여기서, 소정의 마진이란, 출력단 트랜지스터 (102) 의 드레인 (D)-백 게이트 (BG) 사이의 기생 다이오드의 순방향 전압 Vf 이다.
도 2(b) 는, PN 접합 소자 (110) 를 p 채널형 MOS 트랜지스터인 PMOS 트랜지스터 (150) 로 형성한 구성예를 나타내고 있다.
이 PMOS 트랜지스터 (150) 는, 소스 (S) 가 배선 (202) 을 통하여 출력 단자 (105) 에 접속되고, 게이트 (G), 드레인 (D) 및 백 게이트 (BG) 의 각각이 제 1 트랜지스터 (107) 의 소스 (S) 에 접속되어 있다.
상기 서술한 바와 같이, 도 2(b) 에 나타내는 구성예로는, 출력단 트랜지스터 (102) 의 기생 다이오드와 동일한 구조가 되도록, PMOS 트랜지스터 (150) 의 드레인 (D)-백 게이트 (BG) 사이의 기생 다이오드로서, PN 접합 소자 (110) 를 형성하고 있다. 이와 같이, PN 접합 소자 (110) 를 출력단 트랜지스터 (102) 의 기생 다이오드와 동종의 소자로 구성함으로써, 기생 다이오드의 순방향 특성이 동일 (Vf = Vf 110) 해져, 단순한 PN 접합 소자와 비교하여, 보다 프로세스 편차나 온도 변화에 대한 순방향 전압의 변화를 억제할 수 있다.
＜제 3 실시형태＞
이하, 도면을 참조하여, 본 발명의 제 3 실시형태에 대해서 설명한다. 도 3 은, 본 발명의 제 3 실시형태에 의한 역류 방지 제어부 (111B) 를 나타내는 개략 블록도이다. 제 2 실시형태와 상이한 점은, 역류 방지 제어부 (111B) 에 있어서, 정전류 인버터 (109) 의 접속점 (P1) 과 역류 방지 트랜지스터 (106) 의 게이트 (G) 사이에 파형 정형 회로 (401) 가 개삽되어 있는 구성이다.
파형 정형 회로 (401) 는, 인버터 (402) 와 인버터 (403) 가 직렬로 접속되어 구성되어 있다. 또, 용량 소자 (콘덴서) (404) 는, 인버터 (402) 의 출력 단자와 인버터 (403) 의 입력 단자 사이에 일단이 접속되고, 타단이 접지되어 있다.
파형 정형 회로 (401) 는, 접속점 (P1) 가 소정의 전압으로 상승했을 때,「H」레벨의 신호를 역류 방지 트랜지스터 (106) 의 게이트 (G) 에 대해서 출력하고, 이「H」레벨의 신호에 의해서 역류 방지 트랜지스터 (106) 를 오프 상태로 한다.
또, 용량 소자 (404) 는, 인버터 (402) 의 출력 변화를 지연시켜 인버터 (403) 에 대해서 공급하기 위해서 형성되어 있다. 이 지연된 시간은, 역류 방지 트랜지스터 (106) 를 오프 상태로 하는 타이밍 조정에 사용된다.
본 제 3 실시형태에 의하면, 접속점 (P1) 이 소정의 전압으로 된 시점에서, 파형 정형 회로 (401) 가 역류 방지 트랜지스터 (106) 의 게이트 (G) 에 대해서, 역류 방지 트랜지스터 (106) 를 오프 상태로 하는「H」레벨의 신호를 출력하기 때문에, 제 2 실시형태와 비교하여 역류 방지 트랜지스터 (106) 를 고속으로 오프 상태로 하는 것이 가능해진다.
또, 본 제 3 실시형태에 의하면, 용량 소자 (404) 의 용량을 조정함으로써, 출력 전압 Vout 가 전원 전압 VDD 와 순방향 전압 Vf 의 가산치를 초과하고 나서 역류 방지 트랜지스터 (106) 를 오프 상태로 할 때까지의 시간을 용이하게 제어할 수 있다.
또, 제 1 실시형태의 역류 방지 제어부 (111) 에 있어서도, 도 1 에 있어서의 정전류 인버터 (109) 의 접속점 (P1) 과, 역류 방지 트랜지스터 (106) 의 게이트 (G) 사이에, 상기 서술한 파형 정형 회로 (401) 를 개삽하는 구성으로 해도 된다.
＜제 4 실시형태＞
이하, 도면을 참조하여, 본 발명의 제 4 실시형태에 대해서 설명한다. 도 4 는, 본 발명의 제 4 실시형태에 의한 역류 방지 제어부 (111C) 를 나타내는 개략 블록도이다. 제 2 실시형태와 상이한 점은, 역류 방지 제어부 (111C) 에 있어서, 정전류 인버터 (109) 대신에 정전류 인버터 회로 (509) 와, 파형 정형 회로 (501) 의 각각이 구비된 점이다.
파형 정형 회로 (501) 는, 인버터 (502) 와 인버터 (503) 가 직렬로 접속되어 구성되어 있다.
정전류 인버터 회로 (509) 는, 제 1 트랜지스터 (107) 와, 제 2 트랜지스터 (108) 와, 제 1 트랜지스터 (107) 및 제 2 트랜지스터 (108) 의 각각과 동일한 디플리션형의 p 채널형 MOS 트랜지스터인 제 3 트랜지스터 (519) 와 스위치 소자 (504) 를 구비하고 있다.
정전류 인버터 회로 (509) 에 있어서, 제 1 트랜지스터 (107) 는, 게이트 (G) 가 배선 (201) 을 통하여 입력 단자 (104) 에 접속되고, 소스 (S) 가 PN 접합 소자 (110) 를 통하여 출력 단자 (105) 에 접속되고, 드레인 (D) 이 접속점 (P1) 과 접속되어 있다.
제 2 트랜지스터 (108) 는, 소스 (S) 와 게이트 (G) 가 접속점 (P1) 및 제 3 트랜지스터 (519) 의 게이트 (G) 에 접속되고, 드레인 (D) 이 접속점 (P2) 을 통하여 제 3 트랜지스터 (519) 의 소스 (S) 에 접속되어 있다.
제 3 트랜지스터 (519) 는, 드레인 (D) 이 접지되어 있다.
스위치 소자 (504) 는, 일단이 접속점 (P2) 에 접속되고, 타단이 접지되며, 제어 단자가 인버터 (502) 의 출력 단자에 접속되어 있다. 여기서, 스위치 소자 (504) 는, 제어 단자에 대해서「H」레벨의 신호가 공급되었을 경우에 일단과 타단이 단락된 상태 (온 상태), 일방 제어 단자에 대해서「L」레벨의 신호가 공급된 경우에 일단과 타단이 해방된 상태 (오프 상태) 가 된다.
상기 서술한 정전류 인버터 회로 (509) 는, 스위치 소자 (504) 의 온 상태 및 오프 상태에 의해서, 역류 방지 트랜지스터 (106) 의 온/오프 제어에 있어서의 출력 전압 Vout 의 전압값에 대해서 히스테리시스성을 가질 수 있다.
즉, 정상 상태인 VDD ＋ Vf 110 ≥ Vout 의 경우, 접속점 (P1) 가「L」레벨이고, 인버터 (502) 가 출력하는 신호 레벨이「H」레벨이기 때문에, 스위치 소자 (504) 는, 제어 단자에「H」레벨의 신호가 공급되어, 온 상태로 되어 있다. 이 때문에, 제 2 트랜지스터 (108) 의 드레인 (D) 이 접지된 상태이고, 정전류 인버터 회로 (509) 의 임계값 전압 Vth 509 는, 제 1 내지 제 3 실시형태에 있어서의 정전류 인버터 (109) 의 임계값 전압 Vth 109 와 마찬가지로 0 V 이다.
한편, 역류 전류가 흐르는 이상 상태인 VDD ＋ Vf 110 ＜ Vout 의 경우, 스위치 소자 (504) 는, 접속점 (P1) 의 전압이 상승하여, 인버터 (502) 가 출력하는 신호 레벨이「L」레벨이 되기 때문에, 스위치 소자 (504) 는, 제어 단자에「L」레벨의 신호가 공급되어 오프 상태가 된다.
스위치 소자 (504) 가 온 상태로부터 오프 상태로 천이했을 경우, 제 2 트랜지스터 (108) 의 드레인 (D) 과 접지 사이에 제 3 트랜지스터 (519) 가 저항으로서 개삽되고, 제 2 트랜지스터 (108) 에 흐르는 전류가 감소한다. 이로써, 정전류 인버터 회로 (509) 는, 임계값 전압이 임계값 전압 Vth 509 보다 낮은 임계값 전압 Vth 509B 로 변화한다.
상기 서술한 구성에 의해서, 본 제 4 실시형태에 의하면, 역류 방지 트랜지스터 (106) 를 온 오프 제어하기 때문에, 출력 전압 Vout 가 전원 전압 VDD 를 초과했는지의 여부를 검출하는 정전류 인버터 회로 (509) 의 임계값 전압을, 역류 방지 트랜지스터 (106) 가 온 상태와 비교하여 오프 상태인 경우를 낮출 수 있다. 따라서, 일단, 역류 방지 트랜지스터 (106) 가 오프 상태로 되었을 경우, 오프 상태로 되었을 때의 출력 전압 Vout 에 대해서 소정의 전압만큼 낮은 전압이 되지 않으면 역류 방지 트랜지스터 (106) 를 온 상태로 하지 않는 히스테리시스성을 갖게 할 수 있고, 짧은 주기로 발진하는 것과 같은 온 오프 동작에 의해서 역류 방지 트랜지스터 (106) 를 가동시키지 않는 것이 가능해져, 볼티지 레귤레이터 (1) 의 열화를 억제할 수 있다.
또, 제 1 실시형태의 역류 방지 제어부 (111) 도, 도 1 에 있어서의 정전류 인버터 (109) 를 상기 서술한 정전류 인버터 (509) 로 치환하여, 접속점 (P1) 과 역류 방지 트랜지스터 (106) 의 게이트 (G) 사이에, 상기 서술한 파형 정형 회로 (501) 를 개삽하는 구성으로 해도 된다.
＜제 5 실시형태＞
이하, 도면을 참조하여, 본 발명의 제 5 실시형태에 대해서 설명한다. 도 5 는, 본 발명의 제 5 실시형태에 의한 역류 방지 제어부 (111D) 를 사용한 전원 회로를 나타내는 개략 블록도이다. 제 2 실시형태와 상이한 점은, 역류 방지 제어부 (111D) 에 있어서, 전류 제어 회로 (605) 와 저항 (701) 이 구비된 점이다.
전류 제어 회로 (605) 는, 인버터 (601), 제 4 트랜지스터 (602) 및 정전류원 (603) 의 각각이 구비되어 있다.
인버터 (601) 는, 입력 단자가 정전류 인버터 (109) 의 접속점 (P1) 에 접속되고, 출력 단자가 제 4 트랜지스터 (602) 의 게이트 (G) 에 접속되어 있다.
제 4 트랜지스터 (602) 는, n 채널 MOS 트랜지스터로서, 드레인 (D) 이 역류 방지 트랜지스터 (106) 의 게이트 (G) 와 접속점 (P3) 를 통하여 접속되고, 소스 (S) 가 정전류원 (603) 을 통하여 접지되어 있다.
저항 (701) 은, 일단이 역류 방지 트랜지스터 (106) 의 드레인 (D) 에 접속되고, 타단이 접속점 (P3) 을 통하여 제 4 트랜지스터 (602) 의 드레인 (D) 에 접속되어 있다. 저항 (701) 의 저항값은, 제 4 트랜지스터 (602) 가 온 상태로 되었을 때, 접속점 (P3) 의 전압이 정전류원 (603) 에 의해서 역류 방지 트랜지스터 (106) 가 온 상태로 되도록, 충분히 크게 설정되어 있다.
정상 상태인 VDD ＋ Vf 110 ≥ Vout 의 경우, 접속점 (P1) 이「L」레벨이고, 인버터 (601) 가 출력하는 신호 레벨이「H」레벨이기 때문에, 제 4 트랜지스터 (602) 는, 게이트 (G) 에「H」레벨의 신호가 공급되고 있어, 온 상태로 되어 있다. 이로써 접속점 (P3) 의 전압이 저하되기 때문에, 역류 방지 트랜지스터 (106) 는 온 상태가 된다.
한편, 역류 전류가 흐르는 이상 상태인 VDD ＋ Vf 110 ＜ Vout 의 경우, 접속점 (P1) 의 전압이 상승하여, 인버터 (601) 가 출력하는 신호 레벨이「L」레벨이 되기 때문에, 제 4 트랜지스터 (602) 는 오프 상태가 된다. 이로써, 저항 (701) 에 전류가 흐르지 않게 되어, 접속점 (P3) 의 전압은 역류 방지 트랜지스터 (106) 의 드레인 (D) 전압과 동일해지기 때문에, 역류 방지 트랜지스터 (106) 는 오프 상태가 된다.
본 실시형태에 의하면, 저항 (701) 과 제 4 트랜지스터 (602) 와 정전류원 (603) 으로 이루어지는 인버터의 출력에 의해서, 역류 방지 트랜지스터 (106) 의 게이트 제어를 행하고 있고, 저항 (701) 의 저항값이나 정전류원 (603) 의 전류치를 조정함으로써, 역류 방지 트랜지스터 (106) 가 온 상태일 때의 게이트 전압을 제어할 수 있어, 역류 방지 트랜지스터 (106) 의 게이트 (G) 의 열화를 방지할 수 있다는 효과가 있다.
또, 제 1 실시형태의 역류 방지 제어부 (111) 도, 역류 방지 제어부 (111D) 와 동일한 구성으로 하고, 도 1 에 있어서의 정전류 인버터 (109) 의 접속점 (P1) 과 역류 방지 트랜지스터 (106) 의 게이트 (G) 사이에, 상기 서술한 전류 제어 회로 (605) 를 개삽하고, 역류 방지 트랜지스터 (106) 의 게이트 (G) 및 드레인 (D) 사이에 저항 (701) 을 개삽하는 구성으로 해도 된다.
또, 제 1 실시형태 내지 제 5 실시형태에 있어서는, 전원 회로로서 출력 전압 Vout 가 기준 전압 Vref 와 동일하게 제어되는 볼티지 팔로어 (트래커) 형의 볼티지 레귤레이터 (1) 를 예로 하여 설명했지만, 출력 전압 Vout 를 분압 저항으로 분압한 귀환 전압 Vfb 와 기준 전압 Vref 가 동일해지도록 제어되는 강압형의 볼티지 레귤레이터 등의 전원의 출력단에 있어서의 출력단 트랜지스터로부터의 역류 전류를 방지하는 구성에 사용해도 된다.
이상으로, 이 발명의 실시형태를 도면을 참조하여 상세히 서술해 왔지만, 구체적인 구성은 이 실시형태에 한정되는 것이 아니고, 이 발명의 요지를 일탈하지 않는 범위의 설계 등도 포함된다.
1 : 볼티지 레귤레이터
100 : 역류 방지 회로
101 : 차동 증폭 회로
102 : 출력단 트랜지스터
103 : 기준 전원
104 : 입력 단자
105 : 출력 단자
106 : 역류 방지 트랜지스터
107 : 제 1 트랜지스터
108 : 제 2 트랜지스터
109 : 정전류 인버터
110 : PN 접합 소자
111, 111A, 111B, 111C, 111D : 역류 방지 제어부
150 : PMOS 트랜지스터
201, 202, 203 : 배선
401, 501 : 파형 정형 회로
402, 403, 502, 503, 601 : 인버터
404 : 용량 소자
504 : 스위치 소자
519 : 제 3 트랜지스터
602 : 제 4 트랜지스터
603 : 정전류원
701 : 저항

Claims (14)

  1. 전원 전압이 공급되는 입력 단자와, 출력 단자로부터 소정의 출력 전압을 출력하는 p 채널 MOS 트랜지스터인 출력단 트랜지스터 사이에 직렬로 개삽된 p 채널 MOS 트랜지스터인 역류 방지 트랜지스터와,
    상기 출력 전압이 상기 전원 전압을 초과했을 경우에, 상기 역류 방지 트랜지스터를 온 상태로부터 오프 상태로 하는 역류 방지 제어부를 구비하고,
    상기 역류 방지 제어부가,
    디플리션형의 p 채널 MOS 트랜지스터로서, 소스가 상기 출력 단자에 접속되고, 게이트가 상기 입력 단자에 접속된 제 1 트랜지스터와,
    디플리션형의 p 채널 MOS 트랜지스터로서, 소스가 자체의 게이트, 상기 제 1 트랜지스터의 드레인 및 상기 역류 방지 트랜지스터의 게이트의 각각에 대해서 접속되고, 드레인이 접지된 제 2 트랜지스터를 갖고,
    상기 제 1 트랜지스터의 드레인의 전압에 의해서 상기 역류 방지 트랜지스터의 온/오프 제어를 행하는 것을 특징으로 하는 역류 방지 회로.
  2. 제 1 항에 있어서,
    상기 제 1 트랜지스터와, 상기 제 2 트랜지스터의 각각의 게이트의 애스펙트비가 동등하게 형성되어 있고,
    상기 제 1 트랜지스터의 소스에 인가되는 상기 출력 전압이, 상기 제 1 트랜지스터의 게이트에 인가되는 상기 전원 전압을 초과하면, 상기 제 1 트랜지스터의 드레인의 전압이 상승하여, 상기 역류 방지 트랜지스터를 오프로 하는 것을 특징으로 하는 역류 방지 회로.
  3. 제 1 항에 있어서,
    상기 출력 단자와 상기 제 1 트랜지스터의 소스 사이에 순방향으로 개삽되어 있는 PN 접합 소자를 추가로 구비하는 것을 특징으로 하는 역류 방지 회로.
  4. 제 1 항에 있어서,
    상기 제 1 트랜지스터의 드레인과, 상기 역류 방지 트랜지스터의 게이트 사이에 개삽된 파형 정형 회로를 추가로 구비한 것을 특징으로 하는 역류 방지 회로.
  5. 제 1 항에 있어서,
    상기 역류 방지 트랜지스터의 드레인 및 게이트 사이에 개삽된 저항과,
    상기 역류 방지 트랜지스터의 게이트와 상기 제 1 트랜지스터의 드레인 사이에 개삽되고, 상기 제 1 트랜지스터의 드레인의 전압에 의해서 상기 저항에 흘리는 전류를 제어하는 전류 제어부를 추가로 구비하고,
    상기 전류 제어부가, 상기 출력 전압이 상기 전원 전압을 초과했을 경우에, 상기 저항에 흐르는 전류를 증가시키는 것을 특징으로 하는 역류 방지 회로.
  6. 제 1 항에 있어서,
    상기 제 2 트랜지스터의 드레인과 접지 사이에, p 채널형의 디플리션 MOS 트랜지스터인 제 3 트랜지스터 및 스위치의 각각이 병렬로 개삽되고,
    상기 제 3 트랜지스터는, 소스가 상기 제 2 트랜지스터의 드레인에 접속되고, 게이트가 상기 제 2 트랜지스터의 게이트에 접속되며, 드레인이 접지되고,
    상기 스위치는, 상기 역류 방지 트랜지스터와 함께, 상기 역류 방지 제어부에 의해서 온 오프 제어되는 것을 특징으로 하는 역류 방지 회로.
  7. 제 2 항에 있어서,
    상기 출력 단자와 상기 제 1 트랜지스터의 소스 사이에 순방향으로 개삽되어 있는 PN 접합 소자를 추가로 구비하는 것을 특징으로 하는 역류 방지 회로.
  8. 제 2 항에 있어서,
    상기 제 1 트랜지스터의 드레인과, 상기 역류 방지 트랜지스터의 게이트 사이에 개삽된 파형 정형 회로를 추가로 구비한 것을 특징으로 하는 역류 방지 회로.
  9. 제 2 항에 있어서,
    상기 제 2 트랜지스터의 드레인과 접지 사이에, p 채널형의 디플리션 MOS 트랜지스터인 제 3 트랜지스터 및 스위치의 각각이 병렬로 개삽되고,
    상기 제 3 트랜지스터는, 소스가 상기 제 2 트랜지스터의 드레인에 접속되고, 게이트가 상기 제 2 트랜지스터의 게이트에 접속되며, 드레인이 접지되고,
    상기 스위치는, 상기 역류 방지 트랜지스터와 함께, 상기 역류 방지 제어부에 의해서 온 오프 제어되는 것을 특징으로 하는 역류 방지 회로.
  10. 제 3 항에 있어서,
    상기 제 1 트랜지스터의 드레인과, 상기 역류 방지 트랜지스터의 게이트 사이에 개삽된 파형 정형 회로를 추가로 구비한 것을 특징으로 하는 역류 방지 회로.
  11. 제 3 항에 있어서,
    상기 제 2 트랜지스터의 드레인과 접지 사이에, p 채널형의 디플리션 MOS 트랜지스터인 제 3 트랜지스터 및 스위치의 각각이 병렬로 개삽되고,
    상기 제 3 트랜지스터는, 소스가 상기 제 2 트랜지스터의 드레인에 접속되고, 게이트가 상기 제 2 트랜지스터의 게이트에 접속되며, 드레인이 접지되고,
    상기 스위치는, 상기 역류 방지 트랜지스터와 함께, 상기 역류 방지 제어부에 의해서 온 오프 제어되는 것을 특징으로 하는 역류 방지 회로.
  12. 제 4 항에 있어서,
    상기 제 2 트랜지스터의 드레인과 접지 사이에, p 채널형의 디플리션 MOS 트랜지스터인 제 3 트랜지스터 및 스위치의 각각이 병렬로 개삽되고,
    상기 제 3 트랜지스터는, 소스가 상기 제 2 트랜지스터의 드레인에 접속되고, 게이트가 상기 제 2 트랜지스터의 게이트에 접속되며, 드레인이 접지되고,
    상기 스위치는, 상기 역류 방지 트랜지스터와 함께, 상기 역류 방지 제어부에 의해서 온 오프 제어되는 것을 특징으로 하는 역류 방지 회로.
  13. 제 5 항에 있어서,
    상기 제 2 트랜지스터의 드레인과 접지 사이에, p 채널형의 디플리션 MOS 트랜지스터인 제 3 트랜지스터 및 스위치의 각각이 병렬로 개삽되고,
    상기 제 3 트랜지스터는, 소스가 상기 제 2 트랜지스터의 드레인에 접속되고, 게이트가 상기 제 2 트랜지스터의 게이트에 접속되며, 드레인이 접지되고,
    상기 스위치는, 상기 역류 방지 트랜지스터와 함께, 상기 역류 방지 제어부에 의해서 온 오프 제어되는 것을 특징으로 하는 역류 방지 회로.
  14. p 채널 MOS 트랜지스터로서, 소스에 대해서 입력 단자로부터 전원 전압이 공급되고, 게이트에 인가되는 게이트 전압에 대응하여, 출력 단자에 대해서 드레인으로부터 소정의 출력 전압을 출력하는 출력단 트랜지스터와,
    p 채널 MOS 트랜지스터로서, 소스가 상기 입력 단자에 접속되고, 드레인이 상기 출력단 트랜지스터의 소스와 접속되고, 상기 출력단 트랜지스터의 소스측의 기생 다이오드를 통하여 상기 출력 단자로부터 유입되는 역류 전류를 방지하는 역류 방지 트랜지스터와,
    상기 출력 전압이 상기 전원 전압을 초과했을 경우에, 상기 역류 방지 트랜지스터를 온 상태로부터 오프 상태로 하는 역류 방지 제어부를 구비하고,
    상기 역류 방지 제어부가,
    디플리션형의 p 채널 MOS 트랜지스터로서, 상기 출력 단자에 소스가 접속되고, 상기 입력 단자에 게이트가 접속된 제 1 트랜지스터와,
    디플리션형의 p 채널 MOS 트랜지스터로서, 소스 및 게이트가 상기 제 1 트랜지스터의 드레인과 상기 역류 방지 트랜지스터의 게이트의 각각에 대해서 접속되고, 드레인이 접지된 제 2 트랜지스터를 갖고 있는 것을 특징으로 하는 전원 회로.
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