JP2006228027A - 電源装置及び電源制御方法 - Google Patents

Abstract

【課題】入力端子と出力端子との間に設けられ、入力端子から出力端子に供給する電流を制御するＭＯＳトランジスタと、出力端子の電圧を検出し、出力端子の電圧が一定となるようにＭＯＳトランジスタを制御する電圧制御手段とを有する電源装置及び電源制御方法に関し、小型化が可能となる電源装置及び電源制御方法を提供することを目的とする。
【解決手段】本発明は、入力端子（Ｔin）と出力端子（Ｔout）との間に設けられ、入力端子（Ｔin）から出力端子（Ｔout）に供給する電流を制御するＭＯＳトランジスタ（Ｍ１）と、出力端子（Ｔout）の電圧を検出し、出力端子（Ｔout）の電圧が一定となるようにＭＯＳトランジスタ（Ｍ１）を制御する電圧制御手段（Ｒ１、Ｒ２、１３１、１３２、１３３）とを有する電源装置において、入力端子（Ｔin）と出力端子（Ｔout）との間が逆バイアス状態のときにＭＯＳトランジスタ（Ｍ１）をオフし、逆電流を防止する逆電流防止手段（２３１、２３２、２３３）を有することを特徴とする。
【選択図】図２

Description

本発明は電源装置及び電源制御方法に係り、特に、入力端子と出力端子との間に設けられ、入力端子から出力端子に供給する電流を制御するＭＯＳトランジスタと、出力端子の電圧を検出し、出力端子の電圧が一定となるようにＭＯＳトランジスタを制御する電圧制御手段とを有する電源装置及び電源制御方法に関する。

ＣＰＵなどは、電源電圧が所定値より低下すると、内部の論理などが不定状態となり、処理が行なえなくなり、処理途中のデータが失われることになる。このため、メイン電源電圧が規定値より低下した場合に、ＣＰＵ自身がこれを検出して、電源の供給をバックアップ電源に切り替える構成とされている。

図７は従来のバックアップ電源システムの一例のシステム構成図を示す。

従来のバックアップ電源システム１００は、メイン電源１１１、バックアップ電源１１２、切替スイッチ１１３、安定化電源回路１１４、１１５から構成され、ＣＰＵ１１６に電源を供給している。メイン電源１１１は、切替スイッチ１１３を介して安定化電源回路１１４に直流電圧ＶDDを供給している。安定化電源回路１１４は、メイン電源１１１から供給された直流電圧ＶDDを安定化して、ＣＰＵ１１６に供給する。

また、バックアップ電源１１２は蓄電池から構成されており、切替スイッチ１１３を介して安定化電源回路１１５に直流電圧ＶDDを供給している。安定化電源回路１１５は、バックアップ電源１１２から供給された直流電圧ＶDDを安定化して、ＣＰＵ１１６に供給する。

切替スイッチ１１３は、ＣＰＵ１１６からの切替信号に応じてメイン電源１１１と安定化電源回路１１４との接続、及び、バックアップ電源１１１と安定化電源回路１１５との接続を切り替えるスイッチである。ＣＰＵ１１６は安定化電源回路１１４から供給される直流電圧が所定レベル以上のときには切替信号をローレベルとし、所定レベル未満となる切替信号をハイレベルとする。

切替スイッチ１１３は切替信号がローレベルのときには、メイン電源１１１を安定化電源回路１１４に供給し、バックアップ電源１１２と安定化電源回路１１５とを切断するように切り替わる。また、切替スイッチ１１３は切替信号がハイレベルのときには、バックアップ電源１１２を安定化電源回路１１５に供給し、メイン電源１１１と安定化電源回路１１４とを切断するように切り替わる。

これによって、ＣＰＵ１１６の駆動電圧が規定レベル以下にならないようにしていた。

〔安定化電源回路１１４〕
次に安定化電源回路１１４について説明する。

安定化電源回路１１４は、キャパシタＣ11、Ｃ12、レギュレータＩＣ１２１、逆流防止ダイオードＤ１から構成されている。メイン電源１１１からの電源は、キャパシタＣ11で平滑化されて、レギュレータＩＣ１２１に供給される。

図８はレギュレータＩＣ１２１のブロック構成図を示す。

レギュレータＩＣ１２１は、パワーＭＯＳトランジスタＭ１、バイアス部１３１、基準電源部１３２、エラーアンプ１３３、分割抵抗Ｒ11、Ｒ12から構成されている。

入力端子Ｔinには、メイン電源１１１から直流電圧ＶDDが供給される。このとき、入力端子Ｔinと接地との間にキャパシタＣ11が接続されている。キャパシタＣ11は、メイン電源１１１からの直流電圧ＶDDを平滑化する。

入力端子Ｔinに供給された直流電圧ＶDDは、バイアス電源部１３１に供給される。バイアス電源部１３１は、入力端子Ｔinに供給される入力電圧ＶDDからバイアス電源を生成し、基準電源部１３２に供給する。また、バイアス電源部１３１には、チップイネーブル端子Ｔceが接続されている。チップイネーブル端子Ｔceには、チップイネーブル信号が供給される。バイアス電源部１３１は、チップイネーブル端子Ｔceに供給されるチップイネーブル信号がハイレベルのときには、基準電圧源１３２にバイアス電圧を供給し、チップイネーブル信号がローレベルのときには、基準電源部１３２への基準電圧の供給を停止する。

基準電源部１３２は、バイアス電源部１３１から供給されるバイアス電圧より基準電圧を生成する。基準電源部１３２で生成された基準電圧は、エラーアンプ１３３に供給される。

また、分割抵抗Ｒ11、Ｒ12は、出力端子Ｔoutとグランド端子Ｔgndとの間に直列に接続されている。分割抵抗Ｒ11、Ｒ12は、出力端子Ｔoutから出力される出力電圧Ｖoutをその抵抗比で分割し、分割電圧をその接続点から出力する。分割電圧は、出力電圧Ｖoutに応じた電圧となっている。分割抵抗Ｒ11と分割抵抗Ｒ12との接続点は、エラーアンプ１３３に接続されている。

エラーアンプ１３３は、ＭＯＳトランジスタＭ２、Ｍ３、Ｍ４、Ｍ５、電流源１４１によって、差動アンプを構成している。エラーアンプ１３３は、基準電源部１３２からの基準電圧と抵抗Ｒ11と抵抗Ｒ12との接続点の検出電圧との差電圧をパワーＭＯＳトランジスタＭ１のゲートに供給する。パワーＭＯＳトランジスタＭ１はゲート電圧に応じて入力端子Ｔinから出力端子Ｔoutに流す電流を制御し、出力端子Ｔoutから出力される出力電圧Ｖoutが一定電圧となるように制御している。

レギュレータＩＣ１２１により、出力端子Ｔoutの出力電圧Ｖoutが一定に制御される。レギュレータＩＣ１２１の出力端子Ｔoutと接地との間には、キャパシタＣ12が接続されている。キャパシタＣ12は、出力端子Ｔoutから出力される出力電圧Ｖoutを平滑化する。

出力端子Ｔoutは、逆流防止用ダイオードＤ１を通してＣＰＵ１１６に接続されており、ＣＰＵ１１６に出力電圧Ｖoutを供給する。

このとき、レギュレータＩＣ１２１に入力端子Ｔinと出力端子Ｔinとの関係が逆バイアス状態となると、パワーＭＯＳトランジスタＭ１に逆電流が流れる。なお、逆バイアス状態は、レギュレータＩＣ１２１の出力端子Ｔoutの電圧Ｖoutが入力端子Ｔinの電圧ＶDDに比べて大きくなる状態であり、例えば、メイン電源１１１をオフし、バックアップ電源１１２をオンしたときに、メイン電源１１１の安定化電源回路１１４がこの状態となる。

パワーＭＯＳトランジスタＭ１に逆電流が流れることによって、バックアップ電源１１２の電力がレギュレータＩＣ１２１で消費されることを防止するため、レギュレータＩＣ１２１の出力端子Ｔoutには、逆流防止用ダイオードＤ１が外付けで、順方向に接続されていた。

なお、安定化電源回路１１５は、安定化電源回路１１４と同一の構成であるため、その説明は省略する。

安定化電源回路１１５についてもメイン電源１１１がオンし、バックアップ電源１１２がオフになると、レギュレータＩＣ１２１が逆バイアス状態となるため、レギュレータＩＣ１２１の出力端子Ｔoutには、逆流防止用ダイオードＤ１が外付けで、順方向に接続されていた。

しかるに、従来のこの種の電源装置によりバックアップ電源システムを構築すると、外付けで逆流防止用ダイオードＤ１、Ｄ２が必要となる。このため、システムが大型化するなどの問題点があった。このため、逆流防止用ダイオードを削除する要求がある。

本発明は上記の点に鑑みてなされたもので、小型化が可能となる電源装置及び電源制御方法に関する。

本発明は、入力端子（Ｔin）と出力端子（Ｔout）との間に設けられ、入力端子（Ｔin）から出力端子（Ｔout）に供給する電流を制御するＭＯＳトランジスタ（Ｍ１）と、出力端子（Ｔout）の電圧を検出し、出力端子（Ｔout）の電圧が一定となるようにＭＯＳトランジスタ（Ｍ１）を制御する電圧制御手段（Ｒ１、Ｒ２、１３１、１３２、１３３）とを有する電源装置において、入力端子（Ｔin）と出力端子（Ｔout）との間が逆バイアス状態のときにＭＯＳトランジスタ（Ｍ１）をオフし、逆電流を防止する逆電流防止手段（２３１、２３２、２３３）を有することを特徴とする。

逆電流防止手段（２３１、２３２、２３３）は、ＭＯＳトランジスタ（Ｍ１）のバックゲートと入力端子（Ｔin）との接続を制御する第１の逆電流防止手段（２３１、２３２）と、ＭＯＳトランジスタ（Ｍ１）のゲートとドレインとの電位を一致させる第２の逆電流防止手段（２３３）とを有することを特徴とする。

第１の逆電流防止手段（２３１、２３２）は、入力端子（Ｔin）とＭＯＳトランジスタ（Ｍ１）のバックゲートとの間に設けられた第１のトランジスタ（Ｍ６）から構成されたことを特徴とする請求項２記載の電源装置。

第２の逆電流防止手段（２３３）は、ＭＯＳトランジスタ（Ｍ１）のゲートと出力端子（Ｔout）との間に設けられた第２のトランジスタ（Ｍ７）から構成されたことを特徴とする。

なお、上記参照符号はあくまでも参考であり、これによって、特許請求の範囲が限定されるものではない。

本発明によれば、入力端子と出力端子との間に設けられ、入力端子から出力端子に供給する電流を制御するＭＯＳトランジスタを、出力端子の電圧に応じて出力端子の電圧が一定となるように前記ＭＯＳトランジスタを制御する場合に、入力端子と出力端子との間が逆バイアス状態になったとき、ＭＯＳトランジスタをオフさせることによって、逆電流を防止することにより、逆バイアス状態となる場合に逆流防止用のダイオードを設ける必要がなく、簡単構成で逆流を防止できる等の特長を有する。

図１は本発明の一実施例のシステム構成図を示す。同図中、図７と同一構成部分には同一符号を付し、その説明は省略する。

本実施例のバックアップ電源システム２００は、安定化電源回路２１４、２１５の構成が図７のバックアップ電源システム１００とは相違する。

本実施例の安定化電源回路２１４は、レギュレータＩＣ２２１にパワーＭＯＳトランジスタＭ１の逆流電流を防止する回路を設けた構成とし、これに伴い、外付けで逆流防止用ダイオードＤ１を削除できる構成とされている。

図２はレギュレータＩＣ２２１のブロック構成図を示す。

レギュレータＩＣ２２１は、１チップの半導体装置であり、インバータ２３１、第１の逆流防止回路２３２、第２の逆流防止回路２３３から構成されている。インバータ２３１はＭＯＳトランジスタＭ11、Ｍ12から構成されており、出力端子Ｔoutとグランド端子Ｔgndとの間に接続され、出力電圧Ｖoutを駆動電源として駆動されている。インバータ２２１は、入力端子Ｔinの入力電圧ＶDDが出力端子Ｔoutの出力電圧Ｖoutより大きい、通常動作時には入力がハイレベルとなる。このとき、出力はローレベルとなる。また、インバータ２３１は、入力端子Ｔinの入力電圧ＶDDが出力端子Ｔoutの出力電圧Ｖoutより小さくなる、バックアップ時には入力がローレベルとなり、出力はハイレベルとなる。インバータ２３１の出力は、第１の逆流防止回路２３２に供給される。

第１の逆流防止回路２３２は、ｐチャネルＭＯＳトランジスタＭ６から構成されている。ＭＯＳトランジスタＭ６は、ドレイン及びバックゲートがパワーＭＯＳトランジスタＭ１のバックゲートに接続され、ソースが入力端子Ｔinに接続されている。第１の逆流防止回路２３２は、逆バイアス時にパワーＭＯＳトランジスタＭ１のバックゲートを入力端子Ｔinから切断することによって、電流の逆流を防止する。

また、第２の逆流防止回路２３３は、ｐチャネルＭＯＳトランジスタＭ７、Ｍ８から構成されている。

ＭＯＳトランジスタＭ７は、ドレインが出力端子Ｔoutに接続され、ソース及びバックゲートがエラーアンプ１３３の非反転出力端子に接続され、ゲートが入力端子Ｔinに接続されている。ＭＯＳトランジスタＭ８は、ドレインが出力端子Ｔoutに接続され、ソース及びバックゲートがエラーアンプ１３３の反転出力端子に接続され、ゲートが入力端子Ｔinに接続されている。

第２の逆流防止回路２３３は、逆バイアス時にＭＯＳトランジスタＭ７、Ｍ８をオンすることにより、パワーＭＯＳトランジスタＭ１のゲート電位をドレイン電位に一致させるとともに、ＭＯＳトランジスタＭ２、Ｍ３のゲート−ドレイン間電圧を０とすることにより、パワーＭＯＳトランジスタＭ１がオンすることを防止することによって、電流の逆流を防止している。

〔動作〕
図３は本発明の一実施例の動作説明図、図４は通常動作時の寄生素子の状態を示す図、図５は逆流動作時の寄生素子の状態を示す図、図６は第２の逆流防止回路２３３の動作を説明するための図を示す。

本実施例のレギュレータＩＣ２２１は、動作モードとして、通常動作、オフ動作、逆バイアス動作が存在する。

まず、通常動作時の動作を説明する。

通常動作時には、入力端子Ｔinには入力電圧ＶDDが印加され、出力端子Ｔoutからは出力電圧Ｖout（＜ＶDD）が出力されている。また、チップイネーブル端子Ｔceはハイレベルとされ、バイアス電源部１３１は動作状態とされ、バイアス電圧が基準電圧部１３２に印加された状態とされている。

このとき、インバータ２３１の入力はハイレベルとなり、出力はローレベルとなる。また、第１の逆流防止回路２３２を構成するＭＯＳトランジスタＭ６は、オンする。ＭＯＳトランジスタＭ６がオンすることにより、図４に示すようにパワーＭＯＳトランジスタＭ１のバックゲートには、入力電圧ＶDDに相当する電圧が印加される。

また、このとき、インバータ２３１の入力がハイレベルとなることにより、第２の逆流防止回路２３３を構成するＭＯＳトランジスタＭ７、Ｍ８はオフする。ＭＯＳトランジスタＭ７がオフすることによって、パワーＭＯＳトランジスタＭ１はエラーアンプ１３３の出力によって動作する。また、ＭＯＳトランジスタＭ８がオフすることによって、エラーアンプ１３３は通常動作を行なう。

次にオフ時の動作を説明する。

オフ時には、入力端子Ｔinに入力電圧ＶDDが印加され、チップイネーブル端子Ｔceがローレベルとされ、バイアス電源部１３１が非動作状態となる。これによって、出力端子Ｔoutからは電圧が出力されない状態となる。Ｖout（＜ＶDD）が出力されている。また、チップイネーブル端子Ｔceはハイレベルとされ、バイアス電源部１３１は動作状態とされ、バイアス電圧が基準電圧部１３２に印加された状態とされている。このとき、インバータ２２１の入力はハイレベルとなり、出力はローレベルとなる。また、第１の逆流防止回路２２２を構成するＭＯＳトランジスタＭ６は、オンする。ＭＯＳトランジスタＭ６がオンすることにより、パワーＭＯＳトランジスタＭ１のバックゲートには、入力電圧ＶDDに相当する電圧が印加される。

また、このとき、インバータ２３１の入力がハイレベルとなることにより、第２の逆流防止回路２３３を構成するＭＯＳトランジスタＭ７、Ｍ８はオフする。ＭＯＳトランジスタＭ７がオフすることによって、パワーＭＯＳトランジスタＭ１はエラーアンプ１３３の出力によって動作する。また、ＭＯＳトランジスタＭ８がオフすることによって、エラーアンプ１３３は通常動作を行なう。

次に逆バイアス時の動作を説明する。

逆バイアス時には、ＣＰＵ１１６からの切替信号によって、切替スイッチ１１３が切り替えられ、メイン電源１１１が切断されるため、入力端子Ｔinには入力電圧ＶDDが印加されない状態となる。また、チップイネーブル端子Ｔceがローレベルとされ、バイアス電源部１３１が非動作状態となる。また、出力端子Ｔoutには、バックアップ電源１１２の安定化電源回路２１５から出力電圧Ｖoutが印加される。

これによって、出力端子Ｔoutからは電圧が出力されない状態となる。Ｖout（＜ＶDD）が出力されている。また、チップイネーブル端子Ｔceはハイレベルとされ、バイアス電源部１３１は動作状態とされ、バイアス電圧が基準電圧部１３２に印加された状態とされている。このとき、インバータ２２１の入力はローレベルとなり、出力はハイレベルとなる。また、第１の逆流防止回路２２２を構成するＭＯＳトランジスタＭ６はオフする。ＭＯＳトランジスタＭ６がオフすることにより、図５に示すようにパワーＭＯＳトランジスタＭ１のバックゲートと入力端子Ｔinとの間の電流経路は切断される。これによって、パワーＭＯＳトランジスタＭ１から入力端子Ｔinへの逆流電流を阻止できる。

また、このとき、図６に示すように第２の逆流防止回路２３３を構成するＭＯＳトランジスタＭ７、Ｍ８はオンする。ＭＯＳトランジスタＭ７がオンすることによりエラーアンプ１３３を構成するパワーＭＯＳトランジスタＭ１のゲート電位をドレイン電位と等しくすることができるため、パワーＭＯＳトランジスタＭ１が逆バイアスによって、オンすることを防止できる。このとき、ＭＯＳトランジスタＭ２のドレイン電位が出力電圧Ｖoutとなる。これによりトランジスタＭ２がオンすること防止するために、エラーアンプ１３３の反転入力端子と出力端子Ｔoutとの間にＭＯＳトランジスタＭ８を設けている。逆バイアス時にＭＯＳトランジスタＭ８がオンすることによりエラーアンプ１３３を構成するＭＯＳトランジスタＭ２のドレイン電位をゲート電位と等しくすることができるため、ＭＯＳトランジスタＭ２がオンすることを防止できる。

〔効果〕
本実施例によれば、パワーＭＯＳトランジスタＭ１のバックゲート及びゲート電位を第１の逆流防止回路２３２及び第２の逆流防止回路２３３により制御することにより、逆バイアス時にパワーＭＯＳトランジスタＭ１の寄生素子が働かないようにすることができ、これによって、電流の逆流を防止できる。

本発明の一実施例のシステム構成図である。 レギュレータＩＣ２２１のブロック構成図である。 本発明の一実施例の動作説明図である。 通常動作時の寄生素子の状態を示す図である。 逆流動作時の寄生素子の状態を示す図である。 第２の逆流防止回路２３３の動作を説明するための図である。 従来のバックアップ電源システムの一例のシステム構成図である。 レギュレータＩＣ１２１のブロック構成図である。

符号の説明

２００ バックアップ電源システム
１３１ バイアス電源部、１３２ 基準電源部、１３３ エラーアンプ
２２１ レギュレータＩＣ
２３１ インバータ、２３２ 第２の逆流防止回路、２３３ 第２の逆流防止回路
Ｒ１、Ｒ２ 分割抵抗

Claims (5)

1. 入力端子と出力端子との間に設けられ、前記入力端子から前記出力端子に供給する電流を制御するＭＯＳトランジスタと、前記出力端子の電圧を検出し、前記出力端子の電圧が一定となるように前記ＭＯＳトランジスタを制御する電圧制御手段とを有する電源装置において、
   前記入力端子と前記出力端子との間が逆バイアス状態のときに前記ＭＯＳトランジスタをオフし、逆電流を防止する逆電流防止手段を有することを特徴とする電源装置。
2. 前記逆電流防止手段は、前記ＭＯＳトランジスタのバックゲートと前記入力端子との接続を制御する第１の逆電流防止手段と、
   前記ＭＯＳトランジスタのゲートとドレインとの電位を一致させる第２の逆電流防止手段とを有することを特徴とする請求項１記載の電源装置。
3. 前記第１の逆電流防止手段は、前記入力端子と前記ＭＯＳトランジスタのバックゲートとの間に設けられた第１のトランジスタから構成されたことを特徴とする請求項２記載の電源装置。
4. 前記第２の逆電流防止手段は、前記ＭＯＳトランジスタのゲートと前記出力端子との間に設けられた第２のトランジスタから構成されたことを特徴とする請求項２又は３記載の電源装置。
5. 入力端子と出力端子との間に設けられ、前記入力端子から前記出力端子に供給する電流を制御するＭＯＳトランジスタを、前記出力端子の電圧に応じて前記出力端子の電圧が一定となるように前記ＭＯＳトランジスタを制御する電源制御方法において、
   前記入力端子と前記出力端子との間が逆バイアス状態のときに前記ＭＯＳトランジスタをオフさせることによって、逆電流を防止することを特徴とする電源制御方法。

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