CN109740277B - 一种集成电路版图设计优化方法和系统 - Google Patents

一种集成电路版图设计优化方法和系统 Download PDF

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Abstract

本申请提供一种集成电路版图设计优化方法和系统中，其中，所述优化方法包括：获取版图数据和仿真激励，从而判断是否存在待调节性能的晶体管，若有，则调节与所述待调节性能的晶体管的栅极相邻的栅极端对端距离；和/或，调节所述待调节性能的晶体管的栅极上覆盖的绝缘膜类型，从而在保证集成电路版图中晶体管性能的基础上，降低晶体管的功耗，得到调节后的集成电路版图，进而得到优化后的集成电路版图。

Description

一种集成电路版图设计优化方法和系统
技术领域
本发明涉及集成电路版图设计技术领域，尤其涉及一种集成电路版图设计优化方法和系统。
背景技术
在早期的集成电路制造工艺中，晶体管栅极未使用Si4N3薄膜；后在晶体管栅极上覆盖Si4N3薄膜对栅结构起到保护作用；进一步在晶体管栅结构上覆盖具有应力的Si4N3薄膜用于提升晶体管的性能。
此外在采用应力绝缘膜覆盖晶体管栅结构提高晶体管性能的工艺中，相邻的栅极端对端的晶体管其栅极端对端的距离对集成电路的性能有明显的影响。
但现有集成电路板图中晶体管的功耗较高，因此，亟需一种集成电路版图优化设计方法，对现有的集成电路版图进行进一步优化，以降低晶体管的功耗。
发明内容
有鉴于此，本发明提供一种集成电路版图设计优化方法和系统，以解决现有技术中集成电路中晶体管功耗较高的问题。
为实现上述目的，本发明提供如下技术方案：
一种集成电路版图设计优化方法，所述集成电路版图中包括多个晶体管，所述晶体管包括栅极，所述栅极上覆盖有绝缘膜，所述集成电路版图设计优化方法包括：
获取所述集成电路版图的版图数据和仿真激励；
根据所述版图数据和所述仿真激励，判断是否存在待调节性能的晶体管；
若是，则在所述集成电路版图上，对所述待调节性能的晶体管进行调节，并返回所述根据所述集成电路版图数据和所述仿真激励，判断是否存在待调节性能的晶体管的步骤；
若否，则输出调节后的集成电路版图；
其中，所述对所述待调节性能的晶体管在所述集成电路版图上进行调节包括：
调节与所述待调节性能的晶体管的栅极相邻的栅极端对端距离；
和/或，
调节所述待调节性能的晶体管的栅极上覆盖的绝缘膜类型。本发明还提供一种集成电路版图设计优化系统，包括：
获取模块，用于获取集成电路版图数据和仿真激励；
判断模块，用于根据所述集成电路版图数据和所述仿真激励，判断是否存在待调节性能的晶体管；
调节模块，用于在所述集成电路版图上，对所述待调节性能的晶体管进行调节；
输出模块，用于输出调节后的集成电路新版图。
经由上述的技术方案可知，本发明提供的集成电路版图设计优化方法和系统中，其中，所述优化方法包括：获取版图数据和仿真激励，从而判断是否存在待调节性能的晶体管，若有，则调节与所述待调节性能的晶体管的栅极相邻的栅极端对端距离；和/或，调节所述待调节性能的晶体管的栅极上覆盖的绝缘膜类型，从而在保证集成电路版图中晶体管性能的基础上，降低晶体管的功耗，得到调节后的集成电路版图，进而得到优化后的集成电路版图。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为本发明实施例提供的一种集成电路版图设计优化方法流程示意图；
图2为本发明实施例提供的一种集成电路版图中晶体管结构示意图；
图3为本发明实施例提供的一种集成电路版图中栅极端对端距离结构示意图；
图4为本发明实施例提供的一种集成电路版图设计优化方法判断方法流程示意图；
图5为本发明实施例提供的一种时序电路数据与时钟信号时序图；
图6为本发明实施例提供的另一种集成电路版图设计优化方法判断方法流程示意图；
图7为本发明实施例提供的一种集成电路版图一种增大栅极端对端距离的调节过程示意图；
图8为本发明实施例提供的一种集成电路版图另一种删除辅助栅极的调节过程示意图；
图9为本发明实施例提供的一种集成电路版图一种减小栅极端对端距离的调节过程示意图；
图10为本发明实施例提供的一种集成电路版图另一种增加辅助栅极的调节过程示意图；
图11为本发明实施例提供的一种集成电路版图中相邻两栅极剖面结构示意图；
图12为本发明实施例提供的另一种集成电路版图中相邻两栅极剖面结构示意图；
图13为本发明实施例提供的一种集成电路版图设计优化系统结构示意图。
具体实施方式
正如背景技术部分所述，现有技术中的集成电路版图中晶体管的性能较好，但同时功耗较高。
发明人发现出现上述现象的原因是：采用应力绝缘膜覆盖晶体管栅结构提高晶体管性能的同时也会提高集成电路的静态功耗，而这不是集成电路设计所希望得到的，且在集成电路设计中并不是所有晶体管的性能都需要提高，因为满足性能即可，而非多多益善。
而合理利用相邻的栅极端对端的晶体管其栅极端对端的距离和合理利用绝缘膜的类型，一方面可以用于提升晶体管的性能，另一方面也能用于降低晶体管的性能实现对晶体管功耗的降低。
而在集成电路版图设计优化中，上述问题的两面性被忽略了，而利用其两面性是可以对集成电路版图可以有效的进行优化。
基于此，本发明提供一种集成电路版图设计优化方法，所述集成电路版图中包括多个晶体管，所述晶体管包括栅极，所述栅极上覆盖有绝缘膜，所述集成电路版图设计优化方法包括：
获取所述集成电路版图的版图数据和仿真激励；
根据所述版图数据和所述仿真激励，判断是否存在待调节性能的晶体管；
若是，则在所述集成电路版图上，对所述待调节性能的晶体管进行调节，并返回所述根据所述集成电路版图数据和所述仿真激励，判断是否存在待调节性能的晶体管的步骤；
若否，则输出调节后的集成电路版图；
其中，所述对所述待调节性能的晶体管在所述集成电路版图上进行调节包括：
调节与所述待调节性能的晶体管的栅极相邻的栅极端对端距离；
和/或，
调节所述待调节性能的晶体管的栅极上覆盖的绝缘膜类型。
本发明提供的集成电路版图设计优化方法和系统中，其中，所述优化方法包括：获取版图数据和仿真激励，从而判断是否存在待调节性能的晶体管，若有，则调节与所述待调节性能的晶体管的栅极相邻的栅极端对端距离；和/或，调节所述待调节性能的晶体管的栅极上覆盖的绝缘膜类型，从而在保证集成电路版图中晶体管性能的基础上，降低晶体管的功耗，得到调节后的集成电路版图，进而得到优化后的集成电路版图。
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明提供一种集成电路版图设计优化方法，需要说明的是，所述集成电路版图中包括多个晶体管，所述晶体管包括栅极，所述栅极上覆盖有绝缘膜。本实施例中不限定绝缘膜的具体材质，可以是应力绝缘膜，也可以是非应力绝缘膜(也称作无应力绝缘膜)。也即，晶体管的栅极上覆盖的绝缘膜类型可以是用于增强晶体管性能的应力绝缘膜、用于降低晶体管性能的应力绝缘膜或无应力绝缘膜。
请参见图1，本发明提供一种集成电路版图设计优化方法具体包括：
S11：获取所述集成电路版图的版图数据和仿真激励；
S12：根据所述版图数据和所述仿真激励，判断是否存在待调节性能的晶体管；
若是，则S13：在所述集成电路版图上，对所述待调节性能的晶体管进行调节，并返回所述根据所述集成电路版图数据和所述仿真激励，判断是否存在待调节性能的晶体管的步骤，也即返回S12；
若否，则S14：输出调节后的集成电路版图；
其中，所述对所述待调节性能的晶体管在所述集成电路版图上进行调节包括：
调节与所述待调节性能的晶体管的栅极相邻的栅极端对端距离；
和/或，
调节所述待调节性能的晶体管的栅极上覆盖的绝缘膜类型。
本实施例中所述的与所述待调节性能的晶体管的栅极相邻的栅极端对端距离，请参见图2所示，图2为晶体管结构示意图；其中，晶体管100包括有源区20和位于有源区上的栅极10，Y方向为栅极的宽度方向，X方向为栅极的长度方向(也就是晶体管中载流子移动的方向，沟道长度方向)；图2中W为栅极的宽，L为栅极的长。
而本实施例中上面所述的相邻的栅极端对端晶体管之间的距离，请参见图3所示，相邻设置的两个晶体管的栅极相对设置，具有栅极端对端的距离D。
本实施例中不限定根据所述集成电路版图数据和所述仿真激励，判断是否存在待调节性能的晶体管的具体方法，在本发明一个实施例中，请参见图4所示，具体包括：
S1211：根据所述集成电路版图数据提取包含寄生参数的电路网表；
S1212：根据所述包含寄生参数的电路网表和所述仿真激励进行电路仿真，获得电路仿真结果数据；
S1213：对所述电路仿真结果数据进行分析，判断是否存在时序宽松的信号路径或时序紧张的信号路径；
若是，则S1214：存在待调节性能的晶体管；
若否，则S1215：不存在待调节性能的晶体管。
需要说明的是，本实施例中所述的时序紧张的信号路径和时序宽松的信号路径解释如下：
请参见图5，为一种时序电路数据与时钟信号时序图。
触发器/锁存器输入信号有效起始时间点tsignalvalid_start，触发器/锁存器时钟信号的有效时间点tclk前推信号建立时间tsetup所确定的时间点tclk-tsetup。
时序宽松：tclk-tsetup–tsignalvalid_start>twindow_threshold1时，称为时序宽松，其中twindow_threshold1为预定的时间窗口阈值1。
时序紧张：tclk-tsetup–tsignalvalid_start<twindow_threshold2时，称为时序紧张，其中twindow_threshold2为预定的时间窗口阈值2。
twindow_threshold1>twindow_threshold2>＝0。
如图5所示，图5中信号S1所对应的信号路径为时序宽松的信号路径，信号S2所对应的信号路径为时序紧张的信号路径，信号S3所对应的信号路径为时序核实的信号路径，CL为时钟信号。
有别于传统的时序优化，引入twindow_threshold1和twindow_threshold2，确保信号在(tclk-tsetup-twindow_threshold1，tclk-tsetup-twindow_threshold2)之间开始有效，从而确保电路设计的成品率。
在判断结果为存在待调节性能的晶体管之后，还包括：确定所述待调节性能的晶体管。也即确定出需要进行调节性能的晶体管；
所述确定所述待调节性能的晶体管具体包括：
对所述时序宽松的信号路径进行分析，得到导致时序宽松的第一晶体管；
对所述时序紧张的信号路径进行分析，得到导致时序紧张的第二晶体管；
所述待调节性能的晶体管包括所述第一晶体管和所述第二晶体管。
需要说明的是，有些集成电路版图中，一个时序紧张的信号路径中包括多个晶体管，有些晶体管对时序紧张造成较大影响，有些晶体管对时序紧张造成的影响较小，为了提高集成电路版图的优化速率，可以对晶体管中对时序紧张的影响较大的晶体管进行调节，而对时序紧张的信号路径造成影响较小的晶体管可以不进行调节，这样能够在提高晶体管性能，降低晶体管功耗的基础上，还能够兼顾集成电路版图的调节效率。
同样的，对于时序宽松的信号路径中的晶体管，也包括对时序宽松的信号路径影响较大的晶体管，同时也包括对时序宽松的信号路径影响较小的晶体管，为了提高集成电路版图的优化速率，可以对晶体管中对时序宽松的影响较大的晶体管进行调节，而对时序宽松的信号路径造成影响较小的晶体管可以不进行调节，这样能够在提高晶体管性能，降低晶体管功耗的基础上，还能够兼顾集成电路版图的调节效率。
本实施例中不限定对时序紧张的信号路径或时序宽松的信号路径的影响多大为较大，可选的，造成时序紧张或时序宽松的影响超过预定值(如5％)的认为是影响较大的晶体管，也即导致时序紧张或时序宽松的主要晶体管，本发明实施例中，仅对时序紧张或时序宽松的影响超过预定值(如5％)的晶体管进行调节。
需要说明的是，根据所述集成电路版图数据提取包含寄生参数的电路网表，由于本实施例中关注的是应力绝缘膜对晶体管性能和功耗的影响，因此，本实施例中所述的根据所述集成电路版图数据提取包含寄生参数的电路网表，具体包括：根据所述集成电路版图数据提取包含应力绝缘膜对载流子迁移率影响的寄生参数的电路网表。
以上是以单一数据为依据得到的需要调节性能的晶体管的确定过程，在实际情况中，通常统计分布数据(也称统计数据)更能够代替实际情况，因此，在本发明一个实施例中，请参见图6所示，本实施例中根据所述集成电路版图数据和所述仿真激励，判断是否存在待调节性能的晶体管的具体方法，具体包括：
S1221：根据所述集成电路版图数据提取包含统计寄生参数的电路网表；
S1222：根据所述包含统计寄生参数的电路网表和所述仿真激励进行电路仿真，获得电路统计仿真结果数据；
S1223：对所述电路统计仿真结果数据进行分析，判断是否存在统计时序宽松的信号路径或统计时序紧张的信号路径；
若是，则S1224：存在待调节性能的晶体管；
若否，则S1225：不存在待调节性能的晶体管。
在确定存在待调节性能的晶体管之后，还包括：
确定所述待调节性能的晶体管。
所述确定所述待调节性能的晶体管具体包括：
对所述统计时序宽松的信号路径进行分析，得到导致统计时序宽松的第三晶体管；
对所述统计时序紧张的信号路径进行分析，得到导致统计时序紧张的第四晶体管；
所述待调节性能的晶体管包括所述第三晶体管和所述第四晶体管。
需要说明的是，本实施例中第一晶体管和第二晶体管，或者第三晶体管或第四晶体管的栅极表面覆盖的绝缘膜类型不作限定，可选的，所述第一晶体管的栅极上覆盖的绝缘膜为用于降低晶体管性能的应力绝缘膜或无应力绝缘膜，但并不排除第一晶体管上覆盖的绝缘膜为增强晶体管性能的应力绝缘膜。所述第二晶体管的绝缘膜为用于增强晶体管性能的应力绝缘膜或无应力绝缘膜，但并不排除第二晶体管上覆盖的绝缘膜为降低晶体管性能的应力绝缘膜。其中，用于增强晶体管性能的应力绝缘膜为能够减小应力的应力绝缘膜，用于降低晶体管性能的应力绝缘膜为能够增大应力的应力绝缘膜。
本发明实施例中对待调节性能的晶体管的调节不作限定，可选地，当第一晶体管的栅极上覆盖的绝缘膜为用于增强晶体管性能的应力绝缘膜时，调节待调节性能的晶体管的栅极上覆盖的绝缘膜类型包括：将第一晶体管的栅极上覆盖的用于增强晶体管性能的应力绝缘膜调整为用于降低晶体管性能的应力绝缘膜或无应力绝缘膜，也即将减小应力的绝缘膜更换为增大应力的绝缘膜；当第一晶体管的栅极上覆盖的绝缘膜为无应力绝缘膜时，调节待调节性能的晶体管的栅极上覆盖的绝缘膜类型包括：将第一晶体管的栅极上覆盖的无应力绝缘膜调整为用于降低晶体管性能的应力绝缘膜，进一步增大应力。
当所述第一晶体管上的绝缘膜为用于降低晶体管性能的应力绝缘膜时，应力绝缘膜已经是增大应力的绝缘膜了，无法通过更换应力绝缘膜类型来实现应力增大，因此还可以如下进行调节，所述对所述待调节性能的晶体管进行调节，具体包括：
减小所述第一晶体管的栅极与栅极宽度方向的辅助栅极图形的距离，请参见图7；
和/或，
在所述第一晶体管的栅极宽度方向Y上，增加设置与所述第一晶体管相邻的栅极宽度方向的哑栅极图形，请参见图8。
需要说明的是，减小所述第一晶体管的栅极与栅极宽度方向的辅助栅极图形的距离，具体包括：
在所述第一晶体管的栅极宽度方向Y，调整所述第一晶体管的栅极与所述辅助栅极图形的距离小于所述第一晶体管的栅极侧壁绝缘膜厚度、所述辅助栅极图形侧壁绝缘膜厚度、所述第一晶体管栅极应力绝缘膜厚度以及所述辅助栅极图形应力绝缘膜厚度之和。其中术语的具体定义请参见图9所示。
当所述第一晶体管上的绝缘膜为用于增强晶体管性能的应力绝缘膜时；
所述对所述待调节性能的晶体管进行调节，具体包括：
增大所述第一晶体管的栅极与栅极宽度方向的辅助栅极图形的距离，请参见图10；
和/或，
删除与所述第一晶体管相邻的栅极宽度方向的哑栅极图形，请参见图11。
需要说明的是，增加所述第一晶体管的栅极与栅极宽度方向的辅助栅极图形的距离，具体包括：
在所述第一晶体管的栅极宽度方向Y，调整所述第一晶体管的栅极与所述辅助栅极图形的距离大于所述第一晶体管的栅极侧壁绝缘膜厚度、所述辅助栅极图形侧壁绝缘膜厚度、所述第一晶体管栅极应力绝缘膜厚度以及所述辅助栅极图形应力绝缘膜厚度之和，请参见图12。
导致时序宽松的原因有很多，主要包括晶体管的宽长比(W/L)较大，以及迁移率较高，载流子迁移较快。而导致时序紧张的原因则对应有晶体管宽长比较小，以及迁移率较低等。其中，用于降低晶体管性能的应力绝缘膜的应力大小和晶体管性能为反相关关系，即增大用于降低晶体管性能的应力绝缘膜的应力，则会降低晶体管性能；而用于增强晶体管性能的应力绝缘膜的应力大小和晶体管性能为正相关关系，即增大用于增强晶体管性能的应力绝缘膜的应力，则会增强晶体管性能。
因此，本实施例中提供的调节晶体管的目的为：降低导致时序宽松的主要晶体管的迁移率，也即降低晶体管的性能；基于此，本实施例中调节的方法包括：将导致时序宽松的主要晶体管上用于增强晶体管性能的应力改变为降低晶体管性能的应力；降低导致时序宽松的主要晶体管上用于增强晶体管性能的应力；增强导致时序宽松的主要晶体管上用于降低晶体管性能的应力。以上三种调节降低载流子的迁移率，实现对该晶体管的性能降低。
而当第二晶体管的栅极上覆盖的绝缘膜为用于降低晶体管性能的应力绝缘膜时，调节待调节性能的晶体管的栅极上覆盖的绝缘膜类型包括：将第二晶体管的栅极上覆盖的用于降低晶体管性能的应力绝缘膜调整为用于增强晶体管性能的应力绝缘膜或无应力绝缘膜；当第二晶体管的栅极上覆盖的绝缘膜为无应力绝缘膜时，调节待调节性能的晶体管的栅极上覆盖的绝缘膜类型包括：将第二晶体管的栅极上覆盖的无应力绝缘膜调整为用于增强晶体管性能的应力绝缘膜。
当所述第二晶体管上的绝缘膜为用于增强晶体管性能的应力绝缘膜时；
所述对所述待调节性能的晶体管进行调节，具体包括：
减小所述第二晶体管的栅极与栅极宽度方向的辅助栅极图形的距离，请参见图7；
和/或，
在所述第二晶体管的栅极宽度方向上，增加设置与所述第二晶体管的栅极相邻的哑栅极图形，请参见图8。
其中，所述减小所述第二晶体管的栅极与栅极宽度方向的辅助栅极图形的距离，具体包括：
在所述第二晶体管的栅极宽度方向，调整所述第二晶体管的栅极与所述辅助栅极图形的距离小于所述第二晶体管的栅极侧壁绝缘膜厚度、所述辅助栅极图形侧壁绝缘膜厚度、所述第二晶体管栅极应力绝缘膜厚度以及所述辅助栅极图形应力绝缘膜厚度之和，请参见图9。
当所述第二晶体管上的绝缘膜为用于降低晶体管性能的应力绝缘膜时，所述对所述待调节性能的晶体管进行调节，具体包括：
增加所述第二晶体管的栅极与栅极宽度方向的辅助栅极图形的距离，请参见图10；
和/或，
在所述第二晶体管的栅极宽度方向上，删除与所述第二晶体管的栅极相邻的哑栅极图形，请参见图11。
其中，所述增加所述第二晶体管的栅极与栅极宽度方向的辅助栅极图形的距离，具体包括：
在所述第二晶体管的栅极宽度方向，调整所述第二晶体管的栅极与所述辅助栅极图形的距离大于所述第二晶体管的栅极侧壁绝缘膜厚度、所述辅助栅极图形侧壁绝缘膜厚度、所述第二晶体管栅极应力绝缘膜厚度以及所述辅助栅极图形应力绝缘膜厚度之和，请参见图12。
本实施例中提供的调节的目的为：将导致时序紧张的主要晶体管上用于降低晶体管性能的应力改变为增强晶体管性能的应力；降低导致时序紧张的主要晶体管上用于降低晶体管性能的应力；增强导致时序紧张的主要晶体管上用于增强晶体管性能的应力。以上三种调节提高载流子的迁移率，实现对该晶体管的性能提升。
需要说明的是，本实施例中对辅助栅极的材料以及待调节性能的晶体管的材料不作限定，可选的，辅助栅极的材料以及待调节性能的晶体管的材质相同，基本在同一高度上。这是由集成电路制造工艺决定，待调节晶体管的栅极与辅助栅极其层叠材料相同，每个叠层的厚度相同，其高度也基本相同。这样做绝缘膜的应力效果为佳。
第一晶体管的栅极侧壁绝缘膜厚度为紧贴该栅的第一侧壁(一般为SiO2材料)和紧贴第一侧壁的第二侧壁(一般是Si3N4材料)组成的侧壁厚度。类似的辅助栅极图形的第二侧壁绝缘膜厚度为紧贴该辅助图案的第一侧壁(一般为SiO2材料)和紧贴第一侧壁的第二侧壁(一般是Si3N4材料)组成的侧壁厚度。
本实施例中，进一步，对导致时序宽松的主要晶体管在集成电路版图上进行调节，还可以将该晶体管上的绝缘膜改用于降低晶体管性能的应力绝缘膜，或在该晶体管上的绝缘膜改用于降低晶体管性能的无应力绝缘膜。
另外，对导致时序紧张的主要晶体管在集成电路版图上进行调节，还可以为将该晶体管上的绝缘膜改用于增强晶体管性能的应力绝缘膜，或在该晶体管上的绝缘膜改用于增强晶体管性能的无应力绝缘膜。
本发明提供的集成电路版图设计优化方法中，包括：获取版图数据和仿真激励，从而判断是否存在待调节性能的晶体管，若有，则调节与所述待调节性能的晶体管的栅极相邻的栅极端对端距离；和/或，调节所述待调节性能的晶体管的栅极上覆盖的绝缘膜类型，从而在保证集成电路版图中晶体管性能的基础上，降低晶体管的功耗，得到调节后的集成电路版图，进而得到优化后的集成电路版图。
基于相同的发明构思，本发明还提供一种集成电路版图设计优化系统，请参见图13，包括：
获取模块1，用于获取集成电路版图数据和仿真激励；
判断模块2，用于根据所述集成电路版图数据和所述仿真激励，判断是否存在待调节性能的晶体管；
调节模块3，用于在所述集成电路版图上，对所述待调节性能的晶体管进行调节；
输出模块4，用于输出调节后的集成电路新版图。
基于判断模块的功能不同，本实施例中提供的一种判断模块1包括：
第一提取单元，用于根据所述集成电路版图数据提取包含寄生参数的电路网表；
第一获取单元，用于根据所述包含寄生参数的电路网表和所述仿真激励进行电路仿真，获得电路仿真结果数据；
第二获取单元，用于对所述电路仿真结果数据进行分析，获得时序宽松的信号路径和时序紧张的信号路径；
第一待调节晶体管确定单元，用于对所述时序宽松的信号路径进行分析，得到导致时序宽松的第一晶体管，对所述时序紧张的信号路径进行分析，得到导致时序紧张的第二晶体管；所述第一晶体管和所述第二晶体管的集合为所述待调节性能的晶体管。
在本发明的其他实施例中，判断模块1还可以包括：
第二提取单元，用于根据所述集成电路版图数据提取包含统计寄生参数的电路网表；
第三获取单元，用于根据所述包含统计寄生参数的电路网表和所述仿真激励进行电路仿真，获得电路统计仿真结果数据；
第四获取单元，用于对所述统计电路仿真结果数据进行分析，获得统计时序宽松的信号路径和统计时序紧张的信号路径；
第二待调节晶体管确定单元，用于对所述统计时序宽松的信号路径进行分析，得到导致统计时序宽松的第三晶体管，对所述统计时序紧张的信号路径进行分析，得到导致统计时序紧张的第四晶体管；所述第三晶体管和所述第四晶体管的集合为所述待调节性能的晶体管。
本发明提供的集成电路版图设计优化系统，用于实现上面实施例中所述的集成电路版图设计优化方法，从而在保证集成电路版图中晶体管性能的基础上，降低晶体管的功耗，得到调节后的集成电路版图，进而得到优化后的集成电路版图。
需要说明的是，本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。
还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括上述要素的物品或者设备中还存在另外的相同要素。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (25)

1.一种集成电路版图设计优化方法，其特征在于，所述集成电路版图中包括多个晶体管，所述晶体管包括栅极，所述栅极上覆盖有绝缘膜，所述集成电路版图设计优化方法包括：
获取所述集成电路版图的版图数据和仿真激励；
根据所述版图数据和所述仿真激励，判断是否存在待调节性能的晶体管，所述待调节性能的晶体管包括导致时序宽松的晶体管；
若是，则在所述集成电路版图上，对所述待调节性能的晶体管进行调节，并返回所述根据所述集成电路版图数据和所述仿真激励，判断是否存在待调节性能的晶体管的步骤；
若否，则输出调节后的集成电路版图；
其中，所述对所述待调节性能的晶体管在所述集成电路版图上进行调节包括：
调节所述待调节性能的晶体管的栅极上覆盖的绝缘膜类型；
当所述导致时序宽松的晶体管的栅极上覆盖的绝缘膜为用于增强晶体管性能的应力绝缘膜时，所述调节所述待调节性能的晶体管的栅极上覆盖的绝缘膜类型包括：
将所述导致时序宽松的晶体管的栅极上覆盖的用于增强晶体管性能的应力绝缘膜调整为用于降低晶体管性能的应力绝缘膜或无应力绝缘膜；
当所述导致时序宽松的晶体管的栅极上覆盖的绝缘膜为无应力绝缘膜时，所述调节所述待调节性能的晶体管的栅极上覆盖的绝缘膜类型包括：
将所述导致时序宽松的晶体管的栅极上覆盖的无应力绝缘膜调整为用于降低晶体管性能的应力绝缘膜。
2.根据权利要求1所述的集成电路版图设计优化方法，其特征在于，所述根据所述集成电路版图数据和所述仿真激励，判断是否存在待调节性能的晶体管，具体包括：
根据所述集成电路版图数据提取包含寄生参数的电路网表；
根据所述包含寄生参数的电路网表和所述仿真激励进行电路仿真，获得电路仿真结果数据；
对所述电路仿真结果数据进行分析，判断是否存在时序宽松的信号路径或时序紧张的信号路径；
若是，则存在待调节性能的晶体管，并确定所述待调节性能的晶体管；
若否，则不存在待调节性能的晶体管；
其中，所述确定所述待调节性能的晶体管具体包括：
对所述时序宽松的信号路径进行分析，得到导致时序宽松的第一晶体管；
对所述时序紧张的信号路径进行分析，得到导致时序紧张的第二晶体管；
所述待调节性能的晶体管包括所述第一晶体管。
3.根据权利要求1所述的集成电路版图设计优化方法，其特征在于，所述根据所述版图数据和所述仿真激励，判断是否存在待调节性能的晶体管，具体包括：
根据所述集成电路版图数据提取包含统计寄生参数的电路网表；
根据所述包含统计寄生参数的电路网表和所述仿真激励进行电路仿真，获得电路统计仿真结果数据；
对所述电路统计仿真结果数据进行分析，判断是否存在统计时序宽松的信号路径或统计时序紧张的信号路径；
若是，则存在待调节性能的晶体管，并确定所述待调节性能的晶体管；
若否，则不存在待调节性能的晶体管；
其中，所述确定所述待调节性能的晶体管具体包括：
对所述统计时序宽松的信号路径进行分析，得到导致统计时序宽松的第三晶体管；
对所述统计时序紧张的信号路径进行分析，得到导致统计时序紧张的第四晶体管；
所述待调节性能的晶体管包括所述第三晶体管。
4.根据权利要求2所述的集成电路版图设计优化方法，其特征在于，所述第一晶体管的栅极上覆盖的绝缘膜为用于增强晶体管性能的应力绝缘膜、用于降低晶体管性能的应力绝缘膜或无应力绝缘膜。
5.一种集成电路版图设计优化方法，其特征在于，所述集成电路版图中包括多个晶体管，所述晶体管包括栅极，所述栅极上覆盖有绝缘膜，所述集成电路版图设计优化方法包括：
获取所述集成电路版图的版图数据和仿真激励；
根据所述版图数据和所述仿真激励，判断是否存在待调节性能的晶体管，所述待调节性能的晶体包括导致时序宽松的晶体管；
若是，则在所述集成电路版图上，对所述待调节性能的晶体管进行调节，并返回所述根据所述集成电路版图数据和所述仿真激励，判断是否存在待调节性能的晶体管的步骤；
若否，则输出调节后的集成电路版图；
其中，所述对所述待调节性能的晶体管在所述集成电路版图上进行调节包括：
调节与所述待调节性能的晶体管的栅极相邻的栅极端对端距离；
当所述导致时序宽松的晶体管上的绝缘膜为用于降低晶体管性能的应力绝缘膜时，
所述调节与所述待调节性能的晶体管的栅极相邻的栅极端对端距离，具体包括：
减小所述导致时序宽松的晶体管的栅极与栅极宽度方向的辅助栅极图形的距离；
和/或，
在所述导致时序宽松的晶体管的栅极宽度方向上，增加设置与所述导致时序宽松的晶体管相邻的栅极宽度方向的哑栅极图形；
其中，所述减小所述导致时序宽松的晶体管的栅极与栅极宽度方向的辅助栅极图形的距离，具体包括：
在所述导致时序宽松的晶体管栅极宽度方向，调整所述导致时序宽松的晶体管的栅极与所述辅助栅极图形的距离小于所述导致时序宽松的晶体管的栅极侧壁绝缘膜厚度、所述辅助栅极图形侧壁绝缘膜厚度、所述导致时序宽松的晶体管栅极应力绝缘膜厚度以及所述辅助栅极图形应力绝缘膜厚度之和。
6.根据权利要求5所述的集成电路版图设计优化方法，其特征在于，所述根据所述集成电路版图数据和所述仿真激励，判断是否存在待调节性能的晶体管，具体包括：
根据所述集成电路版图数据提取包含寄生参数的电路网表；
根据所述包含寄生参数的电路网表和所述仿真激励进行电路仿真，获得电路仿真结果数据；
对所述电路仿真结果数据进行分析，判断是否存在时序宽松的信号路径或时序紧张的信号路径；
若是，则存在待调节性能的晶体管，并确定所述待调节性能的晶体管；
若否，则不存在待调节性能的晶体管；
其中，所述确定所述待调节性能的晶体管具体包括：
对所述时序宽松的信号路径进行分析，得到导致时序宽松的第一晶体管；
对所述时序紧张的信号路径进行分析，得到导致时序紧张的第二晶体管；
所述待调节性能的晶体管包括所述第一晶体管。
7.根据权利要求5所述的集成电路版图设计优化方法，其特征在于，所述根据所述版图数据和所述仿真激励，判断是否存在待调节性能的晶体管，具体包括：
根据所述集成电路版图数据提取包含统计寄生参数的电路网表；
根据所述包含统计寄生参数的电路网表和所述仿真激励进行电路仿真，获得电路统计仿真结果数据；
对所述电路统计仿真结果数据进行分析，判断是否存在统计时序宽松的信号路径或统计时序紧张的信号路径；
若是，则存在待调节性能的晶体管，并确定所述待调节性能的晶体管；
若否，则不存在待调节性能的晶体管；
其中，所述确定所述待调节性能的晶体管具体包括：
对所述统计时序宽松的信号路径进行分析，得到导致统计时序宽松的第三晶体管；
对所述统计时序紧张的信号路径进行分析，得到导致统计时序紧张的第四晶体管；
所述待调节性能的晶体管包括所述第三晶体管。
8.根据权利要求6所述的集成电路版图设计优化方法，其特征在于，所述第一晶体管的栅极上覆盖的绝缘膜为用于增强晶体管性能的应力绝缘膜、用于降低晶体管性能的应力绝缘膜或无应力绝缘膜。
9.一种集成电路版图设计优化方法，其特征在于，所述集成电路版图中包括多个晶体管，所述晶体管包括栅极，所述栅极上覆盖有绝缘膜，所述集成电路版图设计优化方法包括：
获取所述集成电路版图的版图数据和仿真激励；
根据所述版图数据和所述仿真激励，判断是否存在待调节性能的晶体管，所述待调节性能的晶体管包括导致时序宽松的晶体管；
若是，则在所述集成电路版图上，对所述待调节性能的晶体管进行调节，并返回所述根据所述集成电路版图数据和所述仿真激励，判断是否存在待调节性能的晶体管的步骤；
若否，则输出调节后的集成电路版图；
其中，所述对所述待调节性能的晶体管在所述集成电路版图上进行调节包括：
调节与所述待调节性能的晶体管的栅极相邻的栅极端对端距离；
当所述导致时序宽松的晶体管上的绝缘膜为用于增强晶体管性能的应力绝缘膜时，
所述调节与所述待调节性能的晶体管的栅极相邻的栅极端对端距离，具体包括：
增大所述导致时序宽松的晶体管的栅极与栅极宽度方向的辅助栅极图形的距离；
和/或，
删除与所述导致时序宽松的晶体管相邻的栅极宽度方向的哑栅极图形；
其中，所述增大所述导致时序宽松的晶体管的栅极与栅极宽度方向的辅助栅极图形的距离，具体包括：
在所述导致时序宽松的晶体管的栅极宽度方向，调整所述导致时序宽松的晶体管的栅极与所述辅助栅极图形的距离大于所述导致时序宽松的晶体管的栅极侧壁绝缘膜厚度、所述辅助栅极图形侧壁绝缘膜厚度、所述导致时序宽松的晶体管栅极应力绝缘膜厚度以及所述辅助栅极图形应力绝缘膜厚度之和。
10.根据权利要求9所述的集成电路版图设计优化方法，其特征在于，所述根据所述集成电路版图数据和所述仿真激励，判断是否存在待调节性能的晶体管，具体包括：
根据所述集成电路版图数据提取包含寄生参数的电路网表；
根据所述包含寄生参数的电路网表和所述仿真激励进行电路仿真，获得电路仿真结果数据；
对所述电路仿真结果数据进行分析，判断是否存在时序宽松的信号路径或时序紧张的信号路径；
若是，则存在待调节性能的晶体管，并确定所述待调节性能的晶体管；
若否，则不存在待调节性能的晶体管；
其中，所述确定所述待调节性能的晶体管具体包括：
对所述时序宽松的信号路径进行分析，得到导致时序宽松的第一晶体管；
对所述时序紧张的信号路径进行分析，得到导致时序紧张的第二晶体管；
所述待调节性能的晶体管包括所述第一晶体管。
11.根据权利要求9所述的集成电路版图设计优化方法，其特征在于，所述根据所述版图数据和所述仿真激励，判断是否存在待调节性能的晶体管，具体包括：
根据所述集成电路版图数据提取包含统计寄生参数的电路网表；
根据所述包含统计寄生参数的电路网表和所述仿真激励进行电路仿真，获得电路统计仿真结果数据；
对所述电路统计仿真结果数据进行分析，判断是否存在统计时序宽松的信号路径或统计时序紧张的信号路径；
若是，则存在待调节性能的晶体管，并确定所述待调节性能的晶体管；
若否，则不存在待调节性能的晶体管；
其中，所述确定所述待调节性能的晶体管具体包括：
对所述统计时序宽松的信号路径进行分析，得到导致统计时序宽松的第三晶体管；
对所述统计时序紧张的信号路径进行分析，得到导致统计时序紧张的第四晶体管；
所述待调节性能的晶体管包括所述第三晶体管。
12.根据权利要求10所述的集成电路版图设计优化方法，其特征在于，所述第一晶体管的栅极上覆盖的绝缘膜为用于增强晶体管性能的应力绝缘膜、用于降低晶体管性能的应力绝缘膜或无应力绝缘膜。
13.一种集成电路版图设计优化方法，其特征在于，所述集成电路版图中包括多个晶体管，所述晶体管包括栅极，所述栅极上覆盖有绝缘膜，所述集成电路版图设计优化方法包括：
获取所述集成电路版图的版图数据和仿真激励；
根据所述版图数据和所述仿真激励，判断是否存在待调节性能的晶体管，所述待调节性能的晶体管包括导致时序紧张的晶体管；
若是，则在所述集成电路版图上，对所述待调节性能的晶体管进行调节，并返回所述根据所述集成电路版图数据和所述仿真激励，判断是否存在待调节性能的晶体管的步骤；
若否，则输出调节后的集成电路版图；
其中，所述对所述待调节性能的晶体管在所述集成电路版图上进行调节包括：
调节所述待调节性能的晶体管的栅极上覆盖的绝缘膜类型；
当所述导致时序紧张的晶体管的栅极上覆盖的绝缘膜为用于降低晶体管性能的应力绝缘膜时，所述调节所述待调节性能的晶体管的栅极上覆盖的绝缘膜类型包括：
将所述导致时序紧张的晶体管的栅极上覆盖的用于降低晶体管性能的应力绝缘膜调整为用于增强晶体管性能的应力绝缘膜或无应力绝缘膜；
当所述导致时序紧张的晶体管的栅极上覆盖的绝缘膜为无应力绝缘膜时，所述调节所述待调节性能的晶体管的栅极上覆盖的绝缘膜类型包括：
将所述导致时序紧张的晶体管的栅极上覆盖的无应力绝缘膜调整为用于增强晶体管性能的应力绝缘膜。
14.根据权利要求13所述的集成电路版图设计优化方法，其特征在于，所述根据所述集成电路版图数据和所述仿真激励，判断是否存在待调节性能的晶体管，具体包括：
根据所述集成电路版图数据提取包含寄生参数的电路网表；
根据所述包含寄生参数的电路网表和所述仿真激励进行电路仿真，获得电路仿真结果数据；
对所述电路仿真结果数据进行分析，判断是否存在时序宽松的信号路径或时序紧张的信号路径；
若是，则存在待调节性能的晶体管，并确定所述待调节性能的晶体管；
若否，则不存在待调节性能的晶体管；
其中，所述确定所述待调节性能的晶体管具体包括：
对所述时序宽松的信号路径进行分析，得到导致时序宽松的第一晶体管；
对所述时序紧张的信号路径进行分析，得到导致时序紧张的第二晶体管；
所述待调节性能的晶体管包括所述第二晶体管。
15.根据权利要求13所述的集成电路版图设计优化方法，其特征在于，所述根据所述版图数据和所述仿真激励，判断是否存在待调节性能的晶体管，具体包括：
根据所述集成电路版图数据提取包含统计寄生参数的电路网表；
根据所述包含统计寄生参数的电路网表和所述仿真激励进行电路仿真，获得电路统计仿真结果数据；
对所述电路统计仿真结果数据进行分析，判断是否存在统计时序宽松的信号路径或统计时序紧张的信号路径；
若是，则存在待调节性能的晶体管，并确定所述待调节性能的晶体管；
若否，则不存在待调节性能的晶体管；
其中，所述确定所述待调节性能的晶体管具体包括：
对所述统计时序宽松的信号路径进行分析，得到导致统计时序宽松的第三晶体管；
对所述统计时序紧张的信号路径进行分析，得到导致统计时序紧张的第四晶体管；
所述待调节性能的晶体管包括所述第四晶体管。
16.根据权利要求14所述的集成电路版图设计优化方法，其特征在于，所述第二晶体管的栅极上覆盖的绝缘膜为用于降低晶体管性能的应力绝缘膜、用于增强晶体管性能的应力绝缘膜或无应力绝缘膜。
17.一种集成电路版图设计优化方法，其特征在于，所述集成电路版图中包括多个晶体管，所述晶体管包括栅极，所述栅极上覆盖有绝缘膜，所述集成电路版图设计优化方法包括：
获取所述集成电路版图的版图数据和仿真激励；
根据所述版图数据和所述仿真激励，判断是否存在待调节性能的晶体管，所述待调节性能的晶体管包括导致时序紧张的晶体管；
若是，则在所述集成电路版图上，对所述待调节性能的晶体管进行调节，并返回所述根据所述集成电路版图数据和所述仿真激励，判断是否存在待调节性能的晶体管的步骤；
若否，则输出调节后的集成电路版图；
其中，所述对所述待调节性能的晶体管在所述集成电路版图上进行调节包括：
调节与所述待调节性能的晶体管的栅极相邻的栅极端对端距离；
当所述导致时序紧张的晶体管上的绝缘膜为用于增强晶体管性能的应力绝缘膜时，
所述调节与所述待调节性能的晶体管的栅极相邻的栅极端对端距离，具体包括：
减小所述导致时序紧张的晶体管的栅极与栅极宽度方向的辅助栅极图形的距离；
和/或，
在所述导致时序紧张的晶体管的栅极宽度方向上，增加设置与所述导致时序紧张的晶体管的栅极相邻的哑栅极图形；
其中，所述减小所述导致时序紧张的晶体管的栅极与栅极宽度方向的辅助栅极图形的距离，具体包括：
在所述导致时序紧张的晶体管的栅极宽度方向，调整所述导致时序紧张的晶体管的栅极与所述辅助栅极图形的距离小于所述导致时序紧张的晶体管的栅极侧壁绝缘膜厚度、所述辅助栅极图形侧壁绝缘膜厚度、所述导致时序紧张的晶体管栅极应力绝缘膜厚度以及所述辅助栅极图形应力绝缘膜厚度之和。
18.根据权利要求17所述的集成电路版图设计优化方法，其特征在于，所述根据所述集成电路版图数据和所述仿真激励，判断是否存在待调节性能的晶体管，具体包括：
根据所述集成电路版图数据提取包含寄生参数的电路网表；
根据所述包含寄生参数的电路网表和所述仿真激励进行电路仿真，获得电路仿真结果数据；
对所述电路仿真结果数据进行分析，判断是否存在时序宽松的信号路径或时序紧张的信号路径；
若是，则存在待调节性能的晶体管，并确定所述待调节性能的晶体管；
若否，则不存在待调节性能的晶体管；
其中，所述确定所述待调节性能的晶体管具体包括：
对所述时序宽松的信号路径进行分析，得到导致时序宽松的第一晶体管；
对所述时序紧张的信号路径进行分析，得到导致时序紧张的第二晶体管；
所述待调节性能的晶体管包括所述第二晶体管。
19.根据权利要求17所述的集成电路版图设计优化方法，其特征在于，所述根据所述版图数据和所述仿真激励，判断是否存在待调节性能的晶体管，具体包括：
根据所述集成电路版图数据提取包含统计寄生参数的电路网表；
根据所述包含统计寄生参数的电路网表和所述仿真激励进行电路仿真，获得电路统计仿真结果数据；
对所述电路统计仿真结果数据进行分析，判断是否存在统计时序宽松的信号路径或统计时序紧张的信号路径；
若是，则存在待调节性能的晶体管，并确定所述待调节性能的晶体管；
若否，则不存在待调节性能的晶体管；
其中，所述确定所述待调节性能的晶体管具体包括：
对所述统计时序宽松的信号路径进行分析，得到导致统计时序宽松的第三晶体管；
对所述统计时序紧张的信号路径进行分析，得到导致统计时序紧张的第四晶体管；
所述待调节性能的晶体管包括所述第四晶体管。
20.根据权利要求18所述的集成电路版图设计优化方法，其特征在于，所述第二晶体管的栅极上覆盖的绝缘膜为用于降低晶体管性能的应力绝缘膜、用于增强晶体管性能的应力绝缘膜或无应力绝缘膜。
21.一种集成电路版图设计优化方法，其特征在于，所述集成电路版图中包括多个晶体管，所述晶体管包括栅极，所述栅极上覆盖有绝缘膜，所述集成电路版图设计优化方法包括：
获取所述集成电路版图的版图数据和仿真激励；
根据所述版图数据和所述仿真激励，判断是否存在待调节性能的晶体管，所述待调节性能的晶体管包括导致时序紧张的晶体管；
若是，则在所述集成电路版图上，对所述待调节性能的晶体管进行调节，并返回所述根据所述集成电路版图数据和所述仿真激励，判断是否存在待调节性能的晶体管的步骤；
若否，则输出调节后的集成电路版图；
其中，所述对所述待调节性能的晶体管在所述集成电路版图上进行调节包括：
调节与所述待调节性能的晶体管的栅极相邻的栅极端对端距离；
当所述导致时序紧张的晶体管上的绝缘膜为用于降低晶体管性能的应力绝缘膜时，
所述调节与所述待调节性能的晶体管的栅极相邻的栅极端对端距离，具体包括：
增大所述导致时序紧张的晶体管的栅极与栅极宽度方向的辅助栅极图形的距离；
和/或，
在所述导致时序紧张的晶体管的栅极宽度方向上，删除与所述导致时序紧张的晶体管的栅极相邻的哑栅极图形；
其中，所述增大所述导致时序紧张的晶体管的栅极与栅极宽度方向的辅助栅极图形的距离，具体包括：
在所述导致时序紧张的晶体管的栅极宽度方向，调整所述导致时序紧张的晶体管的栅极与所述辅助栅极图形的距离大于所述导致时序紧张的晶体管的栅极侧壁绝缘膜厚度、所述辅助栅极图形侧壁绝缘膜厚度、所述导致时序紧张的晶体管栅极应力绝缘膜厚度以及所述辅助栅极图形应力绝缘膜厚度之和。
22.根据权利要求21所述的集成电路版图设计优化方法，其特征在于，所述根据所述集成电路版图数据和所述仿真激励，判断是否存在待调节性能的晶体管，具体包括：
根据所述集成电路版图数据提取包含寄生参数的电路网表；
根据所述包含寄生参数的电路网表和所述仿真激励进行电路仿真，获得电路仿真结果数据；
对所述电路仿真结果数据进行分析，判断是否存在时序宽松的信号路径或时序紧张的信号路径；
若是，则存在待调节性能的晶体管，并确定所述待调节性能的晶体管；
若否，则不存在待调节性能的晶体管；
其中，所述确定所述待调节性能的晶体管具体包括：
对所述时序宽松的信号路径进行分析，得到导致时序宽松的第一晶体管；
对所述时序紧张的信号路径进行分析，得到导致时序紧张的第二晶体管；
所述待调节性能的晶体管包括所述第二晶体管。
23.根据权利要求21所述的集成电路版图设计优化方法，其特征在于，所述根据所述版图数据和所述仿真激励，判断是否存在待调节性能的晶体管，具体包括：
根据所述集成电路版图数据提取包含统计寄生参数的电路网表；
根据所述包含统计寄生参数的电路网表和所述仿真激励进行电路仿真，获得电路统计仿真结果数据；
对所述电路统计仿真结果数据进行分析，判断是否存在统计时序宽松的信号路径或统计时序紧张的信号路径；
若是，则存在待调节性能的晶体管，并确定所述待调节性能的晶体管；
若否，则不存在待调节性能的晶体管；
其中，所述确定所述待调节性能的晶体管具体包括：
对所述统计时序宽松的信号路径进行分析，得到导致统计时序宽松的第三晶体管；
对所述统计时序紧张的信号路径进行分析，得到导致统计时序紧张的第四晶体管；
所述待调节性能的晶体管包括所述第四晶体管。
24.根据权利要求22所述的集成电路版图设计优化方法，其特征在于，所述第二晶体管的栅极上覆盖的绝缘膜为用于降低晶体管性能的应力绝缘膜、用于增强晶体管性能的应力绝缘膜或无应力绝缘膜。
25.一种集成电路版图设计优化系统，其特征在于，应用如权利要求1-24任一项所述的集成电路版图设计优化方法，所述集成电路版图设计优化系统包括：
获取模块，用于获取集成电路版图数据和仿真激励；
判断模块，用于根据所述集成电路版图数据和所述仿真激励，判断是否存在待调节性能的晶体管；
调节模块，用于在所述集成电路版图上，对所述待调节性能的晶体管进行调节；
输出模块，用于输出调节后的集成电路新版图。
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