CN108399299A - 一种集成电路物理版图生成方法及装置 - Google Patents
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Abstract
本发明实施例公开了一种集成电路物理版图生成方法，包括：将集成电路系统电路原理图按照功能划分为多个单元，利用物理版图单元库生成每一个单元对应的物理版图单元；对各个物理版图单元进行分类，对不同类型的物理版图单元采用不同的约束条件进行布局和布线；根据物理版图单元的重要性以及电路连接对电路性能影响的程度调整所述物理版图单元和电路连接的寄生参数的提取精度并进行物理版图仿真验证；根据物理版图仿真验证结果进行所述物理版图的错误定位。本文的技术方案能够提高模拟集成电路物理版图设计的自动化程度和设计效率。
Description
技术领域
本发明涉及电子设计自动化技术领域，尤其涉及的是一种集成电路物理版图生成方法及装置。
背景技术
集成电路的物理版图设计是整个集成电路设计流程的重要一环，它左右着整个集成电路产品的设计成本，物理版图设计效率的提高可以缩短集成电路产品的上市时间，降低设计成本和市场风险，而提高物理版图设计效率的重要手段是物理版图设计自动化。因此，为了降低集成电路的设计成本和市场风险，集成电路物理版图设计自动化一直是业界所追寻的目标。
数字集成电路的基本门电路结构比较简单而且比较规则，版图寄生效应对电路性能的影响相对比较小，其物理版图设计也比较简单和规则，因此比较容易实现物理版图设计自动化。与数字集成电路相比，模拟集成电路结构千变万化，其物理版图寄生效应对电路的性能影响很大，物理版图设计需要考虑器件匹配、功能块匹配、器件对称、功能块对称、连接匹配、连接对称等众多的要求方能确保电路的性能满足设计要求，因此模拟集成电路物理版图设计自动化非常困难，至今模拟集成电路的物理版图设计自动化技术尚处于探索阶段。
集成电路设计正在向芯片电路系统方向发展，纯数字集成电路系统设计越来越少，目前的集成电路产品设计有60％以上涉及到模拟电路，而且模拟电路的物理版图设计效率低下严重制约了整个集成电路产品的上市时间。
目前模拟集成电路的物理版图设计主要是手工设计，需要耗费大量的时间，设计质量严重依赖于物理版图设计人员的经验，而且容易出错，严重制约了集成电路的设计效率的提高。
发明内容
本发明实施例所要解决的技术问题是提供一种集成电路物理版图生成方法及装置，能够提高模拟集成电路物理版图设计的自动化程度和设计效率。
本发明实施例提供一种集成电路物理版图生成方法，包括：
将集成电路系统电路原理图按照功能划分为多个单元，利用物理版图单元库生成每一个单元对应的物理版图单元；
对各个物理版图单元进行分类，对不同类型的物理版图单元采用不同的约束条件进行布局和布线；
根据物理版图单元的重要性以及电路连接对电路性能影响的程度调整所述物理版图单元和电路连接的寄生参数的提取精度并进行物理版图仿真验证；
根据物理版图仿真验证结果进行所述物理版图的错误定位。
本发明实施例提供一种集成电路物理版图生成装置，包括：
物理版图单元生成模块，用于将集成电路系统电路原理图按照功能划分为多个单元，利用物理版图单元库生成每一个单元对应的物理版图单元；
布局和布线模块，用于对各个物理版图单元进行分类，对不同类型的物理版图单元采用不同的约束条件进行布局和布线；
仿真验证模块，用于根据物理版图单元的重要性以及电路连接对电路性能影响的程度调整所述物理版图单元和电路连接的寄生参数的提取精度并进行物理版图仿真验证；
错误定位模块，用于根据物理版图仿真验证结果进行所述物理版图的错误定位。
与相关技术相比，本发明实施例提供的一种集成电路物理版图生成方法及装置，将集成电路系统电路原理图按照功能划分为多个单元，利用物理版图单元库生成每一个单元对应的物理版图单元；对各个物理版图单元进行分类，对不同类型的物理版图单元采用不同的约束条件进行布局和布线；根据物理版图单元的重要性以及电路连接对电路性能影响的程度调整所述物理版图单元和电路连接的寄生参数的提取精度并进行物理版图仿真验证；根据物理版图仿真验证结果进行所述物理版图的错误定位。本发明实施例的技术方案能够提高模拟集成电路物理版图设计的自动化程度和设计效率。
附图说明
图1为本发明实施例1的一种集成电路物理版图生成方法流程图；
图2为本发明实施例1中一种物理版图单元库示意图；
图3为本发明实施例1中一种信号电路单元物理版图布局示意图；
图4为本发明实施例2的一种集成电路物理版图生成装置示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，下文中将结合附图对本发明的实施例进行详细说明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。
实施例1
如图1所示，本发明实施例提供了一种集成电路物理版图生成方法，包括：
步骤S110，将集成电路系统电路原理图按照功能划分为多个单元，利用物理版图单元库生成每一个单元对应的物理版图单元；
步骤S120，对各个物理版图单元进行分类，对不同类型的物理版图单元采用不同的约束条件进行布局和布线；
步骤S130，根据物理版图单元的重要性以及电路连接对电路性能影响的程度调整所述物理版图单元和电路连接的寄生参数的提取精度并进行物理版图仿真验证；
步骤S140，根据物理版图仿真验证结果进行所述物理版图的错误定位；
在一种实施方式中，所述集成电路系统包括模拟集成电路；
在一种实施方式中，如图2所示，所述利用物理版图单元库生成每一个单元对应的物理版图单元，包括：
对任意一个单元，通过物理版图单元库接口向物理版图单元库提交所述单元的属性参数，所述物理版图单元库根据所述单元的属性参数为所述单元生成匹配的物理版图单元；
在一种实施方式中，所述单元的属性参数包括以下参数的至少一种：单元名称，电路参数，工艺参数；
其中，单元名称比如：基准电压源，运算放大器，比较器等；
其中，电路参数比如：电压值、电流值、功率值等；
其中，工艺参数比如：MOS管的宽长比等；
其中，物理版图单元库用于实现物理版图的设计复用；设计人员可以直接从物理版图单元库中调用已有的物理版图单元，从而节省物理版图的设计时间；或者通过物理版图单元库接口定制满足自定义要求的新的物理版图单元；
在一种实施方式中，所述物理版图单元包括拉链单元，所述拉链单元用于两个物理版图单元之间的连接；
其中，所述拉链单元包括多条物理连接线；所述拉链单元的参数可以包括：物理连接线的数量、信号的出入方向等；
比如，根据两个物理版图单元的间距(如2um，5um，10um等)使用对应的拉链单元；还可以根据两个物理版图单元的信号方向(如左进右出，左进左出，上进下出，上进上出等)使用对应的拉链单元；还可以根据两个物理版图单元引出信号的金属层(如M1，M2，M3等)使用对应的拉链单元；
在一种实施方式中，所述对各个物理版图单元进行分类，包括：
将各个物理版图单元分为信号电路单元和偏置电路单元；
根据信号电路单元的重要性区分关键信号电路单元和非关键信号电路单元；
其中，信号电路单元比如：运算放大器、比较器等；
其中，偏置单路单元比如：1v电压偏置、20uA电流偏置等；
在一种实施方式中，所述对不同类型的物理版图单元采用不同的约束条件进行布局，包括：
优先对关键信号电路单元进行布局；
其中，在完成对关键信号电路单元的布局后，再对非关键信号电路单元和偏置电路单元进行布局；
在一种实施方式中，如图3所示，所述对不同类型的物理版图单元采用不同的约束条件进行布局，包括：
在对关键信号电路单元进行布局时，按照信号的流动方向将关键信号路径分为横向分支和纵向分支，将横向分支上的关键信号电路单元横向排放，将纵向分支上的关键信号电路单元纵向排放，根据关键信号路径之间的匹配要求进行关键信号电路单元的轴对称布局和/或复制和/或移动；
在一种实施方式中，所述对不同类型的物理版图单元采用不同的约束条件进行布局，包括：
在对偏置电路单元进行布局时，按照填空补缺的形式利用信号电路单元布局留下的剩余空间排放各个偏置电路单元，实现对面积的优化；
在一种实施方式中，所述对不同类型的物理版图单元采用不同的约束条件进行布局，包括：
在对非关键信号电路单元进行布局时，按照填空补缺的形式利用信号电路单元布局留下的剩余空间排放各个非关键信号电路单元；
在一种实施方式中，所述对不同类型的物理版图单元采用不同的约束条件进行布局，包括：
在两个具有连接关系的关键信号电路单元之间至少放置一个拉链单元；和/或在两个相邻的物理版图单元之间至少放置一个拉链单元；
在一种实施方式中，所述对不同类型的物理版图单元采用不同的约束条件进行布线，包括：
在对关键信号电路单元进行布线时，确保关键信号路径上的物理连线寄生效应最小，满足连接之间的匹配和/或对称要求，实现关键信号路径的最优布线；
在一种实施方式中，所述对不同类型的物理版图单元采用不同的约束条件进行布线，包括：
在对偏置电路单元进行布线时，按照填空补缺的形式利用信号电路单元布线留下的剩余空间对各个偏置电路单元进行布线，实现对面积的优化；
在一种实施方式中，所述对不同类型的物理版图单元采用不同的约束条件进行布线，包括：
在对非关键信号电路单元进行布线时，按照填空补缺的形式利用信号电路单元布线留下的剩余空间对各个非关键信号电路单元进行布线；
在一种实施方式中，所述对不同类型的物理版图单元采用不同的约束条件进行布局和布线，还包括：
在信号电路单元布局和布线时通过在线提取寄生参数估算寄生效应，根据估算的寄生效应优化信号电路单元的布局和/或布线；和/或
根据线网所要承载的电流值，以及允许的最大寄生电容和最大寄生电阻确定连线的宽度；
其中，集成的在线寄生参数提取功能能够确保每一次的优化结果都是可以接受的，避免或减少由于寄生效应估算不准确引起的设计迭代，确定线宽时考虑线网所要承载的电流大小和允许的最大寄生电容和电阻，能够避免因电流密度过大而导致的电迁移引起潜在的不可靠性；
在一种实施方式中，所述根据物理版图单元的重要性以及电路连接对电路性能影响的程度调整所述物理版图单元和电路连接的寄生参数的提取精度并进行物理版图仿真验证，包括：
确保关键信号电路单元和关键电路连接的寄生参数的提取精度；
对信号电路单元和偏置电路单元分别进行仿真验证，在进行信号电路单元仿真验证时，偏置电路单元以行为模型的形式出现在仿真电路网表中，所述行为模型能够加速仿真验证的速度；
在一种实施方式中，所述根据物理版图仿真验证结果进行所述物理版图的错误定位，包括：
对物理版图单元功能引起的错误和/或物理连接寄生参数影响引起的错误进行定位；
根据定位结果控制增量式的布局布线优化，直至最后的布局布线结果满足设计要求。
本实施例的技术方案，针对模拟集成电路的物理版图手工设计效率低下、自动生成物理版图前必须手工进行复杂的约束条件分析等缺陷，提出一种模拟集成电路物理版图设计方法，能够最大限度地支持设计自动化。在进行模拟集成电路物理版图设计时，电路的性能尤其是关键信号有关的电路性能的优化是最重要的，面积的优化是次要的，实现电路性能最优的最佳物理布图是按关键信号的流动进行布局布线。由于预先知道整个模拟集成电路的最优物理布图解至少是预先知道模拟集成电路关键部分的最优物理布图解，因此布局布线速度快，且整个模拟集成电路的物理布图的一次成功率大大提高。
实施例2
如图4所示，本发明实施例提供了一种集成电路物理版图生成装置，包括：
物理版图单元生成模块401，用于将集成电路系统电路原理图按照功能划分为多个单元，利用物理版图单元库生成每一个单元对应的物理版图单元；
布局和布线模块402，用于对各个物理版图单元进行分类，对不同类型的物理版图单元采用不同的约束条件进行布局和布线；
仿真验证模块403，用于根据物理版图单元的重要性以及电路连接对电路性能影响的程度调整所述物理版图单元和电路连接的寄生参数的提取精度并进行物理版图仿真验证；
错误定位模块404，用于根据物理版图仿真验证结果进行所述物理版图的错误定位；
在一种实施方式中，物理版图单元生成模块，用于采用以下方式利用物理版图单元库生成每一个单元对应的物理版图单元：对任意一个单元，通过物理版图单元库接口向物理版图单元库提交所述单元的属性参数，所述物理版图单元库根据所述单元的属性参数为所述单元生成匹配的物理版图单元；
在一种实施方式中，所述单元的属性参数包括以下参数的至少一种：单元名称，电路参数，工艺参数。
在一种实施方式中，布局和布线模块，用于采用以下方式对各个物理版图单元进行分类：将各个物理版图单元分为信号电路单元和偏置电路单元；根据信号电路单元的重要性区分关键信号电路单元和非关键信号电路单元。
在一种实施方式中，布局和布线模块，用于采用以下方式对不同类型的物理版图单元采用不同的约束条件进行布局：优先对关键信号电路单元进行布局。
在一种实施方式中，布局和布线模块，用于采用以下方式的至少一种对不同类型的物理版图单元采用不同的约束条件进行布局：
在对关键信号电路单元进行布局时，按照信号的流动方向将关键信号路径分为横向分支和纵向分支，将横向分支上的关键信号电路单元横向排放，将纵向分支上的关键信号电路单元纵向排放，根据关键信号路径之间的匹配要求进行关键信号电路单元的轴对称布局和/或复制和/或移动；
在对偏置电路单元进行布局时，按照填空补缺的形式利用信号电路单元布局留下的剩余空间排放各个偏置电路单元，实现对面积的优化。
在一种实施方式中，布局和布线模块，还用于采用以下方式对不同类型的物理版图单元采用不同的约束条件进行布局：
在两个具有连接关系的关键信号电路单元之间至少放置一个拉链单元；和/或在两个相邻的物理版图单元之间至少放置一个拉链单元；
其中，所述拉链单元包括多条物理连接线。
在一种实施方式中，布局和布线模块，用于采用以下方式的至少一种对不同类型的物理版图单元采用不同的约束条件进行布线：
在对关键信号电路单元进行布线时，确保关键信号路径上的物理连线寄生效应最小，满足连接之间的匹配和/或对称要求，实现关键信号路径的最优布线；
在对偏置电路单元进行布线时，按照填空补缺的形式利用信号电路单元布线留下的剩余空间对各个偏置电路单元进行布线，实现对面积的优化。
在一种实施方式中，布局和布线模块，还用于采用以下方式对不同类型的物理版图单元采用不同的约束条件进行布局和布线：
在信号电路单元布局和布线时通过在线提取寄生参数估算寄生效应，根据估算的寄生效应优化信号电路单元的布局和/或布线；和/或根据线网所要承载的电流值，以及允许的最大寄生电容和最大寄生电阻确定连线的宽度。
在一种实施方式中，仿真验证模块，用于采用以下方式根据物理版图单元的重要性以及电路连接对电路性能影响的程度调整所述物理版图单元和电路连接的寄生参数的提取精度并进行物理版图仿真验证：
确保关键信号电路单元和关键电路连接的寄生参数的提取精度；
对信号电路单元和偏置电路单元分别进行仿真验证，在进行信号电路单元仿真验证时，偏置电路单元以行为模型的形式出现在仿真电路网表中，所述行为模型能够加速仿真验证的速度。
需要说明的是，本发明还可有其他多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。
Claims (10)
1.一种集成电路物理版图生成方法，包括：
将集成电路系统电路原理图按照功能划分为多个单元，利用物理版图单元库生成每一个单元对应的物理版图单元；
对各个物理版图单元进行分类，对不同类型的物理版图单元采用不同的约束条件进行布局和布线；
根据物理版图单元的重要性以及电路连接对电路性能影响的程度调整所述物理版图单元和电路连接的寄生参数的提取精度并进行物理版图仿真验证；
根据物理版图仿真验证结果进行所述物理版图的错误定位。
2.如权利要求1所述的方法，其特征在于：
所述利用物理版图单元库生成每一个单元对应的物理版图单元，包括：
对任意一个单元，通过物理版图单元库接口向物理版图单元库提交所述单元的属性参数，所述物理版图单元库根据所述单元的属性参数为所述单元生成匹配的物理版图单元；
在一种实施方式中，所述单元的属性参数包括以下参数的至少一种：单元名称，电路参数，工艺参数。
3.如权利要求1所述的方法，其特征在于：
所述对各个物理版图单元进行分类，包括：
将各个物理版图单元分为信号电路单元和偏置电路单元；
根据信号电路单元的重要性区分关键信号电路单元和非关键信号电路单元。
4.如权利要求3所述的方法，其特征在于：
所述对不同类型的物理版图单元采用不同的约束条件进行布局，包括：
优先对关键信号电路单元进行布局。
5.如权利要求4所述的方法，其特征在于：
所述对不同类型的物理版图单元采用不同的约束条件进行布局，包括以下至少一种：
在对关键信号电路单元进行布局时，按照信号的流动方向将关键信号路径分为横向分支和纵向分支，将横向分支上的关键信号电路单元横向排放，将纵向分支上的关键信号电路单元纵向排放，根据关键信号路径之间的匹配要求进行关键信号电路单元的轴对称布局和/或复制和/或移动；
在对偏置电路单元进行布局时，按照填空补缺的形式利用信号电路单元布局留下的剩余空间排放各个偏置电路单元，实现对面积的优化。
6.如权利要求3所述的方法，其特征在于：
所述对不同类型的物理版图单元采用不同的约束条件进行布局，还包括：
在两个具有连接关系的关键信号电路单元之间至少放置一个拉链单元；和/或在两个相邻的物理版图单元之间至少放置一个拉链单元；
其中，所述拉链单元包括多条物理连接线。
7.如权利要求5所述的方法，其特征在于：
所述对不同类型的物理版图单元采用不同的约束条件进行布线，包括以下至少一种：
在对关键信号电路单元进行布线时，确保关键信号路径上的物理连线寄生效应最小，满足连接之间的匹配和/或对称要求，实现关键信号路径的最优布线；
在对偏置电路单元进行布线时，按照填空补缺的形式利用信号电路单元布线留下的剩余空间对各个偏置电路单元进行布线，实现对面积的优化。
8.如权利要求3所述的方法，其特征在于：
所述对不同类型的物理版图单元采用不同的约束条件进行布局和布线，还包括：
在信号电路单元布局和布线时通过在线提取寄生参数估算寄生效应，根据估算的寄生效应优化信号电路单元的布局和/或布线；和/或
根据线网所要承载的电流值，以及允许的最大寄生电容和最大寄生电阻确定连线的宽度。
9.如权利要求3所述的方法，其特征在于：
所述根据物理版图单元的重要性以及电路连接对电路性能影响的程度调整所述物理版图单元和电路连接的寄生参数的提取精度并进行物理版图仿真验证，包括：
确保关键信号电路单元和关键电路连接的寄生参数的提取精度；
对信号电路单元和偏置电路单元分别进行仿真验证，在进行信号电路单元仿真验证时，偏置电路单元以行为模型的形式出现在仿真电路网表中，所述行为模型能够加速仿真验证的速度。
10.一种集成电路物理版图生成装置，包括：
物理版图单元生成模块，用于将集成电路系统电路原理图按照功能划分为多个单元，利用物理版图单元库生成每一个单元对应的物理版图单元；
布局和布线模块，用于对各个物理版图单元进行分类，对不同类型的物理版图单元采用不同的约束条件进行布局和布线；
仿真验证模块，用于根据物理版图单元的重要性以及电路连接对电路性能影响的程度调整所述物理版图单元和电路连接的寄生参数的提取精度并进行物理版图仿真验证；
错误定位模块，用于根据物理版图仿真验证结果进行所述物理版图的错误定位。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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Applications Claiming Priority (1)
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| CN201810174482.0A CN108399299A (zh) | 2018-03-02 | 2018-03-02 | 一种集成电路物理版图生成方法及装置 |
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Family
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Country Status (1)
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