WO2022198571A1 - 一种寄生电阻电容参数提取方法及装置 - Google Patents

一种寄生电阻电容参数提取方法及装置 Download PDF

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layout unit
capacitance
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严兴茂
孙立杰
黄威森
余华涛
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华为技术有限公司
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions

Definitions

  • the present application relates to the technical field of integrated circuits, and in particular, to a method and device for extracting parasitic resistance and capacitance parameters.
  • an embodiment of the present application provides a method for extracting parasitic resistance and capacitance parameters, which can be applied to an electronic design automation (electronic design automation, EDA) tool, or a component in an EDA tool, such as a chip, a processor, etc.
  • EDA electronic design automation
  • the method includes: calling at least one first circuit layout unit in a first information base to generate an integrated circuit layout, where the first information base includes a plurality of circuit layout units; and obtaining the boundary of at least one first circuit layout unit from the second information base information and physical information of pin PINs in at least one first circuit layout unit, the second information base includes boundary information of each circuit layout unit in the plurality of circuit layout units and physical information of the PINs in each circuit layout unit, the physical information
  • the information is used to indicate the coordinates of the key points of the PIN; according to the boundary information of the at least one first circuit layout unit and the physical information of the PIN in the at least one first circuit layout unit, the parasitic capacitance and resistance parameters in the layout of the integrated circuit are extracted to obtain the parasitic resistance and capacitance netlist.
  • an integrated circuit layout is given based on the first information base and the second information base, which simplifies the design process of the integrated circuit; and the parasitic resistance and capacitance can be given based on the extracted integrated circuit layout. parameter.
  • the parasitic resistance and capacitance parameters of the same circuit board diagram unit can be given at one time, which saves the time for repeatedly extracting the parasitic resistance and capacitance parameters. Therefore, the method for extracting parasitic resistance and capacitance parameters provided by the embodiments of the present application can improve the design efficiency of the integrated circuit layout.
  • the parasitic resistance and capacitance parameters outside the at least one first circuit layout unit are extracted.
  • the time for extracting the parasitic resistance and capacitance parameters is reduced.
  • the coordinates of the key points of the PIN include at least one of layer, reticle, abscissa and ordinate. The position of the PIN is accurately determined by the coordinates of the key points.
  • the present application provides an apparatus for extracting parasitic resistance and capacitance parameters
  • the apparatus for extracting parasitic resistance and capacitance parameters includes a processor, and when the processor calls a computer program in a memory, as in any one of the first aspect The described method is executed.
  • the present application provides a parasitic resistance and capacitance parameter extraction device, the parasitic resistance and capacitance parameter extraction device includes a processor and a memory, the memory is used for storing a computer program; the processor is used for executing the memory. A stored computer program, so that the parasitic resistance and capacitance parameter extraction apparatus executes the method according to any one of the first aspects.
  • the present application provides a computer-readable storage medium, where the computer-readable storage medium is used to store a computer program, and when the computer program is executed, the computer program as described in any one of the first aspect is executed. method is implemented.
  • FIG. 3 is a schematic flowchart of a method for extracting parasitic resistance and capacitance parameters provided by an embodiment of the present application
  • FIG. 4 is a schematic diagram of an integrated circuit layout provided by an embodiment of the present application.
  • the calibre connectivity interface (CCI) database database
  • the calibre connectivity interface (CCI) database database
  • LVS Linux virtual server
  • the layout information in the CCI data flow library by layout matching to match the corresponding layout and the capacitance look-up table in the RC process database, and obtain a post-imitation netlist for post-simulation .
  • the iterative process of generating the capacitance look-up table consumes more and more time.
  • the above technical solution has the following problems: (1) Different designers will repeatedly extract the same type of middle road layout, and before each extraction, the CCI database must be obtained by means of LVS as input data, resulting in a long design cycle. (2) When the size of the actual middle path layout is not on the look-up table, the parasitic resistance and capacitance parameters of the layout are obtained by interpolation, and the precise value cannot be obtained. (3) The built-in MEOL layout cannot completely cover the actual design layout, and the actual layout may be a new type of layout not considered by the EDA tool, and the extraction accuracy cannot be guaranteed. In order to solve the above technical problems, the embodiments of the present application provide the following solutions.
  • the first circuit layout unit may be any circuit layout unit in the first information base.
  • An integrated circuit layout may include a plurality of identical circuit layout units, that is, a circuit layout unit may appear multiple times in the integrated circuit layout.
  • the integrated circuit layout may also include a plurality of completely different circuit layout units, that is, all circuit layout units in the integrated circuit layout are different.
  • the first information library can be called a subfix cell library.
  • different circuit layout units may have different gate length (gate length), gate width (gate width), gate space (gate space) or gate number.
  • Each circuit layout unit in the first information base corresponds to an identification (eg, a name).
  • Each circuit layout unit includes at least one pin (PIN), and the pin PIN is a connection with an external circuit drawn from the circuit layout unit.
  • the plurality of circuit layout units may be grouped according to at least one of gate length, gate width, gate spacing, and gate number.
  • the circuit layout units in the first information base can be searched in groups, thereby improving the efficiency of generating an integrated circuit layout.
  • the boundary information can be used to indicate the boundary of the circuit layout unit.
  • the boundary information may include a plurality of points (such as coordinate starting points), the number of the plurality of points is related to the shape of the circuit layout unit, and the boundary of the circuit layout unit can be drawn by connecting the plurality of points. For example, since each circuit layout unit is a device or module composed of various graphic layers, all graphic layers can be superimposed to form a minimum rectangle.
  • the boundary information can include the coordinates of two points.
  • the two points are two points on the opposite corners of the rectangle.
  • the coordinates of the two points can determine the coordinates of the other two points in the rectangle, and then connect the above four points in turn to obtain a rectangle.
  • the rectangle can represent the smallest rectangle corresponding to a circuit layout unit.
  • the key point coordinates of the PIN may include at least one of a layer, a mask, an abscissa and an ordinate.
  • the coordinates of the key point of the PIN may be the coordinates of the PIN relative to the origin corresponding to the circuit layout unit. For example, the lower left corner of the rectangle corresponding to the circuit layout unit can be used as the origin.
  • the layer, mask, abscissa and ordinate where the PIN is located it can be determined that the pin PIN is in the The location in the circuit layout cell.
  • the second information base may include boundary information of each circuit layout unit and physical information of PINs in each circuit layout unit.
  • the second information base may further include an identifier (eg, name) of each circuit layout unit, a coordinate starting point of each circuit layout unit, or a classification identifier of each circuit layout unit, and so on.
  • a parameter extraction tool may be used to extract parasitic resistance and capacitance parameters in each circuit layout unit of the plurality of circuit layout units.
  • the parameter extraction tool may include a three-dimensional 3D extraction tool and a 2.5D extraction tool.
  • the 3D extraction tool may be a 3D field solver that solves in real time.
  • 2.5D extraction tool generates a multi-dimensional look-up table by using part of the data solved by the 3D extraction tool. During extraction, the corresponding parasitic resistance and capacitance parameters are found by matching from the multi-dimensional look-up table. If they cannot be accurately matched, they are obtained by interpolation. Approximate values determine parasitic resistance capacitance parameters.
  • each circuit layout unit of the plurality of circuit layout units can be extracted by a 3D extraction tool, thereby improving the extraction accuracy.
  • the boundary information of the first circuit layout unit and the physical information of the PIN in the first circuit layout unit may be encrypted to protect the internet protocol (IP) of the first circuit layout unit. Then, the encrypted boundary information of the first circuit layout unit and the physical information of the PIN in the first circuit layout unit are transmitted to the parameter extraction tool, and the parasitic resistance and capacitance parameters are extracted by the parameter extraction tool.
  • IP internet protocol
  • the extraction module 504 is configured to extract parasitic capacitance and resistance parameters in the integrated circuit layout according to the boundary information of the at least one first circuit layout unit and the physical information of the PIN in the at least one first circuit layout unit to obtain parasitic capacitance and resistance parameters. Resistor capacitor netlist.
  • the establishment module 501 is used to establish the first information base; obtain boundary information of each circuit layout unit in the plurality of circuit layout units, and the physical information of the pin PIN in each circuit layout unit. information; establishing the second information base according to the boundary information of each circuit layout unit and the physical information of the PIN in each circuit layout unit.
  • the above transceiver 602 may also be referred to as a transceiver unit or a transceiver module.
  • the transceiver 602 may include a receiver (or receiver, receiving circuit) and a transmitter (or transmitter, transmitting circuit). The receiver is used for receiving signals, and the transmitter is used for transmitting signals.
  • the transceiver 602 may correspond to the acquisition module in FIG. 5 .
  • the above-mentioned processor 601 may be used to perform the actions described in the foregoing method embodiments that are implemented internally by the EDA tool, and the transceiver 602 may be used to perform the actions of sending or receiving.
  • the processor 601 may be a central processing unit, a general-purpose processor, a digital signal processor, an application-specific integrated circuit, a field programmable gate array, or other programmable logic devices, transistor logic devices, hardware components, or any combination thereof. It may implement or execute the various exemplary logical blocks, modules and circuits described in connection with this disclosure.
  • the processor 601 may also be a combination that implements computing functions, such as a combination of one or more microprocessors, a combination of a digital signal processor and a microprocessor, and the like.
  • the communication bus 604 may be a peripheral component interconnection standard PCI bus or an extended industry standard structure EISA bus, or the like. The bus can be divided into an address bus, a data bus, a control bus, and the like.
  • the functions, if implemented in the form of software functional units and sold or used as independent products, may be stored in a computer-readable storage medium.
  • the technical solution of the present application can be embodied in the form of a software product in essence, or the part that contributes to the prior art or the part of the technical solution.
  • the computer software product is stored in a storage medium, including Several instructions are used to cause a computer device (which may be a personal computer, a server, or an EDA tool, etc.) to execute all or part of the steps of the methods described in the various embodiments of the present application.
  • the aforementioned storage medium includes: U disk, mobile hard disk, read-only memory (ROM), random access memory (RAM), magnetic disk or optical disk and other media that can store program codes .

Abstract

一种寄生电阻电容参数提取方法及装置，包括：S301，调用第一信息库中的至少一个第一电路版图单元(A、B)，生成集成电路版图，第一信息库包括多个电路版图单元(A、B)；S302，从第二信息库中获取至少一个第一电路版图单元(A、B)的边界信息和至少一个第一电路版图单元(A、B)中引脚PIN的物理信息，第二信息库包括多个电路版图单元(A、B)中每个电路版图单元(A、B)的边界信息和每个电路版图单元(A、B)中PIN的物理信息，物理信息用于指示PIN的关键点坐标；S303，根据至少一个第一电路版图单元(A、B)的边界信息和至少一个第一电路版图单元(A、B)中PIN的物理信息，提取集成电路版图中的寄生电容电阻参数，得到寄生电阻电容网表。可以提高集成电路版图的设计效率。

Description

一种寄生电阻电容参数提取方法及装置 技术领域
本申请涉及集成电路技术领域，尤其涉及一种寄生电阻电容参数提取方法及装置。
背景技术
集成电路制造工艺演进到先进工艺后，鳍式场效应晶体管(fin field-effect transistor，FinFET)等器件的可用尺寸如栅极宽度(gate width)、栅极长度(gate length)等被限定在了相当小的一个范围内。比如，一般工艺设计库(process design kits，PDK)提供的可用栅极宽度都在1～20fin(以fin为单位)以下，栅极长度离散值也不超过10个。这能够降低集成电路设计的难度。但是随着集成电路工艺的演进，诸如环栅场效应晶体管等器件的复杂度却越来越高。在设计这些半导体器件的过程中，集成电路设计者需要针对各个部件尝试不同的物理参数的组合，这导致集成电路设计的效率低。
发明内容
本申请实施例提供了一种寄生电阻电容参数提取方法及装置，可以减少提取寄生电阻电容参数的时间，提高集成电路版图的设计效率。
第一方面，本申请实施例提供了一种寄生电阻电容参数提取方法，可以应用于电子设计自动化(electronic design automation，EDA)工具，或者EDA工具中的部件，例如，芯片、处理器等，该方法包括：调用第一信息库中的至少一个第一电路版图单元，生成集成电路版图，第一信息库包括多个电路版图单元；从第二信息库中获取至少一个第一电路版图单元的边界信息和至少一个第一电路版图单元中引脚PIN的物理信息，第二信息库包括多个电路版图单元中每个电路版图单元的边界信息和每个电路版图单元中PIN的物理信息，该物理信息用于指示PIN的关键点坐标；根据至少一个第一电路版图单元的边界信息和至少一个第一电路版图单元中PIN的物理信息，提取集成电路版图中的寄生电容电阻参数，得到寄生电阻电容网表。
本申请实施例提供的寄生电阻电容参数提取方法，基于第一信息库和第二信息库给出集成电路版图，简化了集成电路设计流程；并且，能够基于提取的集成电路版图给出寄生电阻电容参数。进一步的，对于集成电路板图重复出现的电路版图单元，能够一次性的给出相同的电路板图单元的寄生电阻电容参数，节省了重复提取寄生电阻电容参数的时间。因此，本申请实施例提供的寄生电阻电容参数提取方法能够提高了集成电路版图的设计效率。
在一种可能的设计中，提取所述至少一个第一电路版图单元内部的寄生电容电阻参数。在集成电路版图中，处于电路版图单元内部的器件会在电路板图单元的内部产生寄生电阻电容参数；处于电路版图单元内的器件或者之间的器件，也会在电路版图单元之间或者外部产生寄生电阻电容参数。在形成集成电路版图后，一次性的提取电路版图单元内部的寄生电容电阻参数，可以减少寄生电阻电容参数的提取次数，节省了重复提取电阻电容参数所消耗的时间。
在另一种可能的设计中，提取所述多个电路版图单元中每个电路版图单元中的寄生电阻电容参数，根据所述每个电路版图单元中的寄生电阻电容参数，建立第三信息库。通过将建立的第三信息库与第一电路版图单元外部的寄生电阻电容网表输入到仿真器进行仿真，提高设计的效率。
在另一种可能的设计中，通过三维3D提取工具提取所述多个电路版图单元中每个电路版图单元中的寄生电阻电容参数。通过3D提取工具提取电路版图单元中的寄生电阻电容参数，提高提取的精确度。
在另一种可能的设计中，提取所述至少一个第一电路版图单元外部的寄生电阻电容参数。通过仅仅提取第一电路版图单元外部的寄生电阻电容参数，而不需重复提取第一电路版图单元内部的寄生电阻电容参数，减少了提取寄生电阻电容参数的时间。
在另一种可能的设计中，通过2.5D提取工具提取所述至少一个第一电路版图单元外部的寄生电阻电容参数。通过2.5D提取工具提取寄生电阻电容参数，提高提取寄生电阻电容参数的效率。
在另一种可能的设计中，建立第一信息库；获取多个电路版图单元中每个电路版图单元的边界信息、和每个电路版图单元中引脚PIN的物理信息；根据每个电路版图单元的边界信息和每个电路版图单元中PIN的物理信息，建立第二信息库。通过建立第一信息库和第二信息库，基于第一信息库给出集成电路版图，简化了集成电路设计流程。基于第二信息库提取集成电路版图中的寄生电容电阻参数，节省了重复提取寄生电阻电容参数的时间。
在另一种可能的设计中，在所述第一信息库中，按照栅极长度、栅极宽度、栅极间距和栅极个数中的至少一项，对所述多个电路版图单元进行分组。通过分组提高查找电路版图单元的效率。
在另一种可能的设计中，所述PIN的关键点坐标包括分层、掩模版、横坐标和纵坐标中的至少一项。通过关键点坐标准确的确定PIN的位置。
第二方面，本申请实施例提供了一种寄生电阻电容参数提取装置，该寄生电阻电容参数提取装置被配置为实现上述第一方面中EDA工具所执行的方法和功能，由硬件/软件实现，其硬件/软件包括与上述功能相应的模块。
第三方面，本申请提供了一种寄生电阻电容参数提取装置，该装置可以是EDA工具，也可以是EDA工具中的装置，或者是能够和EDA工具匹配使用的装置。其中，该寄生电阻电容参数提取装置还可以为芯片系统。该寄生电阻电容参数提取装置可执行第二方面所述的方法。该寄生电阻电容参数提取装置的功能可以通过硬件实现，也可以通过硬件执行相应的软件实现。该硬件或软件包括一个或多个与上述功能相对应的模块。该模块可以是软件和/或硬件。该寄生电阻电容参数提取装置执行的操作及有益效果可以参见上述第一方面所述的方法以及有益效果，重复之处不再赘述。
第四方面，本申请提供了一种寄生电阻电容参数提取装置，所述寄生电阻电容参数提取装置包括处理器，当所述处理器调用存储器中的计算机程序时，如第一方面中任意一项所述的方法被执行。
第五方面，本申请提供了一种寄生电阻电容参数提取装置，所述寄生电阻电容参数提 取装置包括处理器和存储器，所述存储器用于存储计算机程序；所述处理器用于执行所述存储器所存储的计算机程序，以使所述寄生电阻电容参数提取装置执行如第一方面中任意一项所述的方法。
第六方面，本申请提供了一种寄生电阻电容参数提取装置，所述寄生电阻电容参数提取装置包括处理器、存储器和收发器，所述收发器，用于接收信道或信号，或者发送信道或信号；所述存储器，用于存储计算机程序；所述处理器，用于从所述存储器调用所述计算机程序执行如第一方面中任意一项所述的方法。
第七方面，本申请提供了一种寄生电阻电容参数提取装置，所述寄生电阻电容参数提取装置包括处理器和接口电路，所述接口电路，用于接收计算机程序并传输至所述处理器；所述处理器运行所述计算机程序以执行如第一方面中任意一项所述的方法。
第八方面，本申请提供了一种计算机可读存储介质，所述计算机可读存储介质用于存储计算机程序，当所述计算机程序被执行时，使得如第一方面中任意一项所述的方法被实现。
第九方面，本申请提供一种包括计算机程序的计算机程序产品，当计算机程序被执行时，使得如第一方面中任意一项所述的方法被实现。
附图说明
为了更清楚地说明本申请实施例或背景技术中的技术方案，下面将对本申请实施例或背景技术中所需要使用的附图进行说明。
图1(A)是一种纳米片的结构示意图；
图1(B)是一种纳米线的结构示意图；
图2是一种RC工艺数据库生成的流程示意图；
图3是本申请实施例提供的一种寄生电阻电容参数提取方法的流程示意图；
图4是本申请实施例提供的一种集成电路版图的示意图；
图5是本申请实施例提供的一种寄生电阻电容参数提取装置的结构示意图；
图6是本申请实施例一种EDA工具的结构示意图。
具体实施方式
下面结合本申请实施例中的附图对本申请实施例进行描述。
如图1(A)和图1(B)所示，图1(A)是一种纳米片(nanosheet)场效应晶体管(field-effect transistor，FET)的结构示意图。图1(B)是一种纳米线(nanowire)场效应晶体管的结构示意图。相较于FinFET结构的三栅，纳米片FET和纳米线FET都采用了围栅的器件结构，这样可以增强栅控能力，但是使得GAA器件的中道(mid-end-of-line，MEOL)寄生电容与分布相较于平面金属氧化物半导体(metal oxide semiconductor，MOS)或FinFET更加复杂。例如，栅极(gate)到nanosheet或nanowire的前后两面的边缘电容Cfo1，以及栅极到nanosheet或nanowire上、下两面的边缘电容Cfo2、栅极到沟槽触点(trench contact)的纵向耦合电容Cco1、gate到VIA1的纵向耦合电容Cco2、gate到衬底的电容Cgb、gate到连接金属1(metal1)的电容Cgm等。同时，随着工艺特征尺寸的变小， 金属线宽以及线间距也越来越小，metal1同一层间的耦合电容Cc、metal 1与连接金属2(metal 2)之间的覆盖电容Ca以及metal2到metal 1的边缘电容Cf，对整个MEOL电容的贡献也越来越大。需要对这些寄生电容分布逐一精准建模和版图寄生提取(layout parasitic extraction，LPE)，EDA工具的实现面临较大挑战。
EDA工具的LPE功能主要包括两部分：2.5维(dimensionality，D)版图寄生提取和RC工艺数据库的建模、生成。如图2所示，图2是一种RC工艺数据库生成的流程示意图。首先晶圆代工(foundry)厂对实际的器件(属于MEOL)和互连线(属于后道(back-end-of-line，BEOL))的工艺尺寸进行定义。通过定义的工艺尺寸，结合工艺波动(variation)完成寄生模型文件。以FinFET工艺为例：器件的寄生电容取决于定义的Fin的高度、宽度、厚度，和gate的高度、宽度等尺寸。互连线的寄生电容取决于定义的互连线的宽度、厚度，和介质层厚度、介电常数等。EDA工具预先内置不同的栅极宽度(gate width)、栅极间距(gate space)等大量不同版图尺寸的版图,通过调用3D电磁场仿真器(field solver)对寄生模型文件进行仿真，得到了一系列不同版图下的电容查找表(look-up-table)，最终整合成EDA工具的RC工艺数据库(RC techfile)。
在每次提取寄生电阻电容参数(例如电阻的大小或电容的大小)之前，都要通过调用Linux虚拟服务器(linux virtual server，LVS)的方式获得口径连接接口(calibre connectivity interface，CCI)数据库(database)作为提取寄生电阻电容参数时的输入数据，然后通过版图匹配方式扫描CCI数据流库中的版图信息，去匹配相应的版图和RC工艺数据库中的电容查找表，得到后仿网表进行后仿真。但是，由于工艺的演进和调整，电容查找表的生成迭代过程时间消耗越来越长。
上述技术方案存在如下问题：(1)不同设计者会对同一类型的中道版图重复提取，而且每次提取之前都要通过LVS的方式获得CCI数据库作为输入数据，导致设计周期长。(2)当实际中道版图的尺寸不在查找表上时，通过插值的方式的得到版图的寄生电阻电容参数，无法得到精确值。(3)内置MEOL版图无法完全覆盖实际设计版图，而实际版图可能是一种未被EDA工具考虑到的新型版图，无法保证提取精度。为了解决上述技术问题，本申请实施例提供了如下解决方案。
如图3所示，图3是本申请实施例提供的一种寄生电阻电容参数提取方法的流程示意图。本申请实施例中的步骤包括：
S301，调用第一信息库中的至少一个第一电路版图单元，生成集成电路版图，所述第一信息库包括多个电路版图单元。
其中，第一电路版图单元可以为第一信息库中的任意一个电路版图单元。集成电路版图可以包括多个相同的电路版图单元，也即一个电路版图单元在集成电路版图中可以重复出现多次。集成电路版图也可以包括完全不同的多个电路版图单元，也即集成电路版图中所有电路版图单元均不相同。
具体的，设计者可以首先根据集成电路版图的功能需求，确定需要调用的电路版图单元，然后从第一信息库选取需要调用的电路版图单元，通过选取的电路版图单元生成集成电路版图。其中，一个电路版图单元对应一个标识。
需要说明的是，第一信息库包含了集成电路版图可能用到的所有电路版图单元，通过调用第一信息库中的一个或多个电路版图单元生成集成电路版图，从而减少生成集成电路版图的时间。
可选的，可以根据第一电路版图单元外部的电阻电容和所述至少一个第一电路版图单元，生成所述集成电路版图。其中，集成电路版图不仅包括一个或多个电路版图单元，而且还包括第一电路版图单元外部的电阻电容。
应注意，第一电路版图单元外部的电阻电容包括引脚PIN与第一电路版图单元外部的连接金属(metal)之间的电容(例如耦合电容)、和两个第一电路版图单元之间的电容(例如PIN to PIN的电容)。如果某个电容的一块板在电路板图单元的内部，另一块板在电路板图单元的外部，在这种情况下，该电容属于电路版图单元外部的电容。该电容在通过电路版图单元生成集成电路板图前是不存在的。
如图4所示，图4是本申请实施例提供的一种集成电路版图的示意图。该集成电路版图包括电路版图单元A和电路版图单元B(虚线内部)，电路版图单元A包括栅极A、电容、模块M0和模块M1、源(source)和出口(drain)等等，电路版图单元B包括栅极B、电容、模块M0和模块M1、源和出口等等。该集成电路版图还包括除电路版图单元A和电路版图单元B之外的器件(例如电阻电容等)。其中，电路版图单元A中的模块M0与电路版图单元B中的模块M0之间的电容、和电路版图单元A中的模块M1与电路版图单元B中的模块M1之间的电容属于电路版图单元外部的电容。
可选的，在调用第一信息库生成集成电路版图之前，可以预先建立第一信息库。
具体的，可以将EDA工具需要使用的所有不同的电路版图单元集成为第一信息库，例如第一信息库可以称为子单元(subfix cell)库。其中，不同的电路版图单元可以具有不同的栅极长度(gate length)、栅极宽度(gate width)、栅极间距(gate space)或栅极个数。第一信息库中的每个电路版图单元对应一个标识(例如名称)。每个电路版图单元包括至少一个引脚(PIN)，引脚PIN为从电路版图单元引出的与外部电路的接线。
其中，电路版图单元可以为晶体管级的版图。如金属-氧化物-半导体(metal oxide semiconductor，MOS)、双极结型晶体管(bipolar junction transistor，BJT)等。
可选的，在所述第一信息库中，可以按照栅极长度、栅极宽度、栅极间距和栅极个数中的至少一项，对所述多个电路版图单元进行分组。这样，在调用第一信息库中的电路版图单元时，可以分组查找第一信息库中的电路版图单元，从而提高生成集成电路版图的效率。
S302，从第二信息库中获取所述至少一个第一电路版图单元的边界信息和所述至少一个第一电路版图单元中PIN的物理信息，所述第二信息库包括所述多个电路版图单元中每个电路版图单元的边界信息和所述每个电路版图单元中PIN的物理信息，所述物理信息用于指示所述PIN的关键点坐标。
可选的，在从第二信息库中获取所述至少一个第一电路版图单元的边界信息和至少一个第一电路版图单元中PIN的物理信息之前，可以获取多个电路版图单元中每个电路版图单元的边界信息、和每个电路版图单元中引脚PIN的物理信息；根据所述每个电路版图单元的边界信息和所述每个电路版图单元中PIN的物理信息，建立第二信息库。
其中，边界信息可以用于指示电路版图单元的边界。边界信息可以包括多个点(如坐标起始点)，多个点的数量与电路版图单元的形状相关，通过连接多个点可以绘制出电路版图单元的边界。例如，由于每个电路版图单元内部是由各种图形层构成的器件或模块，所有图形层叠加可以形成一个最小矩形。边界信息可以包括两个点坐标，两个点为矩形对角的两个点，通过该两个点的坐标可以确定矩形中其他两个点的坐标，然后依次连接上述四个点得到一个矩形，该矩形可以表示一个电路版图单元对应的最小矩形。因此通过该两个点坐标可以表示一个矩形的电路版图单元。类似的，边界信息也可以包括四个点，通过四个点坐标可以表示一个八边形，表示电路版图单元为八边形形状，该电路版图单元的所有图形层构成一个最小八边形。
其中，PIN的关键点坐标可以包括分层(layer)、掩模版(mask)、横坐标和纵坐标中的至少一项。PIN的关键点坐标可以为PIN相对于电路版图单元对应的原点的坐标。例如，可以电路版图单元对应的矩形的左下角作为原点，在该原点的基础上，根据PIN所在的分层(layer)、掩模版(mask)、横坐标和纵坐标，可以确定引脚PIN在电路版图单元中的位置。
其中，第二信息库可以包括每个电路版图单元的边界信息和每个电路版图单元中PIN的物理信息。可选的，第二信息库还可以包括每个电路版图单元的标识(例如名称)、每个电路版图单元的坐标起始点、或每个电路版图单元的分类标识等等。
其中，第二信息库可以称为引脚库(LibraryPin)。
可选的，可以提取所述多个电路版图单元中每个电路版图单元中的寄生电阻电容参数，根据所述每个电路版图单元中的寄生电阻电容参数，建立第三信息库。其中，第三信息库可以称作为通用模拟电路仿真器库(LibrarySpice)，第三信息库可以包括每个电路版图单元中的寄生电阻电容参数。该寄生电阻电容参数可以包括电阻的大小或电容的大小。
可选的，可以通过参数提取工具提取所述多个电路版图单元中每个电路版图单元中的寄生电阻电容参数。其中，所述参数提取工具可以包括三维3D提取工具和2.5D提取工具。3D提取工具可以是实时求解的3D场求解器。2.5D提取工具通过使用3D提取工具求解的部分数据生成的一个多维查找表，在进行提取时通过从该多维查找表中匹配查找对应的寄生电阻电容参数，如果不能准确匹配，则通过插值法取近似值确定寄生电阻电容参数。
进一步的，可以通过3D提取工具提取所述多个电路版图单元中每个电路版图单元中的寄生电阻电容参数，从而提高提取精度。
可选的，在从第二信息库中获取至少一个第一电路版图单元的边界信息和至少一个第一电路版图单元中PIN的物理信息过程中，可以首先确定集成电路版图中调用的至少一个第一电路版图单元，一个第一电路版图单元对应一个标识，然后根据至少一个第一电路版图单元的标识，从第二信息库中查找所述至少一个第一电路版图单元的边界信息和所述至少一个第一电路版图单元中PIN的物理信息。其中，边界信息可以用于指示电路版图单元的边界，PIN的物理信息包括PIN的关键点坐标，PIN的关键点坐标可以为PIN相对于电路版图单元对应的原点的坐标。例如，如图4所示，电路版图单元A所在的虚线表示为电路版图单元A的边界，电路版图单元B所在的虚线表示为电路版图单元B的边界。 又如，可以将电路版图单元A对应的虚线中左下角作为原点，PIN的关键点坐标为电路版图单元A中PIN相对于该原点的坐标。可以将电路版图单元B对应的虚线中左下角作为原点，PIN的关键点坐标为电路版图单元B中PIN相对于该原点的坐标。
可选的，可以对第一电路版图单元的边界信息和第一电路版图单元中PIN的物理信息进行加密，实现对第一电路版图单元的网络协议(internet protocol，IP)进行保护。然后将加密后的第一电路版图单元的边界信息和第一电路版图单元中PIN的物理信息传输至参数提取工具，通过参数提取工具提取寄生电阻电容参数。
需要说明的是，上述第一信息库和第二信息库可以由EDA工具预先建立，也可以由EDA工具从其他数据库中调用以便EDA使用。
S303，根据所述至少一个第一电路版图单元的边界信息和所述至少一个第一电路版图单元中PIN的物理信息，提取所述集成电路版图中的寄生电容电阻参数，得到寄生电阻电容网表。
可选的，可以仅仅提取所述至少一个第一电路版图单元外部的寄生电阻电容参数，得到寄生电阻电容网表，而不再提取第一电路版图单元内部的寄生电阻电容参数。进一步的，可以通过2.5D提取工具提取第一电路版图单元外部的寄生电阻电容参数。其中，寄生电阻电容网表可以是包含有电阻电容以及电阻电容之间连接关系的电路。
可选的，首先确定在集成电路版图中第一电路版图单元对应的原点(例如电路版图单元对应的矩形的左下角)相对于集成电路版图对应的原点(例如集成电路版图对应的矩形的左下角)的坐标，然后根据第一电路版图单元对应的原点相对于集成电路版图对应的原点的坐标、和所述至少一个第一电路版图单元的边界信息和第一电路版图单元中PIN的关键点坐标，确定在集成电路版图中第一电路版图单元对应的边界的位置、和第一电路版图单元中PIN的位置。最后根据第一电路版图单元中PIN的位置和第一电路版图单元对应的边界的位置，排除第一电路版图单元内部的电阻和电容，将集成电路版图中剩余的电阻和电容作为第一电路版图单元外部的电阻电容，以便提取第一电路版图单元外部的寄生电阻电容参数，得到寄生电阻电容网表。其中，该寄生电阻电容参数包括第一电路版图单元外部的电阻的大小和电容的大小。
可选的，可以将上述S302中建立的第三信息库与上述寄生电阻电容网表输入到仿真器进行后仿真，确定仿真结果。其中，仿真器可以为通用模拟电路仿真器(simulation program with integrated circuit emphasis，SPICE)。
需要说明的是，电路设计过程包括功能前仿真和时序后仿真两个过程。功能前仿真是针对寄存器传输级的仿真，目标是分析电路的逻辑关系的正确性，仿真速度快。时序后仿真是门级网表的仿真，是将电路的门延迟参数和各种电路单元之间的连接情况考虑在内后进行仿真，通过仿真结果可以判断时序是否正确，仿真的结果直接影响功耗评估，电压降分析的准确性等。
可选的，可以分别提取第一电路版图单元外部的寄生电阻电容参数，以及提取第一电路版图单元内部的寄生电阻电容参数。对于多个相同的第一电路版图单元，可以只需要一次提取第一电路版图单元内部的寄生电阻电容参数。其中，第一电路版图单元内部的寄生电阻电容参数还包括PIN电阻，也即第一电路版图单元的PIN处的电阻。
进一步的，可以通过三维3D提取工具提取第一电路版图单元内部的寄生电容电阻参数，通过2.5D提取工具提取第一电路版图单元内外部的寄生电容电阻参数。从而提高了提取寄生电容电阻参数的精确度。
在本申请实施例中，基于第一信息库和第二信息库生成集成电路版图，简化了集成电路设计流程；并且，能够基于提取的集成电路版图给出寄生电阻电容参数。进一步的，对于集成电路板图重复出现的电路版图单元，能够一次性的给出相同的电路板图单元的寄生电阻电容参数，节省了重复提取寄生电阻电容参数的时间。因此，本申请实施例提供的寄生电阻电容参数提取方法能够提高了集成电路版图的设计效率。
可以理解的是，上述各个方法实施例中，由EDA工具实现的方法和操作，也可以由可用于EDA工具的部件(例如芯片或者电路)实现。EDA工具可以模拟EDA工具。
上述主要从各个交互的角度对本申请实施例提供的方案进行了介绍。可以理解的是，为了实现上述功能，其包含了执行各个功能相应的硬件结构和/或软件模块。本领域技术人员应该可以意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，本申请能够以硬件或硬件和计算机软件的结合形式来实现。某个功能究竟以硬件还是计算机软件驱动硬件的方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本申请的范围。
本申请实施例可以根据上述方法示例对EDA工具进行功能模块的划分，例如，可以对应各个功能划分各个功能模块，也可以将两个或两个以上的功能集成在一个处理模块中。上述集成的模块既可以使用硬件的形式实现，也可以使用软件功能模块的形式实现。需要说明的是，本申请实施例中对模块的划分是示意性的，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式。下面以使用对应各个功能划分各个功能模块为例进行说明。
以上，结合图3详细说明了本申请实施例提供的方法。以下，结合图5详细说明本申请实施例提供的寄生电阻电容参数提取装置。应理解，装置实施例的描述与方法实施例的描述相互对应，因此，未详细描述的内容可以参见上文方法实施例，为了简洁，这里不再赘述。
请参见图5，图5是本申请实施例提供的一种寄生电阻电容参数提取装置的结构示意图。该装置可以包括建立模块501、生成模块502、获取模块503和提取模块504，用于执行上文方法实施例中EDA工具所执行的动作。
在一种可能的设计中，该寄生电阻电容参数提取装置可实现对应于上文方法实施例中的EDA工具执行的步骤或者流程，例如，可以为EDA工具，或者配置于EDA工具中的芯片或电路。在一种实现方式中：
生成模块502，用于调用第一信息库中的至少一个第一电路版图单元，生成集成电路版图，所述第一信息库包括多个电路版图单元；
获取模块503，还用于从第二信息库中获取所述至少一个第一电路版图单元的边界信息和所述至少一个第一电路版图单元中PIN的物理信息，所述第二信息库包括所述多个 电路版图单元中每个电路版图单元的边界信息和所述每个电路版图单元中PIN的物理信息，所述物理信息用于指示所述PIN的关键点坐标；
提取模块504，用于根据所述至少一个第一电路版图单元的边界信息和所述至少一个第一电路版图单元中PIN的物理信息，提取所述集成电路版图中的寄生电容电阻参数，得到寄生电阻电容网表。
可选的，提取模块504，还用于提取所述至少一个第一电路版图单元内部的寄生电容电阻参数。
可选的，提取模块504，还用于提取所述多个电路版图单元中每个电路版图单元中的寄生电阻电容参数，根据所述每个电路版图单元中的寄生电阻电容参数，建立第三信息库。
可选的，提取模块504，还用于通过三维3D提取工具提取所述多个电路版图单元中每个电路版图单元中的寄生电阻电容参数。
可选的，生成模块502，还用于根据所述至少一个第一电路版图单元外部的电阻电容和所述至少一个第一电路版图单元，生成所述集成电路版图。
可选的，提取模块504，还用于提取所述至少一个第一电路版图单元外部的寄生电阻电容参数。
可选的，提取模块504，还用于通过2.5D提取工具提取所述至少一个第一电路版图单元外部的寄生电阻电容参数。
可选的，建立模块501，用于建立所述第一信息库；获取所述多个电路版图单元中每个电路版图单元的边界信息、和所述每个电路版图单元中引脚PIN的物理信息；根据所述每个电路版图单元的边界信息和所述每个电路版图单元中PIN的物理信息，建立所述第二信息库。
可选的，建立模块501，还用于在所述第一信息库中，按照栅极长度、栅极宽度、栅极间距和栅极个数中的至少一项，对所述多个电路版图单元进行分组。
可选的，所述PIN的关键点坐标包括分层、掩模版、横坐标和纵坐标中的至少一项。
需要说明的是，各个模块的实现还可以对应参照图3所示的方法实施例的相应描述，执行上述实施例中EDA工具所执行的方法和功能。
如图6所示，图6是本申请实施例一种EDA工具的结构示意图。该EDA工具包括处理器601和收发器602。可选的，该EDA工具还包括存储器603。其中，处理器601、收发器602和存储器603之间可以通过内部连接通路互相通信，传递控制和/或数据信号，该存储器603用于存储计算机程序，该处理器601用于从该存储器603中调用并运行该计算机程序，以控制该收发器602收发信号。
上述处理器601可以和存储器603可以合成一个处理装置，处理器601用于执行存储器603中存储的程序代码来实现上述功能。具体实现时，该存储器603也可以集成在处理器601中，或者独立于处理器601。该处理器601可以与图5中的生成模块、提取模块、和建立模块对应。
上述收发器602也可以称为收发单元或收发模块。收发器602可以包括接收器(或称接收机、接收电路)和发射器(或称发射机、发射电路)。其中，接收器用于接收信号， 发射器用于发射信号。收发器602可以与图5中的获取模块对应。
应理解，图6所示的EDA工具能够实现图3所示方法实施例中涉及EDA工具的各个过程。EDA工具中的各个模块的操作和/或功能，分别为了实现上述方法实施例中的相应流程。具体可参见上述方法实施例中的描述，为避免重复，此处适当省略详述描述。
上述处理器601可以用于执行前面方法实施例中描述的由EDA工具内部实现的动作，而收发器602可以用于执行发送或接收的动作。
其中，处理器601可以是中央处理器单元，通用处理器，数字信号处理器，专用集成电路，现场可编程门阵列或者其他可编程逻辑器件、晶体管逻辑器件、硬件部件或者其任意组合。其可以实现或执行结合本申请公开内容所描述的各种示例性的逻辑方框，模块和电路。处理器601也可以是实现计算功能的组合，例如包含一个或多个微处理器组合，数字信号处理器和微处理器的组合等等。通信总线604可以是外设部件互连标准PCI总线或扩展工业标准结构EISA总线等。所述总线可以分为地址总线、数据总线、控制总线等。为便于表示，图6中仅用一条粗线表示，但并不表示仅有一根总线或一种类型的总线。通信总线604用于实现这些组件之间的连接通信。其中，本申请实施例中收发器602用于与其他节点设备进行信令或数据的通信。存储器603可以包括易失性存储器，例如非挥发性动态随机存取内存(nonvolatile random access memory，NVRAM)、相变化随机存取内存(phase change RAM，PRAM)、磁阻式随机存取内存(magetoresistive RAM，MRAM)等，还可以包括非易失性存储器，例如至少一个磁盘存储器件、电子可擦除可编程只读存储器(electrically erasable programmable read-only memory，EEPROM)、闪存器件，例如反或闪存(NOR flash memory)或是反及闪存(NAND flash memory)、半导体器件，例如固态硬盘(solid state disk，SSD)等。存储器603可选的还可以是至少一个位于远离前述处理器601的存储装置。存储器603中可选的还可以存储一组计算机程序代码或配置信息。可选的，处理器601还可以执行存储器603中所存储的程序。处理器可以与存储器和收发器相配合，执行上述申请实施例中EDA工具的任意一种方法和功能。
需要说明的是，各个模块的实现还可以对应参照图3所示的方法实施例的相应描述，执行上述实施例中EDA工具所执行的方法和功能。
本申请实施例还提供了一种芯片系统，该芯片系统包括处理器，用于支持EDA工具以实现上述任一实施例中所涉及的功能，例如生成或处理上述方法中所涉及的寄生电阻电容参数。在一种可能的设计中，所述芯片系统还可以包括存储器，所述存储器，用于EDA工具必要的程序指令和数据。该芯片系统，可以由芯片构成，也可以包含芯片和其他分立器件。其中，芯片系统的输入和输出，分别对应方法实施例EDA工具的接收与发送操作。
本申请实施例还提供了一种处理装置，包括处理器和接口。所述处理器可用于执行上述方法实施例中的方法。
应理解，上述处理装置可以是一个芯片。例如，该处理装置可以是现场可编程门阵列(field programmable gate array，FPGA)，可以是专用集成芯片(application specific integrated circuit，ASIC)，还可以是系统芯片(system on chip，SoC)，还可以是中央处理器(central processor unit，CPU)，还可以是网络处理器(network processor，NP)，还可以是数字信号处理电路(digital signal processor，DSP)，还可以是微控制器(micro controller  unit，MCU)，还可以是可编程控制器(programmable logic device，PLD)或其他集成芯片。
在实现过程中，上述方法的各步骤可以通过处理器中的硬件的集成逻辑电路或者软件形式的指令完成。结合本申请实施例所公开的方法的步骤可以直接体现为硬件处理器执行完成，或者用处理器中的硬件及软件模块组合执行完成。软件模块可以位于随机存储器，闪存、只读存储器，可编程只读存储器或者电可擦写可编程存储器、寄存器等本领域成熟的存储介质中。该存储介质位于存储器，处理器读取存储器中的信息，结合其硬件完成上述方法的步骤。为避免重复，这里不再详细描述。
应注意，本申请实施例中的处理器可以是一种集成电路芯片，具有信号的处理能力。在实现过程中，上述方法实施例的各步骤可以通过处理器中的硬件的集成逻辑电路或者软件形式的指令完成。上述的处理器可以是通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或者其他可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件。可以实现或者执行本申请实施例中的公开的各方法、步骤及逻辑框图。通用处理器可以是微处理器或者该处理器也可以是任何常规的处理器等。结合本申请实施例所公开的方法的步骤可以直接体现为硬件译码处理器执行完成，或者用译码处理器中的硬件及软件模块组合执行完成。软件模块可以位于随机存储器，闪存、只读存储器，可编程只读存储器或者电可擦写可编程存储器、寄存器等本领域成熟的存储介质中。该存储介质位于存储器，处理器读取存储器中的信息，结合其硬件完成上述方法的步骤。
根据本申请实施例提供的方法，本申请还提供一种计算机程序产品，该计算机程序产品包括：计算机程序，当该计算机程序在计算机上运行时，使得该计算机执行图3所示实施例中任意一个实施例的方法。
根据本申请实施例提供的方法，本申请还提供一种计算机可读介质，该计算机可读介质存储有计算机程序，当该计算机程序在计算机上运行时，使得该计算机执行图3所示实施例中任意一个实施例的方法。
在上述实施例中，可以全部或部分地通过软件、硬件、固件或者其任意组合来实现。当使用软件实现时，可以全部或部分地以计算机程序产品的形式实现。所述计算机程序产品包括一个或多个计算机指令。在计算机上加载和执行所述计算机指令时，全部或部分地产生按照本申请实施例所述的流程或功能。所述计算机可以是通用计算机、专用计算机、计算机网络、或者其他可编程装置。所述计算机指令可以存储在计算机可读存储介质中，或者从一个计算机可读存储介质向另一个计算机可读存储介质传输，例如，所述计算机指令可以从一个网站站点、计算机、服务器或数据中心通过有线(例如同轴电缆、光纤、数字用户线(digital subscriber line，DSL))或无线(例如红外、无线、微波等)方式向另一个网站站点、计算机、服务器或数据中心进行传输。所述计算机可读存储介质可以是计算机能够存取的任何可用介质或者是包含一个或多个可用介质集成的服务器、数据中心等数据存储设备。所述可用介质可以是磁性介质(例如，软盘、硬盘、磁带)、光介质(例如，高密度数字视频光盘(digital video disc，DVD))、或者半导体介质(例如，固态硬盘(solid state disc，SSD))等。
在本说明书中使用的术语“部件”、“模块”、“系统”等用于表示计算机相关的实体、硬件、固件、硬件和软件的组合、软件、或执行中的软件。例如，部件可以是但不限于，在处理器上运行的进程、处理器、对象、可执行文件、执行线程、程序和/或计算机。通过图示，在计算设备上运行的应用和计算设备都可以是部件。一个或多个部件可驻留在进程和/或执行线程中，部件可位于一个计算机上和/或分布在两个或更多个计算机之间。此外，这些部件可从在上面存储有各种数据结构的各种计算机可读介质执行。部件可例如根据具有一个或多个数据分组(例如来自与本地系统、分布式系统和/或网络间的另一部件交互的二个部件的数据，例如通过信号与其它系统交互的互联网)的信号通过本地和/或远程进程来通信。
本领域普通技术人员可以意识到，结合本文中所公开的实施例描述的各种说明性逻辑块(illustrative logical block)和步骤(step)，能够以电子硬件、或者计算机软件和电子硬件的结合来实现。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本申请的范围。
所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的系统、装置和单元的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。
在本申请所提供的几个实施例中，应该理解到，所揭露的系统、装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述模块的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或模块的间接耦合或通信连接，可以是电性，机械或其它的形式。
所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。
另外，在本申请各个实施例中的各功能模块可以集成在一个处理模块中，也可以是各个模块单独物理存在，也可以两个或两个以上模块集成在一个模块中。
所述功能如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本申请的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者EDA工具等)执行本申请各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(read-only memory，ROM)、随机存取存储器(random access memory，RAM)、磁碟或者光盘等各种可以存储程序代码的介质。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。

Claims (24)

  1. 一种寄生电阻电容参数提取方法，其特征在于，所述方法包括：
    调用第一信息库中的至少一个第一电路版图单元，生成集成电路版图，所述第一信息库包括多个电路版图单元；
    从第二信息库中获取所述至少一个第一电路版图单元的边界信息和所述至少一个第一电路版图单元中引脚PIN的物理信息，所述第二信息库包括所述多个电路版图单元中每个电路版图单元的边界信息和所述每个电路版图单元中PIN的物理信息，所述物理信息用于指示所述PIN的关键点坐标；
    根据所述至少一个第一电路版图单元的边界信息和所述至少一个第一电路版图单元中PIN的物理信息，提取所述集成电路版图中的寄生电容电阻参数，得到寄生电阻电容网表。
  2. 如权利要求1所述的方法，其特征在于，所述提取所述集成电路版图中的寄生电容电阻参数包括：
    提取所述至少一个第一电路版图单元内部的寄生电容电阻参数。
  3. 如权利要求1所述的方法，其特征在于，所述方法还包括：
    提取所述多个电路版图单元中每个电路版图单元中的寄生电阻电容参数，根据所述每个电路版图单元中的寄生电阻电容参数，建立第三信息库。
  4. 如权利要求3所述的方法，其特征在于，所述提取所述多个电路版图单元中每个电路版图单元中的寄生电阻电容参数包括：
    通过三维3D提取工具提取所述多个电路版图单元中每个电路版图单元中的寄生电阻电容参数。
  5. 如权利要求1-4任一项所述的方法，其特征在于，所述调用第一信息库中的至少一个第一电路版图单元，生成集成电路版图还包括：
    根据所述至少一个第一电路版图单元外部的电阻电容和所述至少一个第一电路版图单元，生成所述集成电路版图。
  6. 如权利要求5所述的方法，其特征在于，所述提取所述集成电路版图中的寄生电容电阻参数包括：
    提取所述至少一个第一电路版图单元外部的寄生电阻电容参数。
  7. 如权利要求6所述的方法，其特征在于，所述提取所述至少一个第一电路版图单元外部的寄生电阻电容参数包括：
    通过2.5D提取工具提取所述至少一个第一电路版图单元外部的寄生电阻电容参数。
  8. 如权利要求1-7任一项所述的方法，其特征在于，所述PIN的关键点坐标包括分层、掩模版、横坐标和纵坐标中的至少一项。
  9. 如权利要求1-8任一项所述的方法，其特征在于，所述方法还包括：
    建立所述第一信息库；
    获取所述多个电路版图单元中每个电路版图单元的边界信息、和所述每个电路版图单元中引脚PIN的物理信息；根据所述每个电路版图单元的边界信息和所述每个电路版图单元中PIN的物理信息，建立所述第二信息库。
  10. 如权利要求9所述的方法，其特征在于，所述方法还包括：
    在所述第一信息库中，按照栅极长度、栅极宽度、栅极间距和栅极个数中的至少一项，对所述多个电路版图单元进行分组。
  11. 一种寄生电阻电容参数提取装置，其特征在于，所述装置包括：
    生成模块，用于调用第一信息库中的至少一个第一电路版图单元，生成集成电路版图，所述第一信息库包括多个电路版图单元；
    获取模块，还用于从第二信息库中获取所述至少一个第一电路版图单元的边界信息和所述至少一个第一电路版图单元中引脚PIN的物理信息，所述第二信息库包括所述多个电路版图单元中每个电路版图单元的边界信息和所述每个电路版图单元中PIN的物理信息，所述物理信息用于指示所述PIN的关键点坐标；
    提取模块，用于根据所述至少一个第一电路版图单元的边界信息和所述至少一个第一电路版图单元中PIN的物理信息，提取所述集成电路版图中的寄生电容电阻参数，得到寄生电阻电容网表。
  12. 如权利要求11所述的装置，其特征在于，
    所述提取模块，还用于提取所述至少一个第一电路版图单元内部的寄生电容电阻参数。
  13. 如权利要求11所述的装置，其特征在于，
    所述提取模块，还用于提取所述多个电路版图单元中每个电路版图单元中的寄生电阻电容参数，根据所述每个电路版图单元中的寄生电阻电容参数，建立第三信息库。
  14. 如权利要求13所述的装置，其特征在于，
    所述提取模块，还用于通过三维3D提取工具提取所述多个电路版图单元中每个电路版图单元中的寄生电阻电容参数。
  15. 如权利要求11-14任一项所述的装置，其特征在于，
    所述生成模块，还用于根据所述至少一个第一电路版图单元外部的电阻电容和所述至少一个第一电路版图单元，生成所述集成电路版图。
  16. 如权利要求15所述的装置，其特征在于，
    所述提取模块，还用于提取所述至少一个第一电路版图单元外部的寄生电阻电容参数。
  17. 如权利要求16所述的装置，其特征在于，
    所述提取模块，还用于通过2.5D提取工具提取所述至少一个第一电路版图单元外部的寄生电阻电容参数。
  18. 如权利要求11-17任一项所述的装置，其特征在于，所述PIN的关键点坐标包括分层、掩模版、横坐标和纵坐标中的至少一项。
  19. 如权利要求11-18任一项所述的装置，其特征在于，所述装置还包括：
    建立模块，用于建立所述第一信息库；获取所述多个电路版图单元中每个电路版图单元的边界信息、和所述每个电路版图单元中引脚PIN的物理信息；根据所述每个电路版图单元的边界信息和所述每个电路版图单元中PIN的物理信息，建立所述第二信息库。
  20. 如权利要求19所述的装置，其特征在于，
    所述建立模块，还用于在所述第一信息库中，按照栅极长度、栅极宽度、栅极间距和栅极个数中的至少一项，对所述多个电路版图单元进行分组。
  21. 一种装置，其特征在于，包括处理器和存储器，所述存储器用于存储计算机程序，所述处理器运行所述计算机程序以使得所述装置执行权利要求1至10中任一项所述的方法。
  22. 一种芯片，其特征在于，所述芯片包括处理器和与所述处理器连接的输入接口和输出接口，所述芯片还包括存储器，当所述存储器中的计算机程序被执行时，所述权利要求1至10中任一项所述的方法被执行。
  23. 一种计算机可读存储介质，其特征在于，用于存储计算机程序，当所述计算机程序在计算机上运行时，使所述计算机执行权利要求1至10中任一项所述的方法。
  24. 一种计算机程序产品，其特征在于，所述计算机程序产品包含计算机程序，当所述计算机程序在计算机上运行时，使所述计算机执行权利要求1至10中任一项所述的方法。
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