TW202347160A - 將局部穿線電阻轉變為全域分佈式電阻 - Google Patents

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Abstract

本發明提供一種用於一記憶體模組電路之瞬態分析之方法，該方法包括：判定表示該記憶體模組電路之一接線對照表的複數個葉單元之內部電路之端子之間的埠-埠電阻；產生與該等葉單元之該等內部電路相對應之複數個等效網路，該等等效網路彼此連接；將該等葉單元之該等等效網路提昇至高於表示該記憶體模組電路的該接線對照表中之該等葉單元之一分層層級；使該等葉單元中之各者之一或多個端子短接至該等等效網路中之一對應者之一中心節點；以及執行表示該記憶體模組電路的該接線對照表之該等葉單元之該瞬態分析。

Description

將局部穿線電阻轉變為全域分佈式電阻
本發明係關於積體電路(IC)設計及電子設計自動化(EDA)之領域。更特定言之，本發明係關於用於將局部穿線電阻轉變為全域分佈式電阻之系統及方法。
電路模擬係一個程序，在這個程序中，使用各種軟體演算法來建立及分析電子電路之模型，此等演算法可以預測及驗證電路之行為及效能。由於電子電路，尤其積體電路(IC)之製造成本高昂且耗時，因此在製造前使用電路模擬器驗證電路之行為及效能更快速、更具成本效益。
例如，電路設計者依靠模擬其設計來驗證電路設計之時序效能。傳統之記憶體編譯器例項瞬態分析在藉由模擬進行時序規則表徵期間消耗了大量的運算資源。此外，藉由電路模擬產生時序規則需要以向量及輸出測量陳述式之形式構建輸入刺激，以捕獲及驗證時序。相比之下，靜態時序分析之資源消耗較少，可以更快地向電路設計者提供回饋，但此等靜態時序分析結果可能不如模擬結果準確。
在此先前技術部分中揭示之上述資訊僅用於增強對本發明背景之理解，因此其可能含有不構成先前技術之資訊。
提供此概述係為了介紹本發明之實施例之一系列特徵及概念，此等特徵及概念將在下面之詳細描述中進一步描述。本概述不旨在識別所要求保護之主題之關鍵或基本特徵，亦不旨在用於限制所要求保護之主題之範疇。所描述特徵中之一或多者可以與一或多個其他所描述特徵組合以提供可工作之裝置。
在一或多個實施例中，一種用於記憶體模組電路瞬態分析之方法包括：判定表示該記憶體模組電路之接線對照表之複數個葉單元之內部電路之端子之間的埠-埠電阻；產生與該等葉單元之該等內部電路相對應之複數個等效網路，該等等效網路彼此連接；將該等葉單元之該等等效網路提昇至高於表示該記憶體模組電路之該接線對照表中之該等葉單元之分層層級；使該等葉單元中之各者之一或多個端子短接至該等等效網路中之對應者之中心節點；以及執行表示該記憶體模組電路之該接線對照表之該等葉單元之該瞬態分析。
在一或多個實施例中，該等葉單元之該等內部電路包括該等葉單元之一或多個寄生電阻，並且其中該等等效網路包括與該等葉單元之該一或多個寄生電阻相對應之一或多個等效電阻。
在一或多個實施例中，提昇該等葉單元之該等等效網路包括在該等葉單元之輸入處連接在該等葉單元外部與該等葉單元之該一或多個寄生電阻相對應之該一或多個等效電阻。
在一或多個實施例中，該等葉單元之該等內部電路之該等端子之間的該等埠-埠電阻基於該等葉單元之DC模擬藉由以下操作來判定：在該等葉單元之該等內部電路中之各者之第一端子與第二端子之間施加電壓以判定所施加電壓，並使該等葉單元之該等內部電路中之各者之一或多個其他端子浮動；測量該等葉單元之該等內部電路中之各者之第一與第二端子之間的電流以判定所測量電流；測量該等葉單元之該等內部電路中之各者之該一或多個浮動端子中之一者處的電壓以判定所測量電壓；藉由將該所測量電壓除以該所測量電流來判定第一與第二端子之間的第一電阻值；以及藉由將該所施加電壓除以該所測量電流並自除法結果減去該第一電阻值來判定第一與第二端子之間的第二電阻值。
在一或多個實施例中，方法進一步包括：在該等葉單元之該等內部電路中之各者之第三端子與第四端子之間施加電壓以判定第二所施加電壓，並使該等葉單元之該等內部電路中之各者之第一及第二端子中之一或多者浮動；測量該等葉單元之該等內部電路中之各者之第三與第四端子之間的電流以判定第二所測量電流；測量該等葉單元之該等內部電路中之各者之該一或多個浮動第一及第二端子中之一者處的電壓以判定第二所測量電壓；藉由將該第二所測量電壓除以該第二所測量電流來判定第三與第四端子之間的第三電阻值；以及藉由將該第二所施加電壓除以該第二所測量電流並自第二除法結果減去該第三電阻值來判定第三與第四端子之間的第四電阻值。
在一或多個實施例中，該方法進一步包括：判定該等葉單元之該等內部電路當中的一內部電路缺失第三端子；在該等葉單元之該等內部電路之該第一端子、該第二端子及第四端子當中的逆時針端子與第一、第二及第三端子當中在該缺失第三端子對面之端子之間施加電壓，該逆時針端子處於該缺失第三端子之逆時針位置；測量該逆時針端子與在該缺失第三端子對面之該端子之間的電流；測量第一、第二及第四端子當中的順時針端子處之電壓，該順時針端子處於該缺失第三端子之順時針位置；以及藉由將該順時針端子處之該電壓除以該逆時針端子與在該缺失第三端子對面之該端子之間的該電流並自第三除法結果減去該逆時針端子之電阻來判定在該缺失第三端子對面之該端子之電阻。
在一或多個實施例中，一種用於記憶體模組電路瞬態分析之系統包括：儲存指令之記憶體；以及處理器，其與該記憶體耦接且用於執行該等指令，該等指令在執行時使該處理器：移除表示該記憶體模組電路之接線對照表之複數個葉單元中之各者中之一或多個電晶體及電容器；藉由至少移除懸掛電阻器反覆地減少該等葉單元中之各者中之電阻器數目；產生與該等葉單元之內部電路相對應之等效網路；將該等葉單元之該等等效網路提昇至高於該記憶體模組電路中之該等葉單元之分層層級；以及執行表示該記憶體模組電路之該接線對照表之該等葉單元之該瞬態分析。
在一或多個實施例中，該處理器進一步經組態以：判定該等葉單元之該等內部電路，該等內部電路中之各者包括在反覆地減少該等葉單元中之各者中之該等電阻器之後剩餘之一或多個電阻器。
在一或多個實施例中，該等葉單元中之各者中之電阻器總數目進一步藉由組合該等葉單元中之各者之該等內部電路中之串聯、並聯及三極管電阻器組態反覆地減少。
在一或多個實施例中，處理器進一步經組態以：判定該等葉單元之該等內部電路之端子之間的埠-埠電阻；以及使該等葉單元中之各者之一或多個端子短接至該等等效網路中之對應者之中心節點。
在一或多個實施例中，與該等葉單元之該等內部電路相對應之該等等效網路基於該等葉單元之該等內部電路之該等端子之間的該等埠-埠電阻而產生。
在一或多個實施例中，該等葉單元之該等內部電路包括該等葉單元之一或多個寄生電阻，並且其中該等等效網路包括與該等葉單元之該一或多個寄生電阻相對應之一或多個等效電阻。
在一或多個實施例中，提昇該等葉單元之該等等效網路包括在該等葉單元中之各者之輸入處連接在該等葉單元外部與該等葉單元之該一或多個寄生電阻相對應之該一或多個等效電阻。
在一或多個實施例中，為了基於該等葉單元之DC模擬判定該等葉單元之該等內部電路之該等端子之間的該等埠-埠電阻，該處理器經組態以：在該等葉單元之該等內部電路中之各者之第一端子與第二端子之間施加電壓以判定所施加電壓；使該等葉單元之該等內部電路中之各者之一或多個其他端子浮動；測量該等葉單元之該等內部電路中之各者之第一與第二端子之間的電流以判定所測量電流；以及測量該等葉單元之該等內部電路中之各者之該一或多個浮動端子中之一者處的電壓以判定所測量電壓。
在一或多個實施例中，該處理器進一步經組態以：藉由將該所測量電壓除以該所測量電流來判定第一與第二端子之間的第一電阻值；以及將該所施加電壓除以該所測量電流並自除法結果減去該第一電阻值來判定第一與第二端子之間的第二電阻值。
在一或多個實施例中，該處理器進一步經組態以：在該等葉單元之該等內部電路中之各者之第三端子與第四端子之間施加電壓以判定第二所施加電壓；使該等葉單元之該等內部電路中之各者之該第一端子及該第二端子中之一或多者浮動；測量該等葉單元之該等內部電路中之各者之第三與第四端子之間的電流以判定第二所測量電流；測量該等葉單元之該等內部電路中之各者之該一或多個浮動第一及第二端子中之一者處的電壓以判定第二所測量電壓；藉由將該第二所測量電壓除以該第二所測量電流來判定第三與第四端子之間的第三電阻值；以及藉由將該第二所施加電壓除以該第二所測量電流並自第二除法結果減去該第三電阻值來判定第三與第四端子之間的第四電阻值。
在一或多個實施例中，該處理器進一步經組態以：判定該等葉單元之該等內部電路當中的一內部電路缺失第三端子；在該等葉單元之該等內部電路之該第一端子、該第二端子及第四端子當中的逆時針端子與第一、第二及第三端子當中在該缺失第三端子對面之端子之間施加電壓，該逆時針端子處於該缺失第三端子之逆時針位置；測量該逆時針端子與在該缺失第三端子對面之該端子之間的電流；測量第一、第二及第四端子當中的順時針端子處之電壓，該順時針端子處於該缺失第三端子之順時針位置；以及藉由將該順時針端子處之該電壓除以該逆時針端子與在該缺失第三端子對面之該端子之間的該電流並自第三除法結果減去該逆時針端子之電阻來判定在該缺失第三端子對面之該端子之電阻。
在一或多個實施例中，一種非暫時性電腦可讀媒體包括所儲存指令，該等指令在由處理器執行時使該處理器：產生與表示記憶體模組電路之接線對照表之複數個葉單元之內部電路相對應之等效網路；將該等葉單元之該等等效網路提昇至高於該記憶體模組電路中之該等葉單元之分層層級；以及執行表示該記憶體模組電路之該接線對照表之該等葉單元之瞬態分析。
在一或多個實施例中，該處理器進一步經組態以：判定該等葉單元之該等內部電路之端子之間的埠-埠電阻；以及使該等葉單元中之各者之一或多個端子短接至該等等效網路中之對應者之中心節點，其中該等葉單元之該等內部電路包括該等葉單元之一或多個寄生電阻，其中該等等效網路包括與該等葉單元之該一或多個寄生電阻相對應之一或多個等效電阻，並且其中提昇該等葉單元之該等等效網路包括在該等葉單元之輸入處連接在該等葉單元外部與該等葉單元之該一或多個寄生電阻相對應之該一或多個等效電阻。
在一或多個實施例中，為了基於該等葉單元之DC模擬判定該等葉單元之該等內部電路之該等端子之間的該等埠-埠電阻，該處理器進一步經組態以：在該等葉單元之該等內部電路中之各者之第一端子與第二端子之間施加電壓以判定所施加電壓；使該等葉單元之該等內部電路中之各者之一或多個其他端子浮動；測量該等葉單元之該等內部電路中之各者之第一與第二端子之間的電流以判定所測量電流；測量該等葉單元之該等內部電路中之各者之該一或多個浮動端子中之一者處的電壓以判定所測量電壓；藉由將該所測量電壓除以該所測量電流來判定第一與第二端子之間的第一電阻值；以及藉由將該所施加電壓除以該所測量電流並自除法結果減去該第一電阻值來判定第一與第二端子之間的第二電阻值。
相關申請案
本申請案主張2022年2月15日在美國專利商標局中提交之第63/310,419號美國臨時專利申請案之優先權及權益，該申請案之全部揭示內容以引用之方式併入本文中。
本發明之各態樣係關於將局部穿線電阻轉變為全域分佈式電阻。
在過去幾年中，系統單晶片(SoC)設計之記憶體內容急劇增加。愈來愈多之矽區域由具有嵌入式SRAM、ROM及多埠暫存器檔案等形式之不同功能之記憶體組成。SoC中之嵌入式記憶體可以提供改良之效能、更低之功耗、具有精細備用模式之按需記憶體激活、更緊湊之封裝及總體成本降低。另一方面，由於面積及產量最佳化挑戰，嵌入式記憶體可能會增加設計複雜性。
嵌入式記憶體表徵愈來愈受到SoC設計者之關注。在設計之所有階段，模型之準確性及效率對於設計具有嵌入式記憶體之SoC之成功至關重要。隨著特徵尺寸在連續程序節點中之縮小，每個晶片之記憶體例項數目迅速增加。為了模擬全範圍之程序、電壓及溫度角(PVT)以及程序變化之影響，記憶體表徵輪次之數目及每個輪次之資料處理時間可能呈指數成長。
有兩種建立記憶體模型之通用方法。第一種方法係基於記憶體編譯器產生之模型之表徵，而第二種方法係基於單個記憶體例項之表徵。由於終端使用者可能需要之可能記憶體組態及參數之數目可能會有很大的差異，因此不可能預先構建所有組合。因此，電子設計自動化系統提供了記憶體編譯器，可以非常快速地自動建立許多不同且獨特之記憶體。藉由將時序資料擬合至多項式方程式，並將其係數自小樣本記憶體例項中導出，來完成表徵。這種方法之優點係模型產生速度非常快，但其成本低於最佳準確性。
執行記憶體表徵之大量工程工作及時間集中在時序分析及模型產生上。時序驗證係藉由在特定時脈頻率下操作來驗證設計符合其設計規格而不會因信號到達太快或太晚而導致錯誤之程序。
電晶體級靜態時序分析可能比傳統之黑箱方法時序分析更可取。靜態時序分析(STA)係一種藉由檢查所有可能路徑之時序違例來驗證設計時序效能之方法。STA將設計分解為時序路徑，計算沿各路徑之信號傳播延遲，並檢查設計內部及輸入/輸出介面處是否違反時序約束。與動態模擬器不同，STA工具不需要在所有可能之場景下模擬整個記憶體電路。相反，STA工具使用快速但準確之方法來估計記憶體電路內之子電路之延遲，並使用圖形分析技術來快速查找記憶體電路中最慢及最快之路徑(關鍵路徑)。結果為，STA工具通常可以在動態電路模擬器所需時間之一小部分內找到記憶體電路中之所有時序違例。
儘管STA工具比模擬快得多，不需要輸入向量或測量，但STA工具不識別或考慮葉單元內部之線通電阻，其中輸入負載由輸出負載調變，因此難以表徵葉單元延遲，如下文關於圖1A及圖1B更詳細地描述。葉單元係用於構建記憶體例項之原子單元。
本發明之一或多個實施例係關於將局部穿線電阻轉變為全域分佈式電阻。根據一些態樣，本發明藉由測量埠-埠電阻或移除懸掛電阻並將該電阻提昇至全域網路以啟用靜態時序表徵來提供局部穿線電阻至全域分佈式電阻之轉變。此外，本發明之一或多個實施例可操縱用於模擬大的固有分層設計(例如，記憶體巨集)之分層寄生接線對照表。
例如，圖1A繪示由記憶體編譯器產生之表示記憶體模組之實例邏輯接線對照表100。在電子設計中，接線對照表係對電子電路連接性之描述，包括電路中電子組件之清單以及它們連接至之節點之清單。接線對照表可以係含有電子電路設計中所有組件之間的所有連接之機器可讀檔案。例如，記憶體編譯器係自葉單元構建不同類型及組態之記憶體之軟體工具。記憶體設計者開發葉單元之方式可以最佳化重用，並最大限度地增加所提供之編譯器組態之數目。編譯器將葉單元之特定組合置放在分層組態中，以實現使用者之規格。藉由簡單地鄰接單元，在單元之邊界處形成連接，從而在葉單元之側面或邊緣之預定佈線位置處形成連接。
例如，在圖1A中，複數個葉單元102、104、106及108之特定組合可以在單元之邊界處彼此連接，從而在預定佈線位置處形成連接。例如，葉單元102、104、106及108之輸入端子可以連接在一起，形成接線對照表100，但葉單元102、104、106及108之輸出端子O[0]、O[1]、O[2]及O[3]未連接。詳言之，葉單元之輸入展示為位於各葉單元之左邊緣上且連接至來自共用輸入線109之對應抽頭，該共用輸入線連接至信號W之輸入端子101。
為了準確地模擬葉單元102、104、106及108之預先置放之導線之佈線電阻，可以在葉單元102、104、106及108上執行提取。例如，圖1B繪示具有經提取葉單元102、104、106及108之接線對照表100，其具有針對自一個邊緣至另一邊緣傳遞至葉單元102、104、106及108之實體佈局中之各信號標註之對應頂部、底部、左側及右側標記。換言之，儘管圖1A展示了葉單元之輸入連接至來自葉單元外部之共用輸入線109之抽頭，但共用輸入線109實際上係藉由葉單元內之直通連接來實施的，其中葉單元之輸入連接至其相鄰葉單元之輸出。此處，按照慣例，字尾:T、:B、:L、:R (下文稱為TBLR標記)添加至原始信號名稱並置放在對應之邊緣(例如，分別為頂部、底部、左側、右側邊緣)上。例如，葉單元之W:L輸入接腳連接至其左側之葉單元之W:R輸出接腳。然後執行提取以捕獲葉單元102、104、106及108內部之所有寄生電阻及電容。例如，圖1B之葉單元102、104、106及108之寄生電阻分別表示為110、120、130及140，並且寄生電阻110、120、130及140中之各者之兩個端子標記為L (或W:L)及R (或W:R)。然後，將所提取之葉單元102、104、106及108拼接在一起，形成完整例項接線對照表100用於瞬態分析。
STA工具使用快速且實質上準確之方法來估計記憶體電路內之子電路之延遲，並使用圖形分析技術來快速查找記憶體電路中最慢及最快之路徑。儘管STA工具比動態電路模擬器快得多，並且不需要向量或測量，但STA工具不識別或考慮葉單元內部之穿線電阻，其中輸入負載由輸出負載調變，因此難以表徵葉單元延遲。
例如，在圖1B之經拼接接線對照表100之瞬態分析期間，用於瞬態分析之STA工具可能不識別葉單元102、104、106及108之內部寄生電阻110、120、130及140 (例如，將輸出接腳上之電容反向藉由葉單元傳遞至葉單元之輸入)，並且因此可能不準確地判定在接線對照表100之輸入端子101處施加之信號實質上瞬時到達端子103 (例如，葉單元108之輸入端子)。在一些靜態時序分析方法中，靜態時序分析在到達第一個葉單元102時停止，因為至下一個葉單元104之連接係在接線對照表之分層結構中比被分析並供應至輸入端子101之信號W更低之層級上進行的(例如，連接在葉單元內，不在接線對照表分層結構之更高層級處，在輸入端子101之層級處)。這可在記憶體模組或接線對照表100之時序分析中引入了誤差，並且最終導致無法藉由在特定時脈頻率下操作驗證設計(例如，接線對照表100)符合其設計規格而不會因信號到達太快或太晚而導致錯誤，例如，因為靜態時序分析可能無法產生關於信號到達葉單元104、106及108之時間之資訊。
此問題發生在互連件被置放在葉單元(例如，葉單元102、104、106及108)內部並且藉由鄰接最近之鄰居來進行連接之記憶體設計中，與其中導線位於葉單元外部(並且因此，靜態時序分析程序分析沿著葉單元外部之導線並且在電路設計之分層結構之更高層級處傳遞之信號之時序)之標準單元置放及選路形成對比。
為了克服STA在執行記憶體模組之時序分析中之不足，本發明之一或多個實施例分離局部佈線電阻，並將局部佈線電阻自葉單元內部提昇至高於葉單元之層級，以保持網路之分佈式性質。因此，本發明之技術優點包括在記憶體電路之瞬態分析期間提高STA結果之準確性，並因此在記憶體電路設計程序中能夠更早地偵測到關鍵時序路徑及時序違例，而不會導致高成本且長的模擬周轉時間。
例如，根據本發明之一或多個實施例，圖1C繪示接線對照表100，其中葉單元102、104、106及108之內部寄生電阻110、120、130及140或埠-埠TBLR電阻分離成單獨電阻以被提昇至高於各別葉單元之層級。在圖1C中，葉單元102、104、106及108之寄生電阻110、120、130及140說明為具有兩個端子之電阻器電路。然而，在一或多個實施例中，葉單元之寄生電阻可以表示為具有三個端子之電阻器電路、具有四個端子之電阻器電路，或具有N個端子之電阻器電路(其中N係整數)。
例如，在圖1C中，葉單元102、104、106及108之內部寄生電阻110、120、130及140或埠-埠TBLR電阻表示為其在各別葉單元外部之相應等效電阻。這使得STA能夠藉由在經轉變或經提昇等效電阻上執行時序分析或瞬態分析來識別及考慮葉單元102、104、106及108之內部寄生電阻110、120、130及140。
例如，若與葉單元102、104、106及108當中的雙埠葉單元相對應之接腳-接腳電阻表示為R LR，則關於對應葉單元之左側埠之等效電阻(R L)及關於右側埠之等效電阻(R R)可以表示為：
R L=R R=R LR/2                                                                                 (1)。
例如，在葉單元102之情況下，具有兩個端子之內部寄生電阻110之等效電阻112及114可以藉由方程式1判定。例如，等效電阻112及114中之各者之電阻值可以係寄生電阻110之電阻值之一半。一旦判定葉單元102之內部寄生電阻110之等效電阻112及114之值，就將具有等效電阻112及114之雙埠等效網路提昇至高於葉單元102之分層層級。在這個實例中，葉單元102之左右接腳短接至等效網路之中點W。葉單元102之兩個埠(例如，L及R)連接在一起或連接至公共點W，並且等效電阻112及114在葉單元102外部連接至公共點W。
類似地，在葉單元104之情況下，具有兩個端子之內部寄生電阻120之等效電阻122及124可以藉由方程式1判定。例如，等效電阻122及124中之各者之電阻值可以係寄生電阻120之電阻值之一半。一旦判定葉單元104之內部寄生電阻120之等效電阻122及124之值，就將具有等效電阻122及124之雙埠等效網路提昇至高於葉單元104之分層層級。在這個實例中，葉單元104之左右接腳短接至等效網路之中點W。葉單元104之兩個埠(例如，L及R)連接在一起或連接至公共點W，並且等效電阻122及124在葉單元104外部連接至公共點W。
在葉單元106之情況下，具有兩個端子之內部寄生電阻130之等效電阻132及134可以藉由方程式1判定。例如，等效電阻132及134中之各者之電阻值可以係寄生電阻130之電阻值之一半。一旦判定葉單元106之內部寄生電阻130之等效電阻132及134之值，就將具有等效電阻132及134之雙埠等效網路提昇至高於葉單元106之分層層級。在這個實例中，葉單元106之左右接腳短接至等效網路之中點W。葉單元106之兩個埠(例如，L及R)連接在一起或連接至公共點W，並且等效電阻132及134在葉單元106外部連接至公共點W。
此外，在葉單元108之情況下，具有兩個端子之內部寄生電阻140之等效電阻142及144可以藉由方程式1判定。例如，等效電阻142及144中之各者之電阻值可以係寄生電阻140之電阻值之一半。一旦判定葉單元108之內部寄生電阻140之等效電阻142及144之值，就將具有等效電阻142及144之雙埠等效網路提昇至高於葉單元108之分層層級。在這個實例中，葉單元108之左右接腳短接至等效網路之中點W。葉單元108之兩個埠(例如，L及R)連接在一起或連接至公共點W，並且等效電阻142及144在葉單元108外部連接至公共點W。
例如，圖1C繪示將雙埠等效網路提昇至高於葉單元之分層層級。等效電阻112、114、122、124、132、134、142及144可以在葉單元之輸入處在葉單元102、104、106及108外部與彼此串聯連接。此外，埠之所有TBLR接腳短接至所示之等效網路之各別公共節點。例如，葉單元(例如，葉單元102)之該兩個或更多個埠連接在一起或連接至公共點(例如，W)，並且等效電阻(例如，112、114)在葉單元(例如，葉單元102)外部連接至公共點(例如，W)。因為在圖1C之接線對照表100中，與葉單元102、104、106及108之內部寄生電阻110、120、130及140相對應之等效電阻112、114、122、124、132、134、142及144在葉單元之輸入處在葉單元102、104、106及108外部連接，所以在圖1C之接線對照表100之瞬態分析期間，STA工具將識別等效電阻112、114、122、124、132、134、142及144並且因此產生準確地考慮藉由鄰接葉單元而形成之實際導線連接之對應內部電阻之時序分析及瞬態分析結果。
在圖1C之實施例中，葉單元之左右接腳短接至等效網路之中點。短接TBLR埠避免佈線電阻二次計數。此外，雖然經提昇網路並非一個精確之等效電路，然而，它係一個非常好之近似，適用於嵌入式穿線應用，足以偵測潛在之時序違例。
因此，在圖1C之接線對照表100之時序分析或瞬態分析期間，STA工具可以將接線對照表100分解為時序路徑，實質上準確地計算沿各路徑之信號傳播延遲，並檢查設計內部及輸入/輸出介面處是否違反時序約束。
圖2繪示根據本發明之一個實施例的用於判定記憶體模組之接線對照表之葉單元之等效電阻並將等效電阻提昇至高於葉單元之分層層級以用於接線對照表瞬態分析之方法。
例如，為了分離葉單元之埠-埠電阻，在202處，針對具有TBLR字尾之各埠，判定各字尾之間的埠-埠電阻。這將進一步關於圖3論述。
圖3繪示根據本發明之一個實施例的具有複數個經提取葉單元之接線對照表300，其具有針對自一個邊緣至另一邊緣傳遞至葉單元之實體佈局中之各信號標註之對應頂部、底部、左側及右側標記。如關於圖1B所論述，按照慣例，字尾:T (頂部)、:B (底部)、:L (左側)、:R (右側)(下文稱為TBLR標記)添加至原始信號名稱並置放在對應之邊緣上。然後執行提取以捕獲葉單元內部之所有寄生電阻。例如，各寄生電阻之端子標記為B、R、L或T。例如，為了分離葉單元之埠-埠電阻，在202處，判定葉單元之內部電路之端子之間的埠-埠電阻。例如，判定葉單元302之端子B與R之間的電阻。例如，為了分離葉單元304之埠-埠電阻，在202處，判定端子B與R、B與L及L與R之間的電阻。此外，為了分離葉單元306之埠-埠電阻，在202處，判定端子B與R、B與L、L與R、L與T及T與R之間的電阻。
可以藉由在待測量之兩個接腳上施加較小電壓同時使其他接腳浮動，運行DC模擬並測量電流來判定電阻。電阻R可以使用歐姆定律(例如，V=IR，其中V係電阻之兩個端子之間的電壓，I係通過電阻器之電流)藉由將所施加電壓除以所測量電流來計算。這個程序針對各字尾組合重複，並且針對具有TBLR字尾之各埠再次重複。
例如，圖4A繪示根據本發明之一個實施例的用於判定葉單元內部之寄生電阻之值之方法。
例如，為了判定葉單元之寄生電阻L、T、R及B之電阻值，首先在402處，在葉單元之內部電路之第一端子與第二端子之間施加電壓，同時使其他一或多個端子浮動。例如，為了判定葉單元306之寄生電阻器L、T、R及B之電阻值，在L接腳與R接腳之間施加電壓，同時使T及B接腳浮動。
接下來，在404處，測量第一與第二端子之間的電流。例如，在404處，測量接腳L與R之間的電流。
在406處，測量浮動端子中之一者處之電壓。例如，在406處，測量葉單元306之T接腳或B接腳處之電壓。
在408處，藉由將浮動端子中之一者處之所測量電壓(例如，406)除以第一與第二端子之間的所測量電流(例如，404)來判定第一與第二端子之間的第一電阻值。例如，藉由將在T接腳或B接腳處測量之電壓(例如，406)除以在接腳L與R之間測量之電流(404)來判定葉單元306之R電阻。
在410處，藉由將在第一與第二端子之間施加之電壓(例如，402)除以第一與第二端子之間的所測量電流(例如，404)，然後自結果減去第一電阻值來判定第一與第二端子之間的第二電阻值。例如，藉由將在L接腳與R接腳之間施加之電壓(例如，402)除以在接腳L與R之間測量之電流(404)，然後自結果減去R電阻來測量葉單元306之L電阻。
接下來，在412處，若判定表示葉單元之內部電路具有三個或更多個端子，則可以藉由針對各對端子重複402至410來判定其他寄生電阻。例如，因為表示葉單元306之寄生電阻之內部電路具有四個端子，所以藉由重複402至410來判定寄生電阻器T及B之電阻。
但是，若在葉單元(例如，葉單元304)之內部寄生電阻器電路中，端子(例如，在L、T、R及B當中)不存在，則圖4B繪示了判定在缺失接腳對面之接腳處之電阻的方法。
在圖4B之方法中，在414處，在缺失接腳之逆時針接腳與在缺失接腳對面之接腳之間施加電壓。例如，在葉單元304之情況下，因為缺失接腳T，在相對於缺失接腳T逆時針之接腳L與在缺失接腳T對面之接腳B之間施加電壓。
接下來，在416處，測量缺失接腳之逆時針接腳與缺失接腳對面之接腳之間的電流。例如，測量相對於缺失接腳T逆時針之接腳L與在缺失接腳T對面之接腳B之間的電流。
接下來，在418處，測量缺失接腳之順時針接腳之電壓。例如，在相對於缺失接腳T順時針之接腳R處測量電壓。
在420處，可以藉由將缺失接腳之順時針接腳處之電壓除以缺失接腳之逆時針接腳與缺失接腳對面之接腳之間的電流並減去在402至412中計算出之逆時針接腳之電阻來判定缺失接腳對面之接腳的電阻。例如，可以藉由將缺失接腳T之順時針接腳R處之電壓除以相對於缺失接腳T逆時針之接腳L與缺失接腳T對面之接腳B之間的電流並減去在402至412中計算出之逆時針接腳L之電阻，來判定缺失接腳T對面之接腳B之電阻。
現在，返回至圖2，一旦使用圖4A至圖4B之方法判定葉單元之內部寄生電阻器之電阻，就在204處，使用電阻值產生與各葉單元相對應之等效網路。
例如，關於圖1C論述了判定葉單元之寄生電阻之等效網路，其中寄生電阻表示為具有兩個端子之電阻器電路。然而，在葉單元(例如，葉單元304)之寄生電阻表示為具有三個端子之電阻器電路時，給定與三端子葉單元相對應之接腳-接腳電阻R LR、R LT、R TR及R RL，至左側接腳之等效電阻(R L)、至右側接腳之等效電阻(R R)及至頂部接腳之等效電阻(R T)可以表示為：
R L=(R LT+R LR-R TR)/2                                                                                 (2)，
R R=(R RT+R LR-R TL)/2                                                                                 (3)，以及
R T=(R TL+R TR-R LR)/2                                                                                 (4)。
此外，在葉單元(例如，葉單元304)之寄生電阻表示為具有四個端子之電阻器電路時，給定與四端子葉單元相對應之接腳-接腳電阻R LR、R LT、R TR、R RL、R BL及R BR，至左側、右側及頂部接腳之等效電阻可以表示為與該三端子網路相對應之上述表達式(2)、(3)及(4)。至底部接腳之等效電阻(R B)可以表示為：
R B=(R BL+R BR-R LR)/2                                                                                 (5)。
基於方程式(1)至(5)針對各葉單元建立之等效網路可具有中心節點W (例如，圖1C)。
在206處，將等效網路提昇至高於葉單元之分層層級。例如，一旦判定葉單元之內部寄生電阻之等效電阻的值，就將具有等效電阻之雙埠或更多埠等效網路提昇至高於葉單元之分層層級(例如，如關於圖1C所論述)。例如，如圖1C中所示，等效電阻112、114、122、124、132、134、142及144可以在葉單元之輸入處在葉單元外部與彼此串聯連接。因為在圖1C之接線對照表100中，與葉單元102、104、106及108之內部寄生電阻110、120、130及140相對應之等效電阻112、114、122、124、132、134、142及144在葉單元之輸入處在葉單元102、104、106及108外部連接，所以在圖1C之接線對照表100之瞬態分析期間，STA工具將識別等效電阻112、114、122、124、132、134、142及144。因此，在圖1C之接線對照表100之時序分析或瞬態分析期間，STA工具可將接線對照表100分解為時序路徑，實質上準確地計算沿各路徑之信號傳播延遲，並檢查設計內部及輸入/輸出介面處是否違反時序約束。
在208處，將葉單元之所有端子短接至等效網路之中心節點。例如，葉單元(例如，葉單元102)之所有接腳(例如，TBLR)短接至等效網路之中點(例如，W)。葉單元(例如，葉單元102)之該兩個或更多個埠連接在一起或連接至公共點(例如，W)，並且等效電阻(例如，112、114)在葉單元(例如，葉單元102)外部連接至公共點(例如，W)。短接TBLR埠避免佈線電阻二次計數。
圖5及圖6繪示根據本發明之一個實施例的在葉單元之邏輯接線對照表中將局部穿線電阻轉變為全域分佈式電阻之電路及轉變方法之流程圖。根據一或多個實施例，圖5至圖6之方法係電路拓樸簡化技術。
圖5至圖6之方法應用至具有經提取葉單元502、504、506及508之接線對照表500。包括圖5之510中所示之經提取葉單元之接線對照表可類似於具有圖1B之經提取葉單元之接線對照表。
例如，為了在葉單元之邏輯接線對照表中將局部穿線電阻轉變為全域分佈式電阻，在610處，移除接線對照表之葉單元中之所有電晶體及電容器。例如，如520中所示，移除接線對照表之葉單元502、504、506及508中之所有電晶體及電容器。因此，僅剩電阻器留在電路設計之葉單元502、504、506及508中。
在620處，藉由組合串聯、並聯及三極管電阻器組態來反覆地減少葉單元中之電阻器數目。例如，如530中所示，自葉單元502、504、506及508移除懸掛電阻器，直至只有埠-埠電阻器保持去往公共節點為止。在一或多個實施例中，減小電阻器網路可包括將三角形電路轉變為Y形電路。例如，給定與三角形電路相對應之電阻Ra、Rb及Rc，等效Y形電路之電阻R1、R2及R3可以表示為：
R1=RbRc/(Ra+Rb+Rc)
R2=RaRc/(Ra+Rb+Rc)，以及
R3=RaRb/(Ra+Rb+Rc)。
一旦藉由組合串聯、並聯及三極管組態反覆地減少了葉單元中之電阻器，就在630處，判定葉單元中剩餘之內部電阻之等效電阻。內部電路包括在反覆地減少葉單元中之電阻器之後剩餘之一或多個電阻器。
例如，葉單元之等效電阻可以基於關於圖4A至圖4B論述之方法而判定。
接下來，在640處，將等效電阻提昇至高於葉單元之分層層級。例如，如540中所示，一旦判定葉單元502、504、506及508之內部寄生電阻之等效電阻的值(例如，在630處)，將具有等效電阻之雙埠或更多埠等效網路提昇至高於葉單元502、504、506及508之分層層級。
在650處，將葉單元之所有接腳(例如，TBLR)短接至等效網路之中點。例如，如540中所示，葉單元502、504、506及508之TBLR埠短接至等效網路之公共節點。葉單元之該兩個或更多個埠連接在一起或連接至公共點，並且等效電阻在對應葉單元外部連接至公共點。短接TBLR埠避免佈線電阻之二次計數。
例如，一旦判定葉單元之內部寄生電阻之等效電阻的值，具有等效電阻之雙埠或更多埠等效網路提昇至高於葉單元之分層層級。例如，如圖5所示，等效電阻可以在葉單元502、504、506及508之輸入處在葉單元502、504、506及508外部與彼此串聯連接。因為在圖5之接線對照表500中，與葉單元502、504、506及508之內部寄生電阻相對應之等效電阻在葉單元之輸入處在葉單元502、504、506及508外部連接，所以在圖5之接線對照表500之瞬態分析期間，STA工具將識別等效電阻。因此，在圖5之接線對照表500之時序分析或瞬態分析期間，STA工具可將接線對照表500分解為時序路徑，實質上準確地計算沿各路徑之信號傳播延遲，並檢查設計內部及輸入/輸出介面處是否違反時序約束。
圖 7繪示在諸如積體電路之製品之設計、驗證及製造期間使用以轉變及驗證表示積體電路之設計資料及指令之一組實例程序700。此等程序中之各者都可以作為多個模組或操作進行結構化及啟用。術語「EDA」表示術語「電子設計自動化」。此等程序以利用設計者提供之資訊建立產品理念710開始，該資訊經轉變以建立使用一組EDA程序之製品712。當設計完成時，設計被成品出廠驗證734，此係在積體電路之藝術品(例如，幾何圖案)被發送至製造設施以製造遮罩組時，遮罩組然後被用於製造積體電路。在成品出廠驗證之後，製造736半導體晶粒，並且執行封裝及組裝製程738以生產成品積體電路740。
電路或電子結構之規格範圍可以自低級電晶體材料佈局至高級描述語言。高級表示可用於使用硬體描述語言(「HDL」)(諸如VHDL、Verilog、SystemVerilog、System C、MyHDL或OpenVera)設計電路及系統。HDL描述可轉變為邏輯級暫存器傳輸級(「RTL」)描述、閘級描述、佈局級描述或遮罩級描述。各較低之表示級(亦即更詳細之描述)將更多有用之細節添加至設計描述中，例如包括描述之模組之更多細節。各較低之表示級(亦即更詳細之描述)可由電腦產生，自設計程式庫導出，或由另一設計自動化程序建立。用於指定更詳細描述之較低級表示語言之規格語言之一個實例係SPICE，它用於對具有許多類比組件之電路進行詳細描述。各級表示之描述都可以由該層之對應系統(例如，正式驗證系統)使用。設計程序可以使用圖7中描繪之順序。所描述之程序可由EDA產品(或EDA系統)實現。
在系統設計714期間，指定待製造積體電路之功能性。設計可以針對期望特徵最佳化，諸如功耗、效能、面積(實體及/或碼行)及成本縮減等等。將設計分割成不同類型之模組或組件可以在這個階段進行。
在邏輯設計及功能驗證716期間，電路中之模組或組件用一或多個描述語言指定，並且針對功能準確性檢查規格。例如，可以驗證電路之組件以產生匹配所設計電路或系統之規格要求之輸出。功能驗證可以使用模擬器及其他程式，諸如測試台產生器、靜態HDL檢查器及正式驗證器。在一些實施例中，被稱為「仿真器」或「原型系統」之組件之特殊系統被用於加速功能驗證。
在測試之合成及設計718期間，將HDL程式碼轉變為接線對照表。在一些實施例中，接線對照表可以係圖結構，其中圖結構之邊緣表示電路之組件，並且圖結構之節點表示組件如何互連。HDL程式碼及接線對照表兩者均為分層之製品，EDA產品可以使用它們來驗證積體電路在製造時是否按照指定之設計執行。接線對照表可以針對目標半導體製造技術進行最佳化。另外，可以測試成品積體電路，以驗證積體電路滿足規格之要求。
在接線對照表驗證720期間，檢查接線對照表是否符合時序約束以及是否與HDL程式碼對應。在設計規劃722期間，構建並分析積體電路之總體平面佈置圖以用於時序及頂層選路。
在佈局或實體實施724期間，進行實體置放(諸如電晶體或電容器之電路組件之定位)及選路(電路組件藉由多個導體之連接)，並且可以執行自程式庫中選擇單元以啟用特定邏輯功能。如本文中所使用，術語「單元」可以指定提供布林邏輯函數(例如，AND、OR、NOT、XOR)或儲存函數(例如正反器或鎖存器)之一組電晶體、其他組件及互連件。如本文中所使用，電路「區塊」可以指兩個或更多個單元。單元及電路區塊都可以被稱為模組或組件，並且可以作為實體結構在模擬時實現。為選定單元指定參數(基於「標準單元」)，諸如大小，並且可在資料庫中供EDA產品使用。
在分析及提取726期間，在佈局級驗證電路功能，這允許優化佈局設計。在實體驗證728期間，檢查佈局設計以確保製造約束係正確的，例如DRC約束、電氣約束、微影約束，並且電路系統功能與HDL設計規格匹配。在解析度增強730期間，轉變佈局之幾何形狀以改良電路設計之製造方式。
在成品出廠驗證期間，建立資料以用於(適當時，在應用微影增強之後)微影遮罩之生產。在遮罩資料準備732期間，「成品出廠驗證」資料用於產生微影遮罩，微影遮罩用於生產成品積體電路。
電腦系統(諸如，圖9之電腦系統900，或圖8之主機系統807)之儲存子系統可用於儲存程式及資料結構，該等程式及資料結構由本文中所描述之EDA產品以及用於開發程式庫及使用程式庫之實體及邏輯設計之單元之產品中的一些或全部使用。
圖 8繪示電腦系統800之實例機器，該實例機器內可執行用於使機器執行本文中所論述之方法中之任何一或多種的一組指令。在替代實施中，機器可連接(例如聯網)至LAN、內部網路、外部網路及/或網際網路中之其他機器。機器可作為伺服器或用戶端機器在用戶端-伺服器網路環境中操作，作為同級機器在同級間(或分佈式)網路環境中操作，或作為伺服器或用戶端機器在雲端運算基礎設施或環境中操作。
該機器可以係個人電腦(PC)、平板PC、機上盒(STB)、個人數位助理(PDA)、蜂巢式電話、網路器具、伺服器、網路路由器、交換機或橋接器，或能夠執行(循序地或以其他方式)指定將由該機器採取之動作之一組指令的任何機器。另外，儘管說明單個機器，但亦應認為術語「機器」包括單獨地或聯合地執行一組(或多組)指令以執行本文中所論述之方法中之任何一或多種之機器的任何集合。
實例電腦系統800包括處理裝置802、主記憶體804 (例如，唯讀記憶體(ROM)、快閃記憶體、諸如同步DRAM (SDRAM)等動態隨機存取記憶體(DRAM))、靜態記憶體806 (例如，快閃記憶體、靜態隨機存取記憶體(SRAM)等)，以及資料儲存裝置818，它們經由匯流排930彼此通信。
處理裝置802表示一或多個處理器，諸如微處理器、中央處理單元等。更特定言之，處理裝置可以係複雜指令集運算(CISC)微處理器、精簡指令集運算(RISC)微處理器、超長指令字(VLIW)微處理器，或實施其他指令集之處理器，或實施指令集之組合之處理器。處理裝置802亦可為一或多個專用處理裝置，諸如特殊應用積體電路(ASIC)、場可程式化閘陣列(FPGA)、數位信號處理器(DSP)、網路處理器等。處理裝置802可經組態以執行指令826以用於執行本文中所描述之操作及步驟。
電腦系統800可進一步包括網路介面裝置808以在網路820上通信。電腦系統800亦可包括視訊顯示單元810 (例如，液晶顯示器(LCD)或陰極射線管(CRT))、字母數字輸入裝置812 (例如，鍵盤)、游標控制裝置814 (例如，滑鼠)、圖形處理單元822、信號產生裝置816 (例如，揚聲器)、圖形處理單元822、視訊處理單元828及音訊處理單元832。
資料儲存裝置818可包括機器可讀儲存媒體824 (亦稱為非暫時性電腦可讀媒體)，其上儲存有一或多組指令826或體現本文中所描述之任何一或多種方法或功能之軟體。指令826亦可在其由電腦系統800執行期間完全或至少部分地駐留在主記憶體804內及/或處理裝置802內，主記憶體804及處理裝置802亦構成機器可讀儲存媒體。
在一些實施中，指令826包括實施對應於本發明之功能性之指令。儘管機器可讀儲存媒體824在實例實施中展示為單個媒體，但術語「機器可讀儲存媒體」應被認為包括儲存該一或多組指令之單個媒體或多個媒體(例如，集中化或分佈式資料庫，及/或相關聯之快取及伺服器)。術語「機器可讀儲存媒體」亦應被認為包括能夠儲存或編碼供機器執行之一組指令且使機器及處理裝置802執行本發明之任何一或多種方法的任何媒體。術語「機器可讀儲存媒體」應被認為包括但不限於固態記憶體、光學媒體及磁性媒體。
已關於電腦記憶體內之資料位元之操作的演算法及符號表示而呈現先前詳細描述之一些部分。此等演算法描述及表示係熟習資料處理領域者用來將其工作之主旨最有效地傳達給其他熟習此項技術者之方式。演算法可以係產生所要結果之操作之序列。操作係要求對實體量進行實體操縱之操作。此等量可採取能夠被儲存、組合、比較及以其他方式操縱之電信號或磁信號之形式。此等信號可被稱為位元、值、要素、符號、字元、項、數字等。
然而，應牢記，所有此等及類似術語應與適當實體量相關聯，且僅僅係應用於此等量之方便的標籤。除非本發明中清楚地陳述為其他情況，否則應瞭解，在整個描述中，特定術語指代將表示為電腦系統之暫存器及記憶體內之實體(電子)量之資料操縱及轉變為類似地表示為電腦系統記憶體或暫存器或其他此類資訊儲存裝置內之實體量的其他資料之電腦系統或類似的電子運算裝置之動作及程序。
本發明亦係關於用於執行本文之操作之設備。此設備可以出於既定目的而專門構造，或其可包括由儲存在電腦中之電腦程式選擇性地激活或重新組態之電腦。此電腦程式可以儲存在電腦可讀儲存媒體中，諸如但不限於任何類型之磁碟，包括軟碟、光碟、CD-ROM及磁光碟、唯讀記憶體(ROM)、隨機存取記憶體(RAM)、EPROM、EEPROM、磁卡或光卡，或適合於儲存電子指令之任何類型之媒體，它們各自耦接至電腦系統匯流排。
本文中呈現之演算法及顯示並非在本質上與任何特定電腦或其他設備相關。各種其他系統可根據本文中之教示與程式一起使用，或可證明構造更專用之設備來執行該方法係方便的。此外，並不參考任何特定程式設計語言來描述本發明。應瞭解，可使用多種程式設計語言來實施本文中所描述的本發明之教示。
本發明可提供為電腦程式產品或軟體，其可包括在其上儲存有指令之機器可讀媒體，該等指令可用於程式化電腦系統(或其他電子裝置)以執行根據本發明之程序。機器可讀媒體包括用於儲存呈機器(例如，電腦)可讀之形式之資訊的任何機構。例如，機器可讀(例如，電腦可讀)媒體包括機器(例如，電腦)可讀儲存媒體，諸如唯讀記憶體(「ROM」)、隨機存取記憶體(「RAM」)、磁碟儲存媒體、光學儲存媒體、快閃記憶體裝置等。
在以上揭示內容中，本發明之實施已經參考其特定之實例實施進行描述。將顯而易見，可在不脫離所附申請專利範圍中闡述之本發明之實施的更廣精神及範疇之情況下對其進行各種修改。在本發明以單數形式提及一些要素之情況下，可在圖式中描繪超過一個要素，且類似的要素用類似的標號標記。因此，應在說明性意義而非限制性意義上看待本發明及圖式。
100:接線對照表 101:輸入端子 102:葉單元 103:端子 104:葉單元 106:葉單元 108:葉單元 109:共用輸入線 110:寄生電阻 112:等效電阻 114:等效電阻 120:寄生電阻 122:等效電阻 124:等效電阻 130:寄生電阻 132:等效電阻 134:等效電阻 140:寄生電阻 142:等效電阻 144:等效電阻 202:步驟 204:步驟 206:步驟 208:步驟 300:接線對照表 302:葉單元 304:葉單元 306:葉單元 402:步驟 404:步驟 406:步驟 408:步驟 410:步驟 412:步驟 414:步驟 416:步驟 418:步驟 420:步驟 500:接線對照表 502:經提取葉單元 504:經提取葉單元 506:經提取葉單元 508:經提取葉單元 610:步驟 620:步驟 630:步驟 640:步驟 650:步驟 700:實例程序 710:產品理念 712:EDA程序 714:系統設計 716:邏輯設計及功能驗證 718:測試之合成及設計 720:接線對照表驗證 722:設計規劃 724:實體實施 726:分析及提取 728:實體驗證 730:解析度增強 732:遮罩資料準備 734:成品出廠驗證 736:製造 738:封裝及組裝 740:成品積體電路 800:電腦系統 802:處理裝置 804:主記憶體 806:靜態記憶體 808:網路介面裝置 810:視訊顯示單元 812:字母數字輸入裝置 814:游標控制裝置 816:信號產生裝置 818:資料儲存裝置 820:網路 822:圖形處理單元 824:機器可讀儲存媒體 826:指令 828:視訊處理單元 832:音訊處理單元 930:匯流排
根據下面給出之詳細描述及本發明之實施例之附圖將更充分地理解本發明。附圖用於提供對本發明實施例之知識及理解，並且不將本發明之範疇限制於此等特定實施例。此外，此等附圖不一定按比例繪製。
圖1A繪示由記憶體編譯器產生之表示記憶體模組之實例邏輯接線對照表。
圖1B繪示具有經提取葉單元之圖1A之接線對照表。
圖1C繪示圖1A之接線對照表，其中根據本發明之實施例，葉單元之內部寄生電阻分離成單獨電阻。
圖2繪示根據本發明之一個實施例的用於判定記憶體模組之接線對照表之葉單元之等效電阻並將等效電阻提昇至高於葉單元之分層層級之方法。
圖3繪示根據本發明之一個實施例的具有複數個經提取葉單元之接線對照表。
圖4A繪示根據本發明之一個實施例的用於判定葉單元內部之寄生電阻值之方法。
圖4B繪示根據本發明之一個實施例的判定葉單元中在缺失接腳對面之接腳處之電阻之方法。
根據本發明之一個實施例，圖5繪示在葉單元之邏輯接線對照表中將局部穿線電阻轉變為全域分佈式電阻之電路，圖6繪示該轉變方法之流程圖。
圖7描繪根據本發明之一或多個實施例的在積體電路之設計及製造期間使用之各種程序之流程圖。
圖8描繪本發明之實施例可在其中操作之實例電腦系統之圖。
202:步驟
204:步驟
206:步驟
208:步驟

Claims (20)

  1. 一種用於一記憶體模組電路之瞬態分析之方法，該方法包含： 判定表示該記憶體模組電路之一接線對照表的複數個葉單元之內部電路之端子之間的埠-埠電阻； 產生與該等葉單元之該等內部電路相對應之複數個等效網路，該等等效網路彼此連接； 將該等葉單元之該等等效網路提昇至高於表示該記憶體模組電路的該接線對照表中之該等葉單元之一分層層級； 使該等葉單元中之各者之一或多個端子短接至該等等效網路中之一對應者之一中心節點；以及 執行表示該記憶體模組電路的該接線對照表之該等葉單元之該瞬態分析。
  2. 如請求項1之方法， 其中該等葉單元之該等內部電路包含該等葉單元之一或多個寄生電阻，且 其中該等等效網路包含與該等葉單元之該一或多個寄生電阻相對應之一或多個等效電阻。
  3. 如請求項2之方法，其中提昇該等葉單元之該等等效網路包含在該等葉單元之輸入處連接在該等葉單元外部與該等葉單元之該一或多個寄生電阻相對應之該一或多個等效電阻。
  4. 如請求項1之方法，其中該等葉單元之該等內部電路之該等端子之間的該等埠-埠電阻基於該等葉單元之一DC模擬藉由以下操作來判定： 在該等葉單元之該等內部電路中之各者之一第一端子與一第二端子之間施加一電壓以判定一所施加電壓，並使該等葉單元之該等內部電路中之各者的一或多個其他端子浮動； 測量該等葉單元之該等內部電路中之各者的該第一端子與該第二端子之間的一電流以判定一所測量電流； 測量該等葉單元之該等內部電路中之各者的該一或多個浮動端子中之一者處之一電壓以判定一所測量電壓； 藉由將該所測量電壓除以該所測量電流來判定該第一端子與該第二端子之間的一第一電阻值；以及 藉由將該所施加電壓除以該所測量電流並自一除法結果減去該第一電阻值來判定該第一端子與該第二端子之間的一第二電阻值。
  5. 如請求項4之方法，其進一步包含： 在該等葉單元之該等內部電路中之各者的一第三端子與一第四端子之間施加一電壓以判定一第二所施加電壓，並使該等葉單元之該等內部電路中之各者的該第一端子及該第二端子中之一或多者浮動； 測量該等葉單元之該等內部電路中之各者的該第三端子與該第四端子之間的一電流以判定一第二所測量電流； 測量該等葉單元之該等內部電路中之各者的該一或多個浮動第一及第二端子中之一者處之一電壓以判定一第二所測量電壓； 藉由將該第二所測量電壓除以該第二所測量電流來判定該第三端子與該第四端子之間的一第三電阻值；以及 藉由將該第二所施加電壓除以該第二所測量電流並自一第二除法結果減去該第三電阻值來判定該第三端子與該第四端子之間的一第四電阻值。
  6. 如請求項4之方法，其進一步包含： 判定該等葉單元之該等內部電路當中的一內部電路缺失一第三端子； 在該葉單元之該內部電路之該第一端子、該第二端子及一第四端子當中的一逆時針端子與該第一端子、該第二端子及該第三端子當中在該缺失第三端子對面之一端子之間施加一電壓，該逆時針端子處於該缺失第三端子之一逆時針位置； 測量該逆時針端子與在該缺失第三端子對面之該端子之間的一電流； 測量該第一端子、該第二端子及該第四端子當中之一順時針端子處之一電壓，該順時針端子處於該缺失第三端子之一順時針位置；以及 藉由將該順時針端子處之該電壓除以該逆時針端子與在該缺失第三端子對面之該端子之間的該電流並自一第三除法結果減去該逆時針端子之一電阻來判定在該缺失第三端子對面之該端子之一電阻。
  7. 一種用於一記憶體模組電路之瞬態分析之系統，該系統包含： 一記憶體，其儲存指令；以及 一處理器，其與該記憶體耦接且用於執行該等指令，該等指令在執行時使該處理器： 移除表示該記憶體模組電路之一接線對照表的複數個葉單元中之各者中之一或多個電晶體及電容器； 藉由至少移除懸掛電阻器反覆地減少該等葉單元中之各者中之電阻器數目； 產生與該等葉單元之內部電路相對應之等效網路； 將該等葉單元之該等等效網路提昇至高於該記憶體模組電路中之該等葉單元的一分層層級；以及 執行表示該記憶體模組電路的該接線對照表之該等葉單元之該瞬態分析。
  8. 如請求項7之系統，其中該處理器進一步經組態以： 判定該等葉單元之該等內部電路，該等內部電路中之各者包含在反覆地減少該等葉單元中之各者中之該等電阻器之後剩餘之一或多個電阻器。
  9. 如請求項7之系統，其中該等葉單元中之各者中之一電阻器總數目進一步藉由組合該等葉單元中之各者之該等內部電路中的串聯、並聯及三極管電阻器組態反覆地減少。
  10. 如請求項7之系統，其中該處理器進一步經組態以： 判定該等葉單元之該等內部電路之端子之間的埠-埠電阻；以及 使該等葉單元中之各者之一或多個端子短接至該等等效網路中之一對應者之一中心節點。
  11. 如請求項10之系統，其中與該等葉單元之該等內部電路相對應之該等等效網路基於該等葉單元之該等內部電路之該等端子之間的該等埠-埠電阻而產生。
  12. 如請求項10之系統，其中該等葉單元之該等內部電路包含該等葉單元之一或多個寄生電阻，且 其中該等等效網路包含與該等葉單元之該一或多個寄生電阻相對應之一或多個等效電阻。
  13. 如請求項12之系統，其中提昇該等葉單元之該等等效網路包含在該等葉單元中之各者之一輸入處連接在該等葉單元外部與該等葉單元之該一或多個寄生電阻相對應之該一或多個等效電阻。
  14. 如請求項10之系統，其中為了基於該等葉單元之一DC模擬判定該等葉單元之該等內部電路之該等端子之間的該等埠-埠電阻，該處理器經組態以： 在該等葉單元之該等內部電路中之各者的一第一端子與一第二端子之間施加一電壓以判定一所施加電壓； 使該等葉單元之該等內部電路中之各者的一或多個其他端子浮動； 測量該等葉單元之該等內部電路中之各者的該第一端子與該第二端子之間的一電流以判定一所測量電流；以及 測量該等葉單元之該等內部電路中之各者的該一或多個浮動端子中之一者處之一電壓以判定一所測量電壓。
  15. 如請求項14之系統，其中該處理器進一步經組態以： 藉由將該所測量電壓除以該所測量電流來判定該第一端子與該第二端子之間的一第一電阻值；以及 藉由將該所施加電壓除以該所測量電流並自一除法結果減去該第一電阻值來判定該第一端子與該第二端子之間的一第二電阻值。
  16. 如請求項15之系統，其中該處理器進一步經組態以： 在該等葉單元之該等內部電路中之各者的一第三端子與一第四端子之間施加一電壓以判定一第二所施加電壓； 使該等葉單元之該等內部電路中之各者的該第一端子及該第二端子中之一或多者浮動； 測量該等葉單元之該等內部電路中之各者的該第三端子與該第四端子之間的一電流以判定一第二所測量電流； 測量該等葉單元之該等內部電路中之各者的該一或多個浮動第一及第二端子中之一者處之一電壓以判定一第二所測量電壓； 藉由將該第二所測量電壓除以該第二所測量電流來判定該第三端子與該第四端子之間的一第三電阻值；以及 藉由將該第二所施加電壓除以該第二所測量電流並自一第二除法結果減去該第三電阻值來判定該第三端子與該第四端子之間的一第四電阻值。
  17. 如請求項15之系統，其中該處理器進一步經組態以： 判定該等葉單元之該等內部電路當中之一內部電路缺失一第三端子； 在該葉單元之該內部電路之該第一端子、該第二端子及一第四端子當中之一逆時針端子與該第一端子、該第二端子及該第三端子當中在該缺失第三端子對面之一端子之間施加一電壓，該逆時針端子處於該缺失第三端子之一逆時針位置； 測量該逆時針端子與在該缺失第三端子對面之該端子之間的一電流； 測量該第一端子、該第二端子及該第四端子當中之一順時針端子處之一電壓，該順時針端子處於該缺失第三端子之一順時針位置；以及 藉由將該順時針端子處之該電壓除以該逆時針端子與在該缺失第三端子對面之該端子之間的該電流並自一第三除法結果減去該逆時針端子之一電阻來判定在該缺失第三端子對面之該端子之一電阻。
  18. 一種包含所儲存指令之非暫時性電腦可讀媒體，該等指令在由一處理器執行時使該處理器： 產生與表示一記憶體模組電路之一接線對照表的複數個葉單元之內部電路相對應之等效網路； 將該等葉單元之該等等效網路提昇至高於該記憶體模組電路中之該等葉單元之一分層層級；以及 執行表示該記憶體模組電路的該接線對照表之該等葉單元之一瞬態分析。
  19. 如請求項18之非暫時性電腦可讀媒體，其中該處理器進一步經組態以： 判定該等葉單元之該等內部電路之端子之間的埠-埠電阻；以及 使該等葉單元中之各者之一或多個端子短接至該等等效網路中之一對應者之一中心節點， 其中該等葉單元之該等內部電路包含該等葉單元之一或多個寄生電阻， 其中該等等效網路包含與該等葉單元之該一或多個寄生電阻相對應之一或多個等效電阻，且 其中提昇該等葉單元之該等等效網路包含在該等葉單元之輸入處連接在該等葉單元外部與該等葉單元之該一或多個寄生電阻相對應之該一或多個等效電阻。
  20. 如請求項18之非暫時性電腦可讀媒體，其中為了基於該等葉單元之一DC模擬判定該等葉單元之該等內部電路之該等端子之間的該等埠-埠電阻，該處理器進一步經組態以： 在該等葉單元之該等內部電路中之各者的一第一端子與一第二端子之間施加一電壓以判定一所施加電壓； 使該等葉單元之該等內部電路中之各者的一或多個其他端子浮動； 測量該等葉單元之該等內部電路中之各者的該第一端子與該第二端子之間的一電流以判定一所測量電流； 測量該等葉單元之該等內部電路中之各者的該一或多個浮動端子中之一者處之一電壓以判定一所測量電壓； 藉由將該所測量電壓除以該所測量電流來判定該第一端子與該第二端子之間的一第一電阻值；以及 藉由將該所施加電壓除以該所測量電流並自一除法結果減去該第一電阻值來判定該第一端子與該第二端子之間的一第二電阻值。
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