JP4950888B2 - プラズマ処理を用いて高誘電率層を有するゲート誘電体積層体を改善する方法 - Google Patents

プラズマ処理を用いて高誘電率層を有するゲート誘電体積層体を改善する方法 Download PDF

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Description

本発明は、半導体処理に関し、特に、高誘電率層を有するゲート誘電体積層体を改善するためのプラズマ処理方法に関する。
半導体業界では、マイクロエレクトロニクス装置の最小特徴サイズをディープサブミクロン領域に適切に適合させることにより、より高速且つより低消費電力の半導体装置を供給することができる。ＣＭＯＳ（相補型金属酸化物半導体）装置の微細化は、ゲート誘電体材料にスケーリングの制約を与える。従来のＳｉＯ２ゲート誘電体の膜厚はその物理的限界に近づいている。最新の装置は、リーク電流密度が１ｍＡ／ｃｍ２程度である場合に、酸化膜換算膜厚（ＥＯＴ）が略約１ｎｍのである窒化ＳｉＯ２ゲート誘電体を用いている。装置の動作中にゲート誘電体からトランジスタのチャネルへの電気的リークを低減して装置の信頼性を高めるために、半導体トランジスタ技術においては、ゲート誘電体層の物理的膜厚を厚くすることを可能にする一方、酸化膜換算膜厚（ＥＯＴ）を薄く維持することができる高誘電率（ｈｉｇｈ−ｋ）ゲート誘電体材料を使用するように方向付けられている。酸化膜換算膜厚は、代替の誘電体材料から得られる容量−電圧曲線と同じ曲線を得るＳｉＯ２の膜厚として定義されている。
ＳｉＯ２（ｋ〜３．９）の誘電率より高い誘電率を特徴とする誘電体材料は、一般に、高誘電率材料と言われる。高誘電率材料とは、基板表面に成長されたＳｉＯ２の場合ではなく、基板上に堆積された誘電体材料（例えば、ＨｆＯ２、ＺｒＯ２、ＨｆＳｉＯ、ＺｒＳｉＯ等）をいう。高誘電率材料には、金属酸化物層又は金属シリケート層、例えば、Ｔａ２Ｏ５（ｋ〜２６）、ＴｉＯ２（ｋ〜８０）、ＺｒＯ２（ｋ〜２５）、Ａｌ２Ｏ３（ｋ〜９）、ＨｆＳｉＯ（ｋ〜５−２０）及びＨｆＯ２（ｋ〜２５）がある。
高誘電率材料のゲート積層体への集積においては、界面状態の特徴を維持し、良好な電気特性を有する界面を形成するように、Ｓｉ基板の表面において誘電体の界面層を必要とする。その場合、酸化物界面層が存在することにより、その積層体の誘電率を全体的に低下させ、それ故、酸化物界面層は薄い必要がある。界面酸化物誘電体層の品質は、酸化物層がトランジスタのチャネルに密着して接続しているために、装置性能に影響する。
堆積後未処理（ａｓ−ｄｅｐｏｓｉｔｅｄ）の高誘電率のゲート誘電体層は、通常、堆積過程で高誘電率層に組み込まれる、点欠陥、空孔又は不純物を有する。それらの欠陥は、誘電体層の大きいリーク電流の原因になり、結局、誘電体層及び超小型電子装置の初期故障を引き起こす可能性がある。アニール処理は、それらの点欠陥を減少させるように開発されてきたが、最大限改善するためには高温条件が常に必要であり、そのことにより、界面酸化物層の膜厚は増加する。
プラズマへの暴露によるゲート誘電体積層体の特性改善のための方法及びシステムが提供されている。その方法は、基板において高誘電率層を有するゲート誘電体積層体を備える段階と、希ガス及び酸素含有ガス又は希ガス及び窒素含有ガスを有するプロセスガスからプラズマを生成する段階とを有し、プロセスガス圧力は、プラズマにおけるイオン性ラジカルの量に対する中性ラジカルの量を制御するように、そして積層体をプラズマに曝すことによりゲート誘電体積層体を特性改善するように選択される。
本発明の一実施形態においては、プラズマは、希ガス及び酸素含有ガスを有するプロセスガスから生成され、プロセスガス圧力は、プラズマにおけるイオン性酸素ラジカルの量に対して中性酸素ラジカルの量を増加させるように選択される。そのプラズマ処理は、高誘電率層における欠陥を減少させる、その高誘電率層に酸素を取り込む、又はその層から炭素不純物又は何れの他の不純物を除去することにより、その高誘電率層の誘電率を高くし、ゲート誘電体積層体を特性改善するものである。
本発明の他の実施形態では、プラズマは、希ガス及び窒素含有ガスを有するプロセスガスから生成され、プロセスガス圧力は、プラズマにおける中性窒素ラジカルの量に対するイオン性窒素素ラジカルの量を増加させるように選択される。そのプラズマ処理は、高誘電率層の窒素含有量を増加することによりゲート誘電体積層体を特性改善するものである。
プラズマ処理システムは、希ガス及び酸素含有ガス又は希ガス及び窒素含有ガスを有するプロセスガスからプラズマを生成するためのプラズマ源であって、プロセスガス圧力は、プラズマにおいてイオン性ラジカルの量に対して中性ラジカルの量を制御するように選択される、プラズマ源と、基板において高誘電率層を有するゲート誘電体積層体を有する基板を支持するための基板ステージであって、ゲート誘電体積層体をプラズマに曝し、それにより、ゲート誘電体積層体を特性改善するための、基板ステージと、基板ステージに及びそれから基板を移動させるための基板移動システムと、プラズマ処理システムを制御するための制御器と、を有する。
図１Ａは、本発明の実施形態にしたがった高誘電率層を有するゲート誘電体積層体を示している。ゲート誘電体積層体１は、基板１０と、基板１０における高誘電率層３０とを有する。基板１０は、例えば、Ｓｉ基板、Ｇｅ含有Ｓｉ基板、Ｇｅ基板又は化合物半導体基板のような半導体基板であり、多くの能動素子及び／又は分離領域（図示せず）を有する。基板１０は、形成される装置の種類により、ｎ型又はｐ型である。高誘電率層３０は、例えば、金属酸化物層又は金属シリケート層、例えば、Ｔａ２Ｏ５、ＴｉＯ２、ＺｒＯ２、Ａｌ２Ｏ３、Ｙ２Ｏ３、ＨｆＳｉＯｘ、ＨｆＯ２、ＺｒＳｉＯｘ、ＴａＳｉＯｘ、ＳｒＯｘ、ＳｒＳｉＯｘ、ＬａＯｘ、ＬａＳｉＯｘ又はそれらの２つ又はそれ以上の組み合わせである。高誘電率層３０は、例えば、約３ｎｍの膜厚である。
図１Ｂは、本発明の実施形態にしたがった界面層及び高誘電率層を有するゲート誘電体積層体を示している。ゲート誘電体積層体１は、基板１０と、基板１０上の界面層２０及び界面層２０上の高誘電率層３０を有する誘電体層４０とを有する。界面層２０は、例えば、酸化物層（例えば、ＳｉＯｘ）、窒化物層（例えば、ＳｉＮｘ）又は酸窒化物層（例えば、ＳｉＯｘＮｙ）を有する。
本発明の一実施形態において、本発明者は、高プロセスガス圧力（高圧力プラズマ）下で酸素含有プラズマにゲート誘電体積層体１を曝すことにより、図１Ａ及び１Ｂでゲート誘電体積層体１を特性改善するためのプラズマ処理を確認した。高圧力プラズマは、低圧力プラズマに比べて、イオン性酸素ラジカルの量に対して増加した量の中性酸素ラジカル（励起酸素種）を有する。高圧力酸素含有プラズマを用いてゲート誘電体積層体１を特性改善することは、高誘電率層３０の誘電率を高くすること、その層における炭素不純物量を減少すること、高リーク電流又は他の電気的劣化特徴をもたらすその層中の欠陥を低減すること、又はその層の酸素含有量を増加することを含む。更に、高圧力プラズマ処理は、高温熱酸化処理及び低圧力プラズマ処理に比べて、界面層２０の成長（膜厚）を最小化し、その高圧力プラズマ処理はまた、中性酸素ラジカルに対して高濃度のイオン性酸素ラジカルを有する。
酸素ベースのプラズマは、主に、２つの種類の酸素ラジカル、即ち、イオン性酸素ラジカル（例えば、Ｏ２ ＋）及び中性（準安定）酸素ラジカル（例えば、Ｏ＊）を有する。本発明の実施形態にしたがって、プラズマ中のイオン性酸素ラジカルに対するプラズマ中の中性酸素ラジカル量は、高プロセスガス圧力、例えば、約０．５Ｔｏｒｒ乃至約５Ｔｏｒｒの範囲内の圧力を用いることにより増加することが可能である。本発明の他の実施形態においては、そのガス圧力は約１Ｔｏｒｒ乃至約３Ｔｏｒｒの範囲内であることが可能であり、そして２Ｔｏｒｒであることが可能である。プロセスガスは、Ｏ２、Ｏ３、Ｈ２Ｏ、Ｈ２Ｏ２、若しくはそれらの２つ又はそれ以上の組み合わせ、及びＨｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅ又はそれらの２つ又はそれ以上の組み合わせを有することが可能である。本発明の一実施形態においては、プロセスガスはＡｒ及びＯ２を含有することが可能である。本発明の一実施形態においては、酸素含有ガスに対する希ガスの比は約２０と約５との間であることが可能である。比較のために、約１０ｍＴｏｒｒ乃至約２００ｍＴｏｒｒの範囲内のプロセスガス圧力を用いる低圧力プラズマ処理は、中性酸素ラジカルに対して多い量のイオン性酸素ラジカルを有する。
本発明の他の実施形態において、本発明者は、低プロセスガス圧力（Ｐ〜２００ｍＴｏｒｒ）の窒素含有プラズマにゲート誘電体積層体１を曝すことにより、図１Ａ及び１Ｂにおいてゲート誘電体積層体１を特性改善するためのプラズマ処理を確認した。そのプラズマは、高プロセスガス圧力プラズマ（Ｐ〜８００ｍＴｏｒｒ）に比べて、中性窒素ラジカル（例えば、Ｎ２ ＊）の量に対して増加した量のイオン性窒素ラジカル（例えば、Ｎ２ ＋）を有する。
低圧窒素含有プラズマを用いてゲート誘電体積層体１を改善することにより、高誘電率層３０の窒素含有量が増加する一方、界面層２０の成長が最小化され、それにより、良好な誘電体膜厚のスケーリングが可能である。更に、高誘電率層３０の窒素含有量は、プラズマ暴露時間の増加と共に増加する。低圧力窒素含有プラズマは、Ｎ２Ｏ又はＮＯガスを用い、界面窒化物形成であるが制限された高誘電率層３０の窒化物形成を得る高温熱窒化物形成（窒素添加）処理に比べて、界面層２０の成長を最小化する。ＮＨ３を用いる熱窒化物形成処理はまた、界面窒化物形成であるが、制限された高誘電率層３０の窒化物形成をもたらし、そして高誘電率層２０の水素（Ｈ）含有量を減少させる付加アニール段階を必要とする。また、高圧力窒素プラズマを用いるプラズマ窒化物形成処理により、界面窒化物形成は増加するが、高誘電率層３０の窒化物形成は殆どない。
本発明の実施形態にしたがって、プラズマ中の中性窒素ラジカルの量に対するイオン性窒素ラジカルの量は、低圧力プラズマを用いることにより増加することが可能である。プロセスガス圧力は、例えば、約１０ｍＴｏｒｒ乃至約４００ｍＴｏｒｒの範囲内にあることが可能である。代替として、ガス圧力は、約５０ｍＴｏｒｒ乃至約３００ｍＴｏｒｒの範囲内にあることが可能であり、そして２００ｍＴｏｒｒであることが可能である。プロセスガスは、Ｎ２、ＮＨ３又はそれらの組み合わせを有する窒素含有ガスと、Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅ又はそれらの２つ又はそれ以上の組み合わせを有する希ガスとを有することが可能である。本発明の一実施形態においては、プロセスガスはＡｒ及びＮ２を有することが可能である。本発明の一実施形態においては、窒素含有ガスに対する希ガスの割合は約２０乃至約５００の範囲内にあることが可能である。
本発明の他の実施形態においては、図１Ａ及び１Ｂのゲート誘電体積層体１は、高圧力窒素含有プラズマ（即ち、約０．５Ｔｏｔｔ乃至約５Ｔｏｒｒの範囲内の圧力）に曝されることにより特性改善されることが可能であり、そして続いて、結果として得られる特性改善されたゲート誘電体積層体は低圧力窒素含有プラズマ（即ち、約１０ｍＴｏｒｒ乃至約４００ｍＴｏｒｒの範囲内の圧力）に曝されることが可能である。
本発明の他の実施形態においては、図１Ａ及び１Ｂのゲート誘電体積層体１は、低圧力窒素含有プラズマに曝されることにより特性改善されることが可能であり、そして続いて、結果として得られる修正されたゲート誘電体積層体は高圧力窒素含有プラズマに曝されることが可能である。
図２Ａ乃至２Ｆは、本発明の実施形態にしたがったゲート誘電体積層体１を特性改善するためのプラズマ処理システムの模式図である。図２Ａ乃至２Ｆに示すプラズマ処理システムは、本発明が実行されることが可能である処理システムを実施するために多くの特定ハードウェアの変形を用いることができ、それらの変形を当業者は容易に理解できるため、単に例示として示されているものである。同じ参照番号は同じ部分を示すように用いられている。
図２Ａにおいては、プラズマ処理システム１００は、基板１２５を支持し、プラズマ処理領域１６０に基板１２５を曝す基板ステージ１２０を設置するための台１１２を有する処理チャンバ１１０を有する。基板ステージ１２０は、基板１２５を更に加熱又は冷却することが可能である。プラズマ処理システム１００は、リモートプラズマ源２０５にプロセスガスを導くためのガス注入システム１４０を更に有し、プロセスガスは希ガス及び酸素含有ガス、又は希ガス及び窒素含有ガスを含む。ガス注入システム１４０は、外部（ｅｘ−ｓｉｔｕ）ガス源（図示せず）からリモートプラズマ源２０５へのプロセスガスの供給における独立した制御を可能にする。
励起プロセスガス２１５は、リモートプラズマ源２０５からプラズマ処理領域１６０に導かれる。励起プロセスガス２１５は、ガス注入プレナム（図示せず）、一連のバッフルプレート（図示せず）及びマルチオリフィス型シャワーヘッドガス注入プレート１６５を通って、プラズマ処理領域１６０に導かれる。光モニタリングシステム２２０は、プラズマ処理領域１６０からの発光をモニタリングするように用いられることが可能である。処理チャンバ１１０は、１秒当たり約５０００ｌ以下（又は、それ以上）のポンピング速度でポンピングすることができるターボ分子真空ポンプ（ＴＭＰ）を有することが可能である真空ポンプシステム１５０と、ガス圧力を制御するためのゲートバルブとに接続される。
基板１２５は、ロボット基板移動システム２１０によりスロットバルブ（図示せず）及びチャンバフィードスルー（図示せず）を介して処理チャンバ１１０に出し入れするように移動され、そのロボット基板移動システムにおいて、基板ステージ１２０内に内蔵された基板リフトピン（図示せず）により受け取られ、その基板ステージ内に収容されている装置により機械的に平行移動される。一旦、基板１２５が基板移動システム２１０から受け取られると、その基板は基板ステージ１２０の上部表面の方に下げられる。
基板１２５は、静電クランプ（図示せず）により基板ステージ１２０に取り付けられることが可能である。更に、基板ステージ１２０は加熱要素１３０を有し、そして基板ステージ１２０は、基板ステージから熱を受け取り、且つ熱交換システム（図示せず）に熱を移動させる再循環冷却剤を有する冷却システムを更に有することが可能である。更に、ガスは、基板１２５と基板ステージ１２０との間のガスギャップ熱伝導性を改善するように基板の後側に供給されることが可能である。そのようなシステムは、基板の温度制御が高温又は低温において必要であるときに、用いられることが可能である。
制御器１５５は、処理システム１００と通信する及びそのシステムに対して入力を活性化するために並びに処理システム１００からの出力をモニタするために十分である制御電圧を発生することができる、マイクロプロセッサ、メモリ及びＩ／Ｏポートを有する。更に、制御器１５５は、処理チャンバ１１０、ガス注入システム１４０、リモートプラズマ源１２５、光モニタリングシステム２２０、加熱要素１３０、基板移動システム２１０及び真空ポンプシステム１５０に結合され且つそれらと情報を交換する。例えば、メモリに記憶されているプログラムは、記憶されているプロセスレシピにしたがって処理システム１００の上記構成要素を制御するように用いられることが可能である。制御器１５５の一例は、Ｄｅｌｌ社（米国テキサス州オースチン市）製のＤＥＬＬ ＰＲＥＣＩＳＩＯＮ ＷＯＲＫＳＴＡＴＩＯＮ６１０（登録商標）である。
図２Ｂは、本発明の実施形態にしたがったゲート誘電体積層体を特性改善するためのプラズマ処理システムを示している。プラズマ処理システム１０１は、マイクロ波透過性窓２４０に取り付けられたスロットアンテナ２３０を有する。マイクロ波透過性窓２４０は、外付けマイクロ波プラズマ源からプラズマ処理領域１６０へのマイクロ波放射の効率的な透過のためにＡｌ２Ｏ３を有することが可能である。マイクロ波電力は、例えば、約５００Ｗ乃至約５０００Ｗの範囲内にあることが可能である。マイクロ波波長は、例えば、２．４５ＧＨｚ又は８．３ＧＨｚであることが可能である。ガス注入システム１４０は、窓２４０と基板１２５との間に位置しているガス供給リング２６０を用いて処理チャンバ１１０の内部にプロセスガスを供給する。ガス供給リング２６０は、マイクロ波電力供給プラズマによる励起のためのプラズマ処理領域１６０にプロセスガス１１５を導くために複数のガス注入穴７０を有する。図２Ｂにおいては、制御器は、情報を処理チャンバ１１０，ガス注入システム１４０、加熱要素１３０、真空ポンプシステム１５０、基板移動システム２１０、光モニタリングシステム２２０及び外付けマイクロ波プラズマ源２５０に結合され、それらと情報を交換する。
図２Ｃは、本発明の実施形態にしたがったゲート誘電体積層体を特性改善するためのプラズマ処理システムを示している。図２Ｃの処理システム１０２は、処理チャンバ１１０においてプラズマを生成し、維持することができる。図２Ｃに示す実施形態においては、基板ステージ１２０は、高周波（ＲＦ）電力がプラズマ処理領域１６０においてプラズマに結合される電極として更に機能することが可能である。例えば、基板ステージ１２０における金属電極（図示せず）は、ＲＦ発生器１４５からインピーダンス整合ネットワーク１３５を介して基板ステージ１２０にＲＦ電力を伝送することによりＲＦ電圧に電気的にバイアスを掛けることが可能である。ＲＦバイアスは、電子を加熱し、それにより、プラズマを生成して、維持するように機能する。ＲＦバイアスのための典型低な周波数は約０．１ＭＨｚ乃至１００ＭＨｚの範囲内にあることが可能であり、そして約１３．６ＭＨｚであることが可能である。
代替の実施形態においては、ＲＦ電力は、複数の周波数で基板ステージ１２０に印加されることが可能である。更に、インピーダンス整合ネットワーク１３５は、反射電力を最小化することによる処理チャンバ１１０におけるプラズマへのＲＦ電力の移行を最小化するように機能する。整合ネットワークトポロジ（例えば、Ｌ型、π型、Ｔ型）及び自動制御方法については、当該技術分野において知られている。ガス注入システム１４０は、ＲＦ電力供給プラズマによる励起のためのマルチオリフィスシャワーヘッドガス注入プレート１６５を介してプラズマ処理領域にプロセスガス１１５を供給する。図２Ｃにおいては、制御器１５５は、処理チャンバ１１０、ＲＦ発生器１４５、インピーダンス整合ネットワーク１３５、ガス注入システム、光モニタリングシステム２２０、加熱要素１３０、基板移動システム２１０及び真空ポンプシステム１５０に結合され、それらと情報を交換する。
図２Ｄは、本発明の実施形態にしたがってゲート誘電体積層体を特性改善するためのプラズマ処理システムを示している。図２Ｄの処理システム１０３は、図２Ｃを参照して上記した構成要素に加えて、プラズマ密度を高くすることが可能であるように及び／又はプラズマ処理の均一性を改善するように機械的又は電気的回転ＤＣ磁場システム１７０を更に有する。更に、制御器１５５は、回転速度及び磁場強度を調節するように、回転磁場システム１７０に結合されている。
図２Ｅは、本発明の実施形態にしたがったゲート誘電体積層体を特性改善するためのプラズマ処理システムを示している。図２Ｅの処理システム１０４は、図２Ｃを参照して上記した構成要素に加えて、ＲＦ発生器１８０からインピーダンス整合ネットワーク１７５を介してＲＦ電力が結合される上部プレート電極としてまた、機能することが可能であるマルチオリフィスシャワーヘッドガス注入プレート１６５を有する。上部電極へのＲＦ電力の印加のための周波数は、約１０ＭＨｚ乃至約２００ＭＨｚの範囲内であることが可能であり、そして約６０ＭＨｚであることが可能である。更に、下部電極（基板ステージ１２０）への電力の印加のための周波数は、約０．１ＭＨｚ乃至約３０ＭＨｚの範囲内にあることが可能であり、そして約２ＭＨｚであることが可能である。更に、制御器１５５は、上部電極１６５へのＲＦ電力の印加を制御するように、ＲＦ発生器８０及びインピーダンス整合ネットワーク１７５に結合されている。
本発明の一実施形態においては、図２Ｅにおける基板ステージ１２０は電気的に接地されることが可能である。代替の実施形態においては、ＤＣバイアスが基板ステージ１２０に印加されることが可能である。更なる実施形態においては、基板ステージ１２０は、処理システム１０４から電気的に分離されることが可能である。このような設定においては、フローティング電位が、プラズマがオンであるときに、基板ステージ１２０及び基板１２５において形成されることが可能である。
図２Ｆは、本発明の実施形態にしたがったゲート誘電体積層体を特性改善するためのプラズマ処理システムを示している。図２Ｃを参照して上記した構成要素に加えて、図２Ｆの処理システム１０５は、インピーダンス整合ネットワーク１９０を介してＲＦ発生器によりＲＦ電力が結合された誘導コイル１９５を更に有する。ＲＦ電力は、誘導コイル１９５から誘電体窓（図示せず）を介してプラズマ処理領域１６０に誘導結合されている。誘導コイル１９５へのＲＦ電力の印加のための周波数は、約０．１ＭＨｚ乃至約１００ＭＨｚの範囲内にあることが可能であり、そして約１３．６ＭＨｚであることが可能である。同様に、基板ステージ１２０への電力の印加のための周波数は、約０．１ＭＨｚ乃至約１００ＭＨｚの範囲内にあることが可能であり、そして約１３．６ＭＨｚであることが可能である。更に、スロットファラデーシールド（図示せず）が、誘導コイル１９５とプラズマとの間の容量結合を低減するように用いられることが可能である。更に、制御器１５５が、誘導コイル１９５への電力の印加を制御するように、ＲＦ発生器１８５及びインピーダンス整合ネットワーク１９０に結合されている。
本発明の一実施形態においては、図２Ｆにおける基板ステージ１２０は電気的に接地されることが可能である。代替の実施形態においては、ＤＣバイアスが基板ステージ１２０に印加されることが可能である。更なる実施形態においては、基板ステージ１２０は、処理システムから電気的に分離されることが可能である。この設定においては、フローティング電位が、プラズマがオンであるときに、基板ステージ１２０及び基板１２５において形成されることが可能である。
他の実施形態においては、プラズマは電子サイクロトロン共鳴（ＥＣＲ）を用いて形成されることが可能である。更なる実施形態においては、プラズマはヘリコン波の出射により形成されることが可能である。他の実施形態においては、プラズマは、伝搬する表面波により形成されることが可能である。
図３Ａ及び３Ｂは、本発明の実施形態にしたがった酸素含有プラズマについての波長の関数としての発光（ＯＥ）強度を示している。図２Ｂに模式的に示しているプラズマ処理システム１０１は、Ｏ２及びＡｒを有するプロセスガスによりプラズマを生成するように用いるものである。図３Ａは、プラズマ中で中性Ｏ＊ラジカルからの発光に与えられる約８４４．６ｎｍの波長における最大強度を有するＯＥ特徴３００を示している。曲線３１０は、２Ｔｏｒｒのプロセスガス圧力について測定されたＯ＊強度を示す一方、曲線３２０は、５０ｍＴｏｒｒのプロセスガス圧力について測定されたＯ＊強度を示している。プラズマパラメータとしては、１分当たり２０００標準立方センチ（ｓｃｃｍ）のＡｒ流量、２００ｓｃｃｍのＯ２ガス流量及び２０００Ｗのプラズマパワーを更に含む。図３Ａは、プロセスガス圧力を増加させることにより、プラズマ中の中性Ｏ＊ラジカル量が増加することを示している。
図３Ｂは、プラズマ中のイオン性Ｏ２ ＋ラジカルからの発光に対して与えられる約２８２ｎｍ乃至約２８３ｎｍの範囲内の波長における最大強度を有するＯＥ特徴３３０を示している。曲線３４０は、２Ｔｏｒｒのプロセスガス圧力について測定されたＯ２ ＋強度を示す一方、曲線３５０は、５０ｍＴｏｒｒのプロセスガス圧力について測定されたＯ２ ＋強度を示している。他のプラズマパラメータについては図３Ａにおけるものと同じである。図３Ｂは、プロセスガス圧力の増加により、プラズマ中の中性Ｏ２ ＋ラジカルの量が減少することを示している。
要約すると、図３Ａ及び３Ｂは、酸素含有プラズマ中のイオン性Ｏ２ ＋ラジカルに対する中性Ｏ＊ラジカルの相対的量は、プロセスガス圧力を変えることにより広い範囲に亘って制御されることが可能であることを示している。特に、高プロセスガス圧力は、イオン性Ｏ２ ＋ラジカルの量に対して中性Ｏ＊ラジカルの増加した量を有する酸素含有プラズマを生成することを可能にする。Ｏ＊／Ｏ２ ＋比は、約５０ｍＴｏｒｒの低圧力において約１０であり、約２Ｔｏｒｒの高圧力において約１１４であると推定することができる。
図４Ａ及び４Ｂは、本発明の実施形態にしたがったプラズマ特性が改善されたゲート誘電体積層体についての電気的特性を示している。図４Ａは、ゲート電圧の関数として、プラズマ特性が改善されたゲート誘電体積層体のゲート電流密度を示している。曲線４００及び４１０は、高ガス圧力（２Ｔｏｒｒ）において生成された酸素含有プラズマ及び低ガス圧力（５０ｍＴｏｒｒ）において生成された酸素含有プラズマによりＨｆＳｉＯｘの高誘電率層（約３ｎｍの膜厚）を特性改善した後のゲートリーク電流密度（Ｊｇ）を示している。図４Ａは、高圧力酸素含有プラズマを用いて特性改善されたＨｆＳｉＯｘの高誘電率層が低圧力酸素含有プラズマを用いて特性改善されたＨｆＳｉＯｘの高誘電率層と略同じゲート電流密度を有することを示している。
図４Ｂは、ゲート電圧の関数として、プラズマ特性が改善されたゲート誘電体積層体の容量を示している。曲線４２０及び４３０は、高プロセスガス圧力において生成された酸素含有プラズマ及び低プロセスガス圧力において生成された酸素含有プラズマによりＨｆＳｉＯｘの高誘電率層を特性改善した後のゲート誘電体積層体の容量を示している。図４Ｂは、高圧力酸素含有プラズマを用いて特性改善されたＨｆＳｉＯｘの高誘電率層は、低圧力酸素含有プラズマを用いて特性改善されたＨｆＳｉＯｘより小さい容量を有することを示している。
高圧酸素含有プラズマを用いて特性改善されたゲート誘電体積層体の酸化膜換算膜厚（ＥＯＴ）は約１．５ｎｍであるとして推定される一方、高圧酸素含有プラズマを用いて特性改善されたゲート誘電体積層体の酸化膜換算膜厚（ＥＯＴ）は約１．７ｎｍであるとして推定された。図４Ａ及び４Ｂで得られた結果は、低圧酸素含有プラズマは高誘電率層の実効誘電率を減少させることにより高誘電率層を特性改善する一方、高圧力酸素含有プラズマは界面酸化物層の膜厚を保ち、それ故、誘電体積層体の実効誘電率を維持することを示している。本発明者は、高圧力プラズマは、プラズマ酸化中の界面層の膜厚の増加を最小化し、その界面層中の欠陥を低減し、その界面層中に酸素を取り込み、その層から炭素不純物を除去し、そして低圧力プラズマに曝される膜に比べて小さいゲートリーク電流密度をもたらすと考えている。
更に、図４Ａにおけるゲートリーク電流密度（Ｊｇ）は、高温でアニールされた高誘電率層に匹敵するものである。それ故、本発明の実施形態は、界面酸化物層の膜厚を増加することができる高温サーマルバジェットを最小化することができる方法を提供する。
図５Ａ及び５Ｂは、本発明の実施形態にしたがった窒素含有プラズマについての波長の関数として、ＯＥ強度を示している。図２Ｂに模式的に示しているプラズマ処理システム１０１は、Ｎ２及びＡｒを有するプロセスガスによりプラズマを生成するように用いられる。図５Ａは、プラズマ中で中性Ｎ２ ＊ラジカルからの発光に与えられる約３７７ｎｍの波長に最大強度を有するＯＥ特徴５００を示している。曲線５１０は、８００ｍＴｏｒｒのプロセスガス圧力について測定されたＮ２ ＊強度を示す一方、曲線５２０は、２００ｍＴｏｒｒのプロセスガス圧力について測定されたＮ２ ＊強度を示している。プラズマパラメータは、約１０００ｓｃｃｍのＡｒ流量、１０ｓｃｃｍのＮ２ガス流量及び２０００Ｗのプラズマパワーを含む。図５Ａは、プロセスガス圧力を８００ｍＴｏｒｒから２００ｍＴｏｒｒに減少させることにより、プラズマ中の中性Ｎ２ ＊ラジカルの量が減少することを示している。
図５Ｂは、プラズマ中のイオン性Ｎ２ ＋ラジカルからの発光に関連する約４２７．２ｎｍの波長に最大強度を有するＯＥ特徴５３０を示している。曲線５５０は、８００ｍＴｏｒｒのガス圧力について測定されたＮ２ ＋強度を示す一方、曲線５４０は、２００ｍＴｏｒｒのプロセスガス圧力について測定されたＮ２ ＋強度を示している。他のプラズマパラメータについては図５Ａにおけるものと同じである。図５Ｂは、プロセスガス圧力の減少により、プラズマ中のイオン性Ｎ２ ＋ラジカルの量が増加することを示している。
要約すると、図５Ａ及び５Ｂは、窒素含有プラズマ中の中性Ｎ＊ラジカルに対するイオン性Ｎ２ ＋ラジカルの相対的量は、プロセスガス圧力を変えることにより広い範囲に亘って制御されることが可能であることを示している。特に、低プロセスガス圧力は、中性Ｎ＊ラジカルの量に対してイオン性Ｎ２ ＋ラジカルの増加した量を有する窒素含有プラズマの生成を可能にする。
図６Ａは、本発明の実施形態にしたがった層の深さの関数として及びプラズマ条件の関数として、ゲート誘電体積層体における窒素濃度プロファイルを示している。基板において堆積された約３ｎｍの膜厚のＨｆＳｉＯｘの高誘電率層を有するゲート誘電体積層体は、Ｎ２及びＡｒを有するプロセスガスから生成された窒素含有プラズマに曝されたものである。Ｓｉ−Ｎ割合は、窒化界面層の相対的量を表している。Ｓｉ−Ｎ割合は、飛行時間型二次電子質量分析法（ＴｏＦ−ＳＩＭＳ）及びスパッタデプスプロファイリング法により測定された。曲線６１０、６２０、６３０及び６４０は、異なるプラズマ条件についてのプラズマ特性改善ゲート誘電体積層体におけるＳｉ−Ｎの割合を示している。プラズマ中の中性窒素ラジカルに対するイオン性窒素ラジカルの比（Ｒ）は曲線６１０から曲線６４０まで減少する。
図６Ａは、プラズマ中のイオン性窒素ラジカルの量が多い（即ち、Ｒ６１０）と、ゲート誘電体積層体への窒素の取り込みがより多く且つ窒化界面層の形成がより薄くなることを示している。最大窒素含有量の位置（深さ）は、曲線６１０、６２０及び６３０それぞれについての最大強度に対応するマーカー６１２、６２２及び６４２で示されているように、プラズマ中のイオン性ラジカルの量の増加に伴って減少することが理解できる。
図６Ｂは、本発明の実施形態にしたがった層の深さの関数として及びプラズマ暴露の関数としてのゲート誘電体積層体における窒素含有量を示している。ゲート誘電体積層体における窒素含有量は、プラズマ暴露時間の増加に伴って増加することが理解できる。
図７は、本発明の実施形態にしたがったゲート誘電体積層体を特性改善するためのフローチャートである。その方法においては、基板における界面層の成長を最小化しつつ、ゲート誘電体積層体を特性改善する且つ高誘電率層を特性改善するようにプラズマ処理を用いている。処理７００は、参照番号７１０から開始する。参照番号７２０において、基板において高誘電率層を有するゲート誘電体積層体が備えられる。本発明の一実施形態においては、基板は、基板と高誘電率層との間に位置している界面層を有することが可能である。参照番号７３０においては、プラズマが、希ガス及び酸素含有ガス、又は希ガス及び窒素含有ガスを有するプロセスガスから生成され、プロセスガス圧力は、プラズマ中のイオン性ラジカルの量に対して中性ラジカルの量を制御するように選択される。
本発明の一実施形態においては、プラズマは、希ガス及び酸素含有ガスを有するプロセスガスから参照番号７３０において生成され、高プロセスガス圧力は、プラズマにおいてイオン性酸素ラジカルの量に対して中性酸素ラジカルの量を増加させるように選択される。高圧力酸素含有プラズマは、高誘電率層における欠陥を低減することによりその高誘電率層の誘電率を増加させる、その層において酸素を取り込む及びその層から炭素不純物を除去することにより、ゲート誘電体積層体を特性改善することができる。
本発明の他の実施形態においては、プラズマは、参照番号７３０において、希ガス及び窒素含有ガスを有するプロセスガスから生成され、低プロセスガス圧力は、プラズマにおいて中性窒素ラジカルの量に対してイオン性窒素ラジカルの量を増加させるように選択される。低圧力窒素含有プラズマは、ゲート誘電体積層体の窒素含有量を増加させ、薄い窒化界面層を形成することができる。
参照番号７４０においては、その積層体は、高圧力酸素含有プラズマ及び低圧力窒素含有プラズマにその積層体を曝すことにより特性改善される。プラズマ暴露が、積層体を特性改善する所望量の時間の間、実行されたとき、その処理は参照番号７５０で終了する。
本発明の他の実施形態においては、ゲート誘電体積層体は高圧力酸素含有プラズマに曝すことにより特性改善されることが可能であり、そのプラズマは、プラズマ中のイオン化酸素ラジカルの量に対して中性酸素ラジカルの増加した量を有し、そして続いて、結果的に得られる積層体は、低圧力窒素含有プラズマに曝されることにより更に特性改善されることが可能であり、そのプラズマは、プラズマにおいて中性窒素ラジカルの量に対してイオン性窒素ラジカルの増加した量を有する。換言すれば、参照番号７３０及び７４０は、第１に、高圧力酸素含有プラズマを用いて実施され、次いで、第２に、参照番号７３０及び７４０は、図７における破線により示しているように、低圧力窒素含有プラズマを用いて実施され、次いで、その処理は参照番号７５０で終了する。
本発明の他の実施形態においては、ゲート誘電体積層体は低圧力窒素含有プラズマに曝すことにより特性改善されることが可能であり、そのプラズマは、プラズマ中の中性窒素ラジカルの量に対してイオン性窒素ラジカルの増加した量を有し、そして続いて、結果的に得られる積層体は、高圧力酸素含有プラズマに曝されることにより更に特性改善されることが可能であり、そのプラズマは、プラズマにおいてイオン性酸素ラジカルの量に対して中性酸素ラジカルの増加した量を有する。換言すれば、参照番号７３０及び７４０は、第１に、低圧力窒素含有プラズマを用いて実施され、次いで、第２に、参照番号７３０及び７４０は、図７における破線により示しているように、高圧力酸素含有プラズマを用いて実施され、次いで、その処理は参照番号７５０で終了する。
当業者が容易に理解できるであろうように、高圧力酸素含有プラズマ処理及び低圧力窒素含有プラズマ処理は、上記のように、クラスタツールの同じプラズマ処理システムにおいて連続的に実施されることができ、又は、代替として、それらの処理は、同じクラスタツールの異なるプラズマ処理システムにおいて実施されることが可能である。クラスタツールは、クラスタツールにおいて基板を移動させるための基板移動システムと、クラスタツールの構成要素を制御するための制御器とを更に有することが可能である。
本発明においては、本発明を実行する場合に用いることが可能である種々の修正及び変形が存在することが理解される必要がある。それ故、同時提出の特許請求の範囲における範囲内で、本発明は、上記の具体的に説明したもの以外にも実行することが可能であることが理解される必要がある。
本発明の実施形態にしたがった高誘電率層を有するゲート誘電体積層体を示す図である。 本発明の実施形態にしたがった高誘電率層及び界面層を有するゲート誘電体積層体を示す図である。 本発明の実施形態にしたがったゲート誘電体積層体を特性改善するためのプラズマ処理システムの模式図である。 本発明の実施形態にしたがったゲート誘電体積層体を特性改善するためのプラズマ処理システムの模式図である。 本発明の実施形態にしたがったゲート誘電体積層体を特性改善するためのプラズマ処理システムの模式図である。 本発明の実施形態にしたがったゲート誘電体積層体を特性改善するためのプラズマ処理システムの模式図である。 本発明の実施形態にしたがったゲート誘電体積層体を特性改善するためのプラズマ処理システムの模式図である。 本発明の実施形態にしたがったゲート誘電体積層体を特性改善するためのプラズマ処理システムの模式図である。 本発明の実施形態にしたがった酸素含有プラズマについての波長の関数としての発光（ＯＥ）強度を示す図である。 本発明の実施形態にしたがった酸素含有プラズマについての波長の関数としての発光（ＯＥ）強度を示す図である。 本発明の実施形態にしたがったプラズマ特性改善ゲート誘電体積層体についての電気的特性を示す図である。 本発明の実施形態にしたがったプラズマ特性改善ゲート誘電体積層体についての電気的特性を示す図である。 本発明の実施形態にしたがった窒素含有プラズマについての波長の関数としてのＯＥ強度を示す図である。 本発明の実施形態にしたがった窒素含有プラズマについての波長の関数としてのＯＥ強度を示す図である。 本発明の実施形態にしたがった層の深さの関数としての及びプラズマ条件の関数としてのゲート誘電体積層体における窒素濃度プロファイルを示す図である。 本発明の実施形態にしたがった層の深さの関数としての及びプラズマ暴露時間の関数としてのゲート誘電体積層体における窒素濃度プロファイルを示す図である。 本発明の実施形態にしたがってゲート誘電体積層体を特性改善するためのフローチャートである。

Claims (23)

  1. ゲート誘電体積層体を特性改善するための方法であって：
    基板において形成される高誘電率層を有する前記ゲート誘電体積層体を備える段階；
    第１希ガス及び酸素含有ガスを有する第１プロセスガスから中性酸素ラジカルの量及びイオン性酸素ラジカルの量を有する第１プラズマを生成し、前記第１プラズマにおいて前記のイオン性酸素ラジカルの量に対して前記の中性酸素ラジカルの量を増加させるように有効な前記第１プロセスガスについての圧力を選択する段階；
    前記ゲート誘電体積層体を前記第１プラズマに曝すことにより前記ゲート誘電体積層体を特性改善する段階；
    第２希ガス及び窒素含有ガスを有する第２プロセスガスからイオン性窒素ラジカルの量及び中性窒素ラジカルの量を有する第２プラズマを生成し、前記第２プラズマにおいて前記の中性窒素ラジカルの量に対して前記のイオン性窒素ラジカルの量を増加させるように有効な前記第２プロセスガスについての圧力を選択する段階；並びに
    前記第１プラズマを用いずに、前記第２プラズマに前記特性改善されたゲート誘電体積層体を曝す段階；
    を有する方法。
  2. ゲート誘電体積層体を特性改善するための方法であって：
    基板において形成される高誘電率層を有する前記ゲート誘電体積層体を備える段階；
    第１希ガス及び窒素含有ガスを有する第１プロセスガスからイオン性窒素ラジカルの量及び中性窒素ラジカルの量を有する第１プラズマを生成し、前記第１プラズマにおいて前記の中性窒素ラジカルの量に対して前記のイオン性窒素ラジカルの量を増加させるように有効な前記第１プロセスガスについての圧力を選択する段階；
    前記ゲート誘電体積層体を前記第１プラズマに曝すことにより前記ゲート誘電体積層体を特性改善する段階；
    第２希ガス及び酸素含有ガスを有する第２プロセスガスから中性酸素ラジカルの量及びイオン性酸素ラジカルの量を有する第２プラズマを生成し、前記第２プラズマにおいて前記のイオン性酸素ラジカルの量に対して前記の中性酸素ラジカルの量を増加させるように有効な前記第２プロセスガスについての圧力を選択する段階；並びに
    前記第１プラズマを用いずに、前記第２プラズマに前記特性改善されたゲート誘電体積層体を曝す段階；
    を有する方法。
  3. 請求項１又は２に記載の方法であって、前記基板は、Ｓｉ基板、Ｇｅ含有Ｓｉ基板、Ｇｅ基板又は化合物半導体基板を有する、方法。
  4. 請求項１又は２に記載の方法であって、前記高誘電率層は、Ｔａ２Ｏ５、ＴｉＯ２、ＺｒＯ２、Ａｌ２Ｏ３、Ｙ２Ｏ３、ＨｆＳｉＯｘ、ＨｆＯ２、ＺｒＳｉＯｘ、ＴａＳｉＯｘ、ＳｒＯｘ、ＳｒＳｉＯｘ、ＬａＯｘ、ＬａＳｉＯｘ、ＹＯｘ、ＹＳｉＯｘ若しくは前記Ｔａ２Ｏ５、ＴｉＯ２、ＺｒＯ２、Ａｌ２Ｏ３、Ｙ２Ｏ３、ＨｆＳｉＯｘ、ＨｆＯ２、ＺｒＳｉＯｘ、ＴａＳｉＯｘ、ＳｒＯｘ、ＳｒＳｉＯｘ、ＬａＯｘ、ＬａＳｉＯｘ、ＹＯｘ、ＹＳｉＯｘの２つ又はそれ以上の組み合わせを有する、方法。
  5. 請求項１又は２に記載の方法であって、前記酸素含有ガスは、Ｏ２、Ｏ３、Ｈ２Ｏ、Ｈ２Ｏ２若しくは前記Ｏ２、Ｏ３、Ｈ２Ｏ、Ｈ２Ｏ２の２つ又はそれ以上の組み合わせを有する、方法。
  6. 請求項１に記載の方法であって、前記第１プロセスガスの圧力は０．５Ｔｏｒｒ乃至５Ｔｏｒｒの範囲内にある、方法。
  7. 請求項１に記載の方法であって、前記酸素含有ガスに対する前記第１希ガスの比は５乃至２０の範囲内にある、方法。
  8. 請求項１に記載の方法であって、前記第１プロセスガスはＡｒ及びＯ２を有し、Ａｒ／Ｏ２の比は５乃至２０の範囲内にある、方法。
  9. 請求項１又は２に記載の方法であって、前記特性改善する段階において、１５０℃乃至４５０℃の範囲内の温度に前記基板を保つ段階を更に有する、方法。
  10. 請求項１に記載の方法であって、前記特性改善する段階は、５秒乃至６０秒の範囲内の時間期間の間に前記第１プラズマに前記ゲート誘電体積層体を曝す段階を有する、方法。
  11. 請求項１に記載の方法であって、前記特性改善する段階は、前記高誘電率層の酸素含有量を増加させるために十分な時間の間、実行される、方法。
  12. 請求項１又は２に記載の方法であって、前記ゲート誘電体積層体は、前記高誘電率層と前記基板との間に界面層を更に有する、方法。
  13. 請求項１２に記載の方法であって、前記界面層は、酸化物層、窒化物層又は酸窒化物層を有する、方法。
  14. 請求項１又は２に記載の方法であって、前記窒素含有ガスは、Ｎ２、ＮＨ３又は前記Ｎ２、ＮＨ３の組み合わせを有する、方法。
  15. 請求項１又は２に記載の方法であって、前記第１希ガス及び前記第２希ガスは、Ｈｅ、Ａｒ、Ｎｅ、Ｋｒ、Ｘｅ若しくは前記Ｈｅ、Ａｒ、Ｎｅ、Ｋｒ、Ｘｅの２つ又はそれ以上の組み合わせを有する、方法。
  16. 請求項１に記載の方法であって、前記第２希ガスの圧力は１０ｍＴｏｒｒ乃至４００ｍＴｏｒｒの範囲内にある、方法。
  17. 請求項２に記載の方法であって、前記高誘電率層は金属酸化物層又は金属シリケート層を有する、方法。
  18. 請求項２に記載の方法であって、前記第１希ガスの圧力は１０ｍＴｏｒｒ乃至４００ｍＴｏｒｒの範囲内にある、方法。
  19. 請求項２に記載の方法であって、前記窒素含有ガスに対する前記第１希ガスの比は２０乃至５００の範囲内にある、方法。
  20. 請求項２に記載の方法であって、前記第１プロセスガスはＡｒ及びＮ２を有し、Ａｒ／Ｏ２の比は２０乃至５００の範囲内にある、方法。
  21. 請求項２に記載の方法であって、前記ゲート誘電体積層体は、６０秒乃至３００秒の範囲内の時間期間の間に前記第１プラズマに曝される、方法。
  22. 請求項２に記載の方法であって、前記特性改善する段階は、前記高誘電率層の前記窒素含有量を増加させるために十分な時間の間、実行される、方法。
  23. 請求項２に記載の方法であって、前記第２希ガスの圧力は０．５Ｔｏｒｒ乃至５Ｔｏｒｒの範囲内にある、方法。
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Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100956466B1 (ko) * 2004-03-03 2010-05-07 도쿄엘렉트론가부시키가이샤 플라즈마 처리 방법 및 컴퓨터 기억 매체
US20070049048A1 (en) * 2005-08-31 2007-03-01 Shahid Rauf Method and apparatus for improving nitrogen profile during plasma nitridation
EP2020911A4 (en) 2006-05-13 2011-07-27 Tensys Medical Inc CONTINUOUS POSITIONING DEVICE AND METHOD
US20090233429A1 (en) * 2006-05-17 2009-09-17 Dai Ishikawa Semiconductor device manufacturing method and substrate processing apparatus
WO2009048602A1 (en) 2007-10-12 2009-04-16 Tensys Medical, Inc. Apparatus and methods for non-invasively measuring a patient's arterial blood pressure
US7964515B2 (en) * 2007-12-21 2011-06-21 Tokyo Electron Limited Method of forming high-dielectric constant films for semiconductor devices
US20090233430A1 (en) * 2008-02-19 2009-09-17 Hitachi-Kokusai Electric In. Semiconductor device manufacturing method, semiconductor device manufacturing apparatus, and semiconductor device manufacturing system
US8193586B2 (en) 2008-08-25 2012-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Sealing structure for high-K metal gate
US20100044804A1 (en) * 2008-08-25 2010-02-25 Taiwan Semiconductor Manufacturing Company, Ltd. Novel high-k metal gate structure and method of making
US8252653B2 (en) 2008-10-21 2012-08-28 Applied Materials, Inc. Method of forming a non-volatile memory having a silicon nitride charge trap layer
US8198671B2 (en) * 2009-04-22 2012-06-12 Applied Materials, Inc. Modification of charge trap silicon nitride with oxygen plasma
US8962454B2 (en) * 2010-11-04 2015-02-24 Tokyo Electron Limited Method of depositing dielectric films using microwave plasma
KR101893471B1 (ko) * 2011-02-15 2018-08-30 어플라이드 머티어리얼스, 인코포레이티드 멀티존 플라즈마 생성을 위한 방법 및 장치
US9655530B2 (en) 2011-04-29 2017-05-23 Tensys Medical, Inc. Apparatus and methods for non-invasively measuring physiologic parameters of one or more subjects
KR101241049B1 (ko) 2011-08-01 2013-03-15 주식회사 플라즈마트 플라즈마 발생 장치 및 플라즈마 발생 방법
KR101246191B1 (ko) * 2011-10-13 2013-03-21 주식회사 윈텔 플라즈마 장치 및 기판 처리 장치
US8890264B2 (en) * 2012-09-26 2014-11-18 Intel Corporation Non-planar III-V field effect transistors with conformal metal gate electrode and nitrogen doping of gate dielectric interface
US9224644B2 (en) * 2012-12-26 2015-12-29 Intermolecular, Inc. Method to control depth profiles of dopants using a remote plasma source
US9343291B2 (en) * 2013-05-15 2016-05-17 Tokyo Electron Limited Method for forming an interfacial layer on a semiconductor using hydrogen plasma
US9331168B2 (en) 2014-01-17 2016-05-03 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacuturing method of the same
CN104821276B (zh) * 2014-01-30 2018-08-10 中芯国际集成电路制造(上海)有限公司 Mos晶体管的制作方法
US20170084464A1 (en) * 2015-09-18 2017-03-23 Tokyo Electron Limited Germanium-containing semiconductor device and method of forming
JP6671166B2 (ja) * 2015-12-15 2020-03-25 東京エレクトロン株式会社 絶縁膜積層体の製造方法
US11152214B2 (en) * 2016-04-20 2021-10-19 International Business Machines Corporation Structures and methods for equivalent oxide thickness scaling on silicon germanium channel or III-V channel of semiconductor device
TWI635539B (zh) * 2017-09-15 2018-09-11 金巨達國際股份有限公司 高介電常數介電層、其製造方法及執行該方法之多功能設備
KR102384865B1 (ko) 2018-01-31 2022-04-08 삼성전자주식회사 반도체 소자 제조 방법
CN108735607A (zh) * 2018-05-25 2018-11-02 中国科学院微电子研究所 基于微波等离子体氧化的凹槽mosfet器件的制造方法
US20210193468A1 (en) * 2019-05-03 2021-06-24 Applied Materials, Inc. Treatments To Improve Device Performance
US20210057215A1 (en) * 2019-05-03 2021-02-25 Applied Materials, Inc. Treatments to enhance material structures

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05221644A (ja) * 1992-02-13 1993-08-31 Matsushita Electric Ind Co Ltd 酸化タンタル薄膜の製造方法
JP3230901B2 (ja) * 1993-06-22 2001-11-19 株式会社東芝 半導体装置の製造方法及びその製造装置
JPH0964307A (ja) * 1995-08-29 1997-03-07 Hitachi Ltd 酸化物薄膜の熱処理方法
US6709715B1 (en) * 1999-06-17 2004-03-23 Applied Materials Inc. Plasma enhanced chemical vapor deposition of copolymer of parylene N and comonomers with various double bonds
KR100760078B1 (ko) * 2000-03-13 2007-09-18 다다히로 오미 산화막의 형성 방법, 질화막의 형성 방법, 산질화막의 형성 방법, 산화막의 스퍼터링 방법, 질화막의 스퍼터링 방법, 산질화막의 스퍼터링 방법, 게이트 절연막의 형성 방법
JP2004501857A (ja) * 2000-06-26 2004-01-22 ノース・キャロライナ・ステイト・ユニヴァーシティ マイクロエレクトロニクス、光学及び他の適用に使用するための新規な非晶質酸化物
US6677254B2 (en) 2001-07-23 2004-01-13 Applied Materials, Inc. Processes for making a barrier between a dielectric and a conductor and products produced therefrom
JP4643884B2 (ja) 2002-06-27 2011-03-02 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
KR100493022B1 (ko) * 2002-07-10 2005-06-07 삼성전자주식회사 Ｓｏｎｏｓ 구조를 갖는 불휘발성 메모리 소자의 제조 방법
US6730566B2 (en) * 2002-10-04 2004-05-04 Texas Instruments Incorporated Method for non-thermally nitrided gate formation for high voltage devices
JP2006505954A (ja) 2002-11-08 2006-02-16 アヴィザ テクノロジー インコーポレイテッド 高ｋ誘電体の窒化物形成
US6787440B2 (en) 2002-12-10 2004-09-07 Intel Corporation Method for making a semiconductor device having an ultra-thin high-k gate dielectric
JP2004228355A (ja) * 2003-01-23 2004-08-12 Seiko Epson Corp 絶縁膜基板の製造方法、絶縁膜基板の製造装置及び絶縁膜基板並びに電気光学装置の製造方法及び電気光学装置
JP2007516599A (ja) * 2003-08-04 2007-06-21 エーエスエム アメリカ インコーポレイテッド ゲルマニウム上の堆積前の表面調製
JP4280686B2 (ja) * 2004-06-30 2009-06-17 キヤノン株式会社 処理方法

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