TWI459471B

TWI459471B - 使用低能量電漿系統製造高介質常數電晶體閘極的方法與設備

Info

Publication number: TWI459471B
Application number: TW097107373A
Authority: TW
Inventors: Christopher Sean Olsen; Thai Cheng Chua; Steven Hung; Patricia M Liu; Tatsuya Sato; Alex M Paterson; Valentin Todorow; John P Holland
Original assignee: Applied Materials Inc
Priority date: 2007-03-08
Filing date: 2008-03-03
Publication date: 2014-11-01
Also published as: TW200845232A

Description

使用低能量電漿系統製造高介質常數電晶體閘極的方法與設備

本發明之實施例大致上是關於形成高k(介電常數)介電層的方法與設備。特別是，本發明之實施例是關於形成閘極介電層(gate dielectric layer)的方法。

積體電路是由數百萬個元件所組成，例如電晶體、電容器與電阻器。電晶體(例如場效電晶體)一般包括源極、汲極與閘極堆疊結構。閘極堆疊結構一般包括基材(例如矽基材)、閘極介電層、與閘極電極(例如多晶矽)於閘極介電層上。閘極介電層由介電材料組成，例如二氧化矽(SiO₂ )、或具有介電常數大於4.0的高k介電材料，如氮氧化矽(SiON)、氮化矽(SiN)、氧化鉿(HfO₂ )、矽酸鉿(HfSiO₂ )、氮氧化矽鉿(HfSiON)、氧化鋯(ZrO₂ )、矽酸鋯(ZrSiO₂ )、鈦酸鍶鋇(BaSrTiO₃ 或BST)、鈦鋯酸鉛(Pb(ZrTi)O₃ 或PZT)等。然應注意的是，膜堆疊結構可包含其他材料組成的膜層。

第1A圖繪示含有閘極介電層14之場效電晶體(FET)10的截面。如圖示，基材12上設有閘極介電層14與閘極電極16。側壁間隙壁18鄰接閘極介電層14與閘極電極16的垂直側壁。源極/汲極接面13形成在實質鄰接閘極電極16之相對垂直側壁的基材12中。

隨著積體電路尺寸和其上之電晶體尺寸縮小，提高電晶體速度所需的閘極驅動電流亦增加。驅動電流會隨著閘極電容增加而增加，而電容＝kA/d，其中k為閘極之介電常數，d為介電層厚度，A為元件面積。減小介電層厚度和提高閘極介電層的介電常數為增加閘極電容與驅動電流的方法。

SiO₂ 閘極介電層的厚度已試圖降至20埃()以下。然使用小於20的SiO₂ 閘極介電層已發現會對閘極的性能與耐久性造成不良效應。例如，摻雜硼之閘極電極的硼會穿過薄SiO₂ 閘極介電層而到達其下方的矽基材。並且薄介電層會增加閘極所消耗的功率，因而提高閘極漏電流(即穿遂電流；tunneling current)。薄SiO₂ 閘極介電層易受NMOS熱載子裂解的影響，其中穿越介電層的高能載子會傷害或破壞通道。薄SiO₂ 閘介電層還易受PMOS負偏壓溫度不穩定(NBTI)的影響，其中臨界電壓或驅動電流隨閘極操作漂移。

形成適用於金氧半場效電晶體(MOSFET)之閘極介電層的方法包括在含氮之電漿中氮化氧化矽薄膜。期以增加閘極氧化層之淨含氮量來提高介電常數乃基於數個理由。例如，氧化介電層塊體可在電漿氮化過程中稍微加入氮，藉以降低原始氧化層上的等效氧化層厚度(EOT)。因操作FET時的穿遂效應之故，相較於具相同EOT之未氮化的氧化介電層，其可減少閘極漏電流。同時，增加含氮量還可減少後續處理操作時若介電層厚度落在Fowler－Nordheim(F－N)穿遂電流的範圍導致F－N穿遂電流造成的破壞。增加閘極氧化層之淨含氮量的另一好處為，經氮化的閘介電層較能抵擋閘極蝕刻下切(undercut)的問題，進而減少閘極邊緣的缺陷及降低漏電流。

核發於西元2003年8月26日之美國專利證書號6,610,615且專利名稱為「用於降低閘極介電層漏電的電漿氮化製程(Plasma Nitridation For Reduced Leakage Gate Dielectric Layers)」之申請案中，McFadden等人比較了熱氮化製程與電漿氮化製程之氧化矽薄膜的氮分佈情形(參見第1B圖)。氮化之氧化層位於矽基材上。第1B圖更顯示出氮在氧化薄膜下方之結晶矽中的分佈情形。熱氮化製程所得的氮分佈曲線22顯示：在氧化層頂面之第一氮濃度、通常隨著深入氧化層而降低之氮濃度、在氧化層/矽層界面之界面累積氮濃度、最後通常隨著深入基材而逐漸降低之氮濃度梯度。反之，電漿氮化製程所得的氮分佈曲線24顯示：氮濃度從氧化層頂面、經氧化層/矽層界面至基材基本上是逐一降低。利用氮電漿進行離子轟擊不會產生熱氮化製程所形成的不當界面累積氮濃度。再者，電漿氮化製程中基材所有深度內的氮濃度皆比熱氮化製程低。

如前述，增加閘極電極/閘極氧化層界面之氮濃度的優點可減少摻質(例如硼)從多晶矽閘極電極向外擴散到閘極氧化層或穿過閘極氧化層。如此可減少例如因摻雜硼之多晶矽閘極電極中的硼擴散(in－diffused)而產生於閘極氧化層塊體的缺陷，進而改善元件的可靠度。降低閘極氧化層/矽通道界面之氮含量之另一優點係可減少固定電荷及降低界面形態密度。如此可改善通道移動性(mobility)與導通性(transconductance)。因此電漿氮化製程優於熱氮化製程。

隨著半導體元件越變越小，氮化之閘極氧化矽層的尺寸亦已達其可施行的極限。然而，進一步縮小氮化之閘極二氧化矽層的厚度時(自10起)，閘極漏電已增加到無法應用元件的程度。為滿足元件尺寸持續縮小的要求，需要新的閘極介電材料及/或製程。

以高k介電材料取代二氧化矽(SiO₂ )已面臨多項挑戰。例如，高k介電材料的沉積方法一般採用化學氣相沉積(CVD)或原子層沉積(ALD)，其易造成含碳之前驅材料與其他污染物混入沉積膜層。碳與其他污染物會惡化閘極介電層的介電性質。另外，CVD或ALD沉積之高k膜層與通道區域的界面性質不如二氧化矽層扎實。

因此，此技藝需要形成閘極介電層的方法與設備，所形成之閘極介電層具有較佳的介電性質與較小的EOT。

本發明大體上提供形成半導體元件的方法，包含：形成具預定厚度之介電層於基材表面；置入一含量之第一材料至介電層內，以形成貫穿至少部分所形成之介電層厚度的第一濃度梯度；置入一含量之二材料至介電層內，以形成貫穿至少部分所形成之介電層厚度的第二濃度梯度；以及沉積第三材料於介電層上。

本發明之實施例更提供形成半導體元件的方法，包括：形成具預定厚度之含矽介電層於基材表面上；形成具預定厚度之高k介電層於含矽介電層上；置入一含量之第一材料至高k介電層內，以形成貫穿至少部分所形成之高k介電層厚度的第一濃度梯度，其中第一材料係選自由鉿、鑭、鋁、鈦、鋯、鍶、鉛、釔及鋇所組成之群組；置入一含量之第二材料至介電層內，以形成貫穿至少部分所形成之高k介電層厚度的第二濃度梯度，其中第二材料係選自由鉿、鑭、鋁、鈦、鋯、鍶、鉛、釔及鋇所組成之群組；在高k介電層、第一材料及第二材料上沉積一閘極電極材料。

本發明大致上是提供用來於基材上形成高品質之閘極介電層的方法與設備。實施例包含一方法，其中採用金屬電漿處理製程而代替標準的氮化製程，以於基材上形成高介電常數層。實施例更包含用來”植入”較低能量之金屬離子的設備，以減少離子轟擊對閘極介電層(如二氧化矽層)的破壞及避免金屬原子與下面的矽結合。本發明之實施例可用於形成半導體元件，例如邏輯或記憶元件。

製造高介電常數之電晶體閘極的方法

現今的元件製程難以製造出具5－10之等效氧化層厚度(EOT)且具低漏電流的閘極介電層。目前用於65奈米至90奈米之電晶體節點中的10－16之EOT為採用電漿氮化製程。然而，當氮化之二氧化矽閘極介電層變得更薄時(例如10)，閘極漏電可能會增加到無法實際用於元件的程度。為解決較薄之介電層的閘極漏電問題，以下製程可利用形成例如含鉿(Hf)、鑭(La)、鋁(Al)、鈦(Ti)、鋯(Zr)、鍶(Sr)、鉛(Pb)、釔(Y)、或鋇(Ba)之高k介電氧化物或矽化物材料的沉積製程來替代電漿氮化製程。

本發明包含製造場效電晶體之閘極介電層的方法，用於閘極介電層為約5－10之等效(電性)氧化層厚度(EOT)的邏輯型式應用。本發明還包含製造場效電晶體之閘極介電層的方法，用於閘極介電層為約10－30之等效(電性)氧化層厚度(EOT)的記憶型式應用。此製程可用於製造積體半導體元件與電路。

形成閘極氧化層的方法與設備

為解決45奈米(nm)製程與較小MOS型元件所見之共通閘極性能的問題，已發展新穎的製程來減少及/或消除缺陷，例如費米能階釘扎(Fermi－level pinning)或臨界電壓釘扎。一般而言，製程包括形成高k介電層、接著終止沉積之高k材料的表面，以於閘極電極與高k介電材料間形成良好界面。本發明之實施例還提供群集式工具(cluster tool)，用於形成高k介電材料、終止高k介電材料的表面、進行一或多道後處理步驟、以及形成多晶矽及/或金屬閘極層。

第2A圖繪示本發明一實施例之處理程序251，包含一連串根據本發明之一實施例而用來製造場效電晶體之閘極介電層的步驟。處理程序251一般包括施行於基材的處理步驟，用以形成一MOS型元件實例的閘極結構。第3A－3F圖繪示的基材401區域上為利用第2A圖之處理程序251形成的閘極氧化層與閘極。第3A－3F圖並未按比例繪製且已簡化圖示。至少部分的處理程序251可利用整合之半導體基材處理系統(即群集式工具)的處理反應器(如第7圖所示)來進行。

處理程序251開始於步驟252且進行到步驟268。步驟252為提供矽(Si)基材401(例如200毫米之晶圓、300毫米之半導體晶圓)，其並暴露於清洗液中，以移除基材表面的原生氧化層401A(例如二氧化矽(SiO₂ ))(第3A圖)。在一實施例中，原生氧化層401A的移除是使用含氟化氫(HF)與去離子(DI)水的清洗液。在一實施例中，清洗液為保持在約20℃至約30℃下、含有按重量計約0.1－10%之HF的水溶液。在一實施例中，清洗液包含約0.5wt%之HF，且維持在約25℃。在步驟252中，基材401可浸入清洗液，然後以去離子水洗滌。步驟252可施行於單一基材處理室或多個批次型基材處理室，其在處理過程中可包括超音波能量的傳送。或者，步驟252可施行於整合處理系統600(第7圖)中的單一基材溼式清洗反應室。在另一實施例中，原生氧化層401A的移除可採用RCA清洗法。完成步驟252後，基材401放置到真空加載鎖定室或通入氮氣(N₂ )的環境。或者，步驟252可施行於整合處理系統600(第7圖) 中的單一基材溼式清洗反應室。

在步驟254中，熱氧化層(SiO₂ )402形成於已清洗的基材401表面401B(第3B圖)。熱氧化層402的厚度一般為約3埃至約35埃。以邏輯型式應用為例，熱氧化層402的厚度為約6埃至約15埃；以記憶型式應用為例，熱氧化層402的厚度為約15埃至約40埃。本發明之實施例還可應用於熱氧化層402的厚度大於35埃。熱氧化步驟254可形成二氧化矽(SiO₂ )次層(sub－layer)於矽介電層之界面上。步驟254可改善沉積之介電層(如第3D圖的高k介電層404)上之介電材料/矽界面的品質與可靠度，亦可增進電荷載子於表面401B下方之通道區域的移動性。步驟254可施行於快速熱處理(RTP)反應器，其位在整合處理系統600之基材處理室614A－614F的其中之一(第7圖)。一適合的RTP室為從美國加州聖克拉拉市之應用材料公司(Applied Materials,Inc.)取得之商品名稱為RADIANCE的RTP室。在一實施例中，6的二氧化矽(SiO₂ )層是利用18秒、750℃、2托耳(Torr)且氧氣(O₂ )流速為2 slm之製程而形成在基材401的表面401B。在此實施例中，氧氣是熱氧化層402形成時注入到處理室的反應氣體；在某些情況下，惰性載氣可加至處理室，以達預定室壓。或者在某些情況下，步驟254可使用反應氣體，例如一氧化氮(NO)、氧化亞氮(N₂ O)、或混合反應氣體，例如氫氣(H₂ )/氧氣(O₂ )、和氧化亞氮(N₂ O)/氫氣(H₂ )。

在步驟257中，熱氧化層402為暴露於含金屬離子的電漿，用以摻雜預定材料至熱氧化層中而形成高k介電層403。步驟257所形成之高k介電層403可為摻雜鉿(Hf)、鑭(La)或其他類似材料的二氧化矽層。在一實施例中，低能量沉積製程施行於類似參照第4A－4C圖與第4F圖說明於下的處理室。在一實施例中，輸送摻質材料至熱氧化層402是期望藉由使用輸送至處理區域522的RF能量來產生電漿，接著形成陰極偏壓至標靶(如第4A圖的元件符號505或第4B圖的元件符號571)上，以從其濺鍍出材料。在一態樣中，還期望將基材支撐件562加以RF偏壓、DC偏壓或接地，使濺鍍與離子化的材料植入熱氧化層402的預定深度內。在另一態樣中，還期望電氣”浮置(float)”基材支撐件562，且因產生自行偏壓之故，而使基材支撐件562相對電漿之間所產生的電壓為低電壓，以減少離子化材料撞擊熱氧化層402的能量。各種傳送低能量材料來摻雜熱氧化層402的方法將參照第4A－4F圖及第5A－5C圖說明於下。藉著小心控制室壓、RF功率、脈衝DC功率、施加於基材支撐件562的偏壓、及/或處理時間，則可控制摻雜量與濃度對應摻質材料於熱氧化層402內之深度的關係。在一實施例中，電漿可包含氬離子與金屬離子，如鉿、鑭、鋁、鈦、鋯、鍶、鉛、釔和鋇，也可包含一或多種選擇性惰性氣體。典型的惰性氣體可包括氖氣(Ne)、氦氣(He)、氪氣(Kr)、氙氣(Xe)、氮氣(N₂ )等。

在一實施例中，熱氧化層402摻有約5－30原子%的鉿(Hf)。一般期望降低熱氧化層402的摻質濃度，使濃度於熱氧化層402與矽通道表面(例如表面401B)間之界面或至少數埃前即降至近乎為零。在一實施例中，當使用感應耦合型式的處理室(第4A圖的元件符號500)時，其採用180秒與室壓為10毫托耳(mT)(例如主要是氬氣)之製程來將平均濃度為10原子%的鉿(Hf)置入熱氧化層402內，此製程施加－150 VDC至鉿標靶(元件符號505)，並使用5%之能率週期(duty cycle)和”浮置”之基座、以13.56 MHz之頻率與50瓦(W)之功率來輸送RF能量至線圈(元件符號509)。在另一實施例中，當使用類似第4G圖的製成配置時，其採用180秒與室壓為10毫托耳(例如主要是氬氣)之製程來將平均濃度為7原子%的鉿(Hf)置入熱氧化層402內，且製程施加平均約100瓦之RF功率(即約5%之能率週期與約2000瓦之最大RF功率)至含鉿之標靶505，且使用”浮置”之基座、以13.56 MHz之頻率來施加平均約100瓦之RF功率(即約5%之能率週期與約2000瓦之最大RF功率)至線圈509。在一實施例中，為避免進行步驟257時破壞了熱氧化層402，平均RF功率乃維持小於約1000瓦。在另一實施例中，進行步驟257時所用的平均RF功率為小於約200瓦。在又一實施例中，進行步驟257時所用的平均RF功率為小於約50瓦。在一實施例中，步驟257施行於低能量電漿處理室(如處理室500或處理室501)，其位在整合處理系統600之基材處理室614A－614F的其中之一(第7圖)。

在一實施例中，如第2A及3D圖所示，是進行步驟 256來採用金屬有機化學氣相沉積(MoCVD)製程、原子層沉積(ALD)製程或其他類似的沉積製程而沉積高k介電層404至基材401的表面401B，以代替進行步驟254與步驟257來從熱氧化層402形成高k介電層403。高k介電層404可包含氧化鋯(ZrO₂ )、氧化鉿(Hf_x O_y )、鋁酸鉿(HfAlO_x )、矽酸鉿氧化物(Hf_x Si_1－x O_y )、氧化鑭(La₂ O₃ )、及/或氧化鋁(Al₂ O₃ )，但不以此為限。步驟256可施行於原子層沉積系統，例如從應用材料公司取得之Centura ALD High－K系統。ALD型反應器亦可位在整合處理系統600之基材處理室614A－614F的其中之一(第7圖)。

在步驟259中，高k介電層403或高k介電層404的表面是利用電漿沉積製程來終止，以形成終止區域405。終止區域405的形成方法一般是沉積一材料層及/或摻雜高k介電層403或高k介電層404的區域。增加含有鈍態材料(如氧化鑭(La₂ O₃ )或氧化鋁(Al₂ O₃ ))的終止區域405認為將可使表面成鈍態及解決傳統ALD或MoCVD之高k層常見的費米能階釘扎定住或臨界電壓漂移問題。在一實施例中，高k介電層403或高k介電層404摻有約0.1－10原子%的鑭(La)及/或約0.1－10原子%的鋁(Al)。在另一實施例中，高k介電層403或高k介電層404摻有約0.25－5原子%的鑭(La)及/或約1－10原子%的鋁(Al)。期望降低高k介電層403或高k介電層404的摻質濃度，使濃度只擴展至高k介電層403或高k介電層404的數埃深度。在一實施例中，鑭(La)摻質使用下述第4A－4C圖之處理室來驅入高k介電層403內。在一實施例中，採用120秒與室壓為10毫托耳(例如主要是氬氣)之製程來將平均濃度為0.5原子%的鑭(La)驅入摻雜10原子%之鉿的高k介電層403內，且製程施加－100 VDC至鑭標靶(如第4A圖的元件符號505)並使用5%之能率週期和”浮置”之基座、以13.56 MHz之頻率與50瓦之功率來輸送RF能量至線圈(如第4A圖的元件符號509)。

在一實施例中，步驟259可施行於類似第4A－4C圖之處理室500或處理室501的處理室。在此結構中，終止區域405的形成方法是採用類似上述步驟257的低能量植入製程。在一態樣中，輸送摻質材料至高k介電層403的最上層區域是藉由使用輸送至處理區域522的RF能量來產生電漿，接著形成陰極偏壓至標靶505，以從其濺鍍出材料。基材支撐件562可加以RF偏壓、DC偏壓、接地、或浮置，使濺鍍與離子化的材料植入高k介電層403。各種傳送低能量材料來摻雜高k介電層403的方法將參照第4A－4F圖及第5A－5C圖說明於下。藉著小心控制室壓、RF功率、脈衝DC偏壓、施加於基材支撐件562的隨意偏壓、及/或處理時間，則可控制摻雜量與濃度對應摻質材料於高k介電層403內之深度的關係。在一實施例中，摻質為含鋁材料、含鑭材料、或其他類似材料。

在一實施例中，步驟259可施行於處理室500，其位在整合處理系統600之基材處理室614A－614F的其中之一(第7圖)。在一態樣中，用來進行步驟259的處理室500 不同於用來進行步驟257的處理室。在另一實施例中，從屬整合處理系統600的單一處理室500是用來進行步驟257與步驟259，但各步驟是使用不同的靶材，其置於處理室500的處理區域522中。

根據步驟259之另一實施例，終止區域405是利用濺鍍製程沉積至高k介電層403表面的附加材料層。在一態樣中，濺鍍製程施行於類似第4A－4C圖之處理室500或處理室501的處理室。在此結構中，終止區域405的形成是藉由使用輸送至處理區域522的RF能量來產生電漿，接著形成陰極偏壓至標靶505而從其濺鍍出材料，以沉積靶材至高k介電層403上。基材支撐件562可加以RF偏壓、接地、或電氣浮置，以控制將植入高k介電層403的濺鍍與離子化材料之能量及深度。在一實施例中，沉積層含有鋁(Al)、鑭(La)、或其他適合的材料。

在一實施例中，選擇性步驟260採用含氧之RF電漿來氧化暴露的材料並將其轉化成介電材料。在一實施例中，高k介電層403、高k介電層404、及/或終止區域405為暴露在含氧之電漿中，以形成氧化鋁或氧化鑭。在另一實施例中，含氮(N₂ )之電漿也可包含一或多種氧化氣體，例如氧氣(O₂ )、一氧化氮(NO)、氧化亞氮(N₂ O)。電漿還可包含一或多種選擇性惰性氣體，例如氬氣(Ar)和氦氣(He)。步驟260例如可施行於整合處理系統600(第7圖)的去耦合電漿氮化(DPN)電漿反應器。在一實施例中，熱氧化步驟代替電漿氧化步驟來氧化暴露的材料並將其轉化成介電材料。在一實施例中，電漿氧化步驟採用5%之能率週期與1000瓦之最大RF功率(即50瓦之平均功率)、以13.56 MHz之頻率施加30秒，並採用流速約100 sccm的氮氣與流速約100 sccm的氧氣與來氧化暴露的材料。

在另一實施例中，選擇性步驟262是用來代替步驟260。在步驟262中，高k介電層403或高k介電層404、和基材401以約600℃至約1100℃進行退火處理。以較低溫度來進行退火處理(例如退火溫度為約600℃至約800℃)有助於防止在沉積材料前產生結晶，例如含矽(Si)、氧(O₂ )或二者之鉿。步驟262可施行於適當的熱退火室，例如整合處理系統600的RADIANCE反應器或RTP XE^＋反應器、或單一基材或批次爐管。步驟262可形成矽酸化次層於高k介電層403或終止區域405中。在一實施例中，步驟262可至少採用約2－5000sccm的氧氣(O₂ )和約100－5000sccm的一氧化氮(NO)其中之一來進行、或選擇性混入氮氣(N₂ )，且維持基材表面溫度為約600℃至約1100℃、處理室壓力為約0.1－50托耳。此製程可進行約5－180秒。在一實施例中，步驟262為15秒、900℃、1托耳的製程，其採用流速約60 sccm的氧氣(O₂ )與流速約940 sccm的氮氣(N₂ )。在另一實施例中，氧氣(O₂ )供應量為約200 sccm(例如氧氣分壓為約200mT)、氮氣(N₂ )為約800 sccm，且在約1000℃下維持室壓為約1托耳、為期約15秒。在又一實施例中，NO為約500sccm，且在基材溫度為約1000℃下維持室壓為約0.5托耳、為期約15秒。

在一實施例中，步驟260或步驟262是在步驟256、步驟257或步驟259之後進行。根據程序251之一實施例，類似步驟260或步驟262的氧化步驟可在步驟257與步驟259之間進行，以於終止區域405沉積至高k介電層403上之前，再次氧化步驟257所沉積的摻質材料。

在步驟264中，終止區域405和高k介電層403或高k介電層404以氮電漿處理來增加這些區域的含氮量。此製程可使用DPN反應器且提供約10－2000 sccm的氮氣(N₂ )、約20－500℃的基座溫度、及約5－200毫托耳的反應室壓力。射頻(RF)電漿例如以13.56MHz或60MHz、和高達約3－5仟瓦(kW)的連續波(CW)或脈衝電漿電源來供應能量。產生脈衝時，最大RF功率、頻率與能率週期的範圍一般分別為約10－3000瓦、約10kHz與約2%－100%。此製程可進行約1秒至約180秒。在一實施例中，氮氣(N₂ )的供應量為約200 sccm，且約1000瓦的最大RF功率以約10kHz與施加於感應電漿源之約5%的能率週期、約25℃之溫度、和約10－80毫托耳之壓力等條件來產生脈衝、為期約15秒至約180秒。電漿可利用準遙(quasi－remote)電漿源、感應電漿源、輻射線帶槽天線(radial line slotted antenna；RLSA)源、或其他電漿源等產生。在另一實施例中，CW及/或脈衝微波電源可用來形成高含氮量的區域。

在步驟266中，基材401可經退火處理，以減少基材401上各層間的漏電流，並增進電荷載子於表面401B下方之通道區域的移動性及改善形成元件的可靠度。步驟266 有助於減少形成於基材401上之膜層的缺陷數量。在步驟266中，退火處理或鈍化(passivate)步驟264所形成之氮化層認為將有助於促進有效阻障層的形成，以阻擋硼從摻雜硼之多晶矽閘極電極擴散。步驟266可施行於適當的熱退火室，例如整合處理系統600的RADIANCE反應器或RTP XE^＋反應器、或單一基材或批次爐管。在一實施例中，步驟266的退火製程可至少採用流速為約2－5000 sccm的氧氣(O₂ )和流速為約100－5000 sccm的一氧化氮(NO)其中之一、或選擇性混入氮氣(N₂ )，且維持基材表面溫度為約800℃至約1100℃、處理室壓力為約0.1－50托耳。此製程可進行約5－180秒。在一實施例中，氧氣(O₂ )供應量為約500 sccm，且在約1000℃下維持室壓為約0.1托耳、為期約15秒。在一實施例中，步驟266使用類似上述步驟262的製程配方(process recipe)。

一旦完成步驟260、262、264、或266後，進行步驟268來沉積一或多層膜層至已形成之膜層上，以構成MOS元件的閘極區域或閘極電極。根據步驟268之一實施例，多晶矽層沉積到上述膜層上方的閘極區域中而提供閘極電極。在一實施例中，多晶矽層的沉積是採用傳統多晶矽沉積製程。在一實施例中，多晶矽沉積室(未繪示)為整合處理系統600的一部分。在一實施例中，多晶矽利用CVD或ALD反應器而沉積於程序251所形成之膜層上方，而此反應器例如從應用材料公司取得之Centura CVD反應器，其包含整合處理系統600之基材處理室614A－614F的其中之一(第7圖)。

根據步驟268之另一實施例，如第3F圖所示，閘極區域408包含多層導體層，如薄金屬層407與多晶矽層406。在一實施例中，閘極區域408包含薄金屬層407，其沉積於處理程序251所形成之膜層上，以提供載子濃度比傳統多晶矽閘極材料還高的閘極材料。薄金屬層407的厚度為約5－200，較佳為小於約30。在一實施例中，薄金屬層407包含金屬，例如鉭(Ta)、氮化鉭(TaN)、碳化鉭(TaC)、氮化碳鉭(TaCN)、鎢(W)、氮化鎢(WN)、氮化矽鉭(TaSiN)、鉿(Hf)、鋁(Al)、鉑(Pt)、釕(Ru)、鈷(Co)、鈦(Ti)、鎳(Ni)、氮化鋁鈦(TiAlN)、氮化釕(RuN)、氮化鉿(HfN)、矽化鎳(NiSi)、氮化鈦(TiN)、或其他適合的材料。薄金屬層407的形成較佳是採用處理室500(第4A圖)或處理室501(第4B－4C圖)，其從屬整合處理系統600(第7圖)。在此結構中，薄金屬層407是藉由沉積靶材至處理程序251所形成之膜層上而形成，其使用RF能量來產生電漿並偏壓標靶以從其濺鍍出金屬，接著選擇性偏壓基材支撐件562(第4A－4B圖)，使濺鍍與離子化的金屬材料沉積到先前形成之膜層上。使用RF能量來驅動濺鍍沉積製程正可允許少量的材料可靠地沉積於基材表面。相反地，由於使沉積速率降至一定低程度來形成薄金屬層所需施加之濺鍍(DC)電壓通常無法維持住濺鍍電漿，故傳統物理氣相沉積或濺鍍技術嚴格受限於其確實沉積少量材料的能力。在其他實施例中，薄金屬層407的形成方法可採用傳統CVD、 PECVD或ALD製程。

第2B圖繪示處理程序251的另一實施例。第2B圖的處理程序251同於第2A圖所述之步驟，除了二選擇性步驟258A及/或步驟258B的至少其中之一增加到步驟257或步驟256與步驟259之間。在一實施例中，電漿氮化步驟係加入處理程序251中，用以氮化步驟254、256或257之一所形成之高k介電層403或高k介電層404中的一或多種材料。在一實施例中，期望利用電漿氮化製程來形成含氮化鉿的膜層，以防止高k介電層403或高k介電層404中的鉿材料在後續退火步驟(如步驟258B、262或266)中結晶。在一實施例中，步驟258A是採用步驟264所述之製程。

在一實施例中，選擇性熱退火步驟(步驟258B)係加入處理程序251中，用以減少所形成之高k介電層403或高k介電層404中的缺陷與應力，進而改善形成元件的可靠度。在一實施例中，步驟258B是採用步驟262及/或步驟264所述之製程。在一實施例中，步驟258B是在上述步驟258A完成後進行。在一實施例中，步驟258B為15秒、900℃、1托耳之製程，其使用流速約60 sccm的氧氣(O₂ )與流速約940 sccm的氮氣(N₂ )。

第2C圖繪示處理程序251的又一實施例。第2C圖的處理程序251同於第2A圖所述之步驟，除了步驟253增加到步驟252與步驟254之間，且步驟256在完成步驟254後進行。在此實施例中，電漿氮化步驟(步驟253)加入處理程序251的移除原生氧化層步驟252之後，用以在進行步驟254或256之前先氮化基材表面。氮化之矽基材表面認為將有助於形成期望的氮氧化矽(SiON)層，其留在後續熱氧化步驟(步驟254)所形成之氧化矽層的表面或附近。在二氧化矽層的表面或附近形成SiON層有助於減少閘極電極材料(步驟268)在接續的製程步驟中擴散到閘極介電層。步驟256與步驟254於本實施例的順序係經改變，以於沉積高k介電層步驟256之前形成氮氧化矽(SiON)界面層，此將有助於改善高k介電層與元件通道區域的界面性質。步驟253可施行於從美國加州聖克拉拉市之應用材料公司取得的DPN反應器。在一實施例中，步驟253為10秒、70毫托耳之製程，其使用25瓦之平均RF功率(5%之能率週期與500瓦之最大RF功率)、200 sccm的氮氣(N₂ )氣流和約25℃之基材溫度。並且根據處理程序251之一實施例，步驟254係經修改以確保步驟253所得之經氮化的矽表面仍保留預定的性質。在此狀況下，還期望在進行步驟254時注入其他的反應氣體(例如氮氣(N₂ ))及氧氣至處理室中，以確保形成高品質的介電層。在一實施例中，氮氧化矽(SiON)層形成於表面401B的方法是採用30秒、1050℃、5托耳(即氧氣分壓為約15mT)之製程，其使用流速約15 sccm的氧氣(O₂ )與流速約5 slm的氮氣(N₂ )，接著流速調節為0.5 slm的氧氣(O₂ )與約4.5 slm的氮氣(N₂ )、為期15秒。

第2D圖繪示處理程序251的再一實施例。第2D圖的處理程序251同於第2A圖所述之步驟，除了二選擇性步驟255A或步驟255B增加到步驟254與步驟257之間。在一實施例中，選擇性電漿氮化步驟(步驟255A)加入步驟254與步驟257之間，用以氮化步驟254所形成之熱氧化層上表面而形成SiON層。SiON層可當作擴散阻障層，用來防止閘極電極材料擴散到閘極介電層。在一實施例中，步驟255A為30秒、10毫托耳之製程，其使用50瓦之平均RF功率(5%之能率週期與1000瓦之最大RF功率)、200 sccm的氮氣(N₂ )和約25℃之基材溫度。

參照第2D圖，在一實施例中，選擇性熱退火步驟(步驟255B)係加入處理程序251中，用以減少所形成之高k介電層403中的缺陷與應力，進而改善形成元件的可靠度。在一實施例中，退火處理步驟255B可至少採用流速約15 sccm的氧氣(O₂ )和約500 sccm的氮氣(N₂ )其中之一，且維持基材表面溫度為約1050℃、處理室壓力為約1－5托耳。在另一實施例中，步驟255B是採用步驟262及/或步驟266所述之製程。在一實施例中，步驟255B是在上述步驟255A完成後進行。

第2E圖繪示處理程序251的另一實施例。第2E圖的處理程序251同於第2A圖所述之步驟，除了移掉步驟254，且步驟252修改成濕式清洗步驟252A以形成含氧化矽之界面層。在此實施例中，新步驟252A利用濕式清洗製程來清洗且有意地形成氧化層於基材表面401B。新步驟252A可施行於從美國加州聖克拉拉市之應用材料公司取得的Emersion^TM 反應器。在一實施例中，步驟252A形成4－5埃的氧化層，方法包括將基材浸入稀釋氫氟酸(HF)浴中8分鐘，接著洗滌基材且將基材浸入維持於50℃之第一標準清洗(SC1)浴(例如小於5vol.%之氫氧化銨(NH₄ OH)/小於3vol.%之過氧化氫(H₂ O₂ )/衡量的去離子水)中6分鐘，然後在含有去離子水的兆音波啟動槽(即1500瓦)中洗滌基材一段時間。在另一實施例中，氧化層是由使用含臭氧(O₃ )之清洗液的濕式清洗製程所形成。

第2F圖繪示處理程序251的又一實施例。第2F圖的處理程序251同於第2A圖所述之步驟，除了步驟256是在步驟254完成後進行。在此實施例中，步驟256與步驟254的順序係經改變，以於沉積高k介電層步驟256之前形成二氧化矽(SiO₂ )薄層(如小於10)。在一實施例中，薄高k介電層404係利用ALD型式的沉積製程而沉積於步驟254中所生長的熱氧化層402上。此結構有用的原因在於，步驟254形成之二氧化矽薄層在介電層與元件通道區域之接面提供了良好的介電層/通道區域界面性質，同時提供了完成之堆疊結構的期望介電性質。

硬體設備的設計態樣

如上所述，形成高k介電層的方法係期望使用搭配上述步驟257與259的電漿製程。採用高電漿電位(例如數十伏特)的電漿處理製程可能會破壞薄閘極介電層，甚至會將轟擊之金屬原子結合至所形成之MOS元件下方的通道區域。破壞介電層(如二氧化矽層)或將金屬原子結合至下方區域係為不期望發生的，因其會降低元件性能及增加漏電流。下述之各種實施例可利用電漿處理製程來確實形成閘極介電層。可用來進行此種金屬電漿處理製程的設備實例將配合第4A－4C、4F圖說明於下。

感應耦合電漿處理室

第4A圖繪示電漿處理室500之一實施例的截面，其可用來進行上述步驟257及/或步驟259。在此結構配置下，處理室500為感應耦合電漿處理室，其可處理位於處理區域522的基材502，例如基材401(第3A圖)。在一實施例中，處理室500為修改之去耦合電漿氮化(DPN)室，其從美國加州聖克拉拉市之應用材料公司取得且使用感應耦合RF源。

處理室500一般包含感應RF源組件591、DC源組件592、標靶505、系統控制器602、處理室組件593、和基材支撐組件594。處理室組件593一般包含可在處理區域522構成真空的組件，使電漿製程在此進行。處理室組件593一般包含室底527、室壁528和室蓋529，係可密封地包圍處理區域522。處理區域522可利用真空幫浦510來排空到預定的真空壓力，幫浦510經由室底527及/或室壁528連接處理區域522。一般而言，室壁528與室底527可由金屬構成，例如鋁或其他適合的材料。在一實施例中，室壁528具有可拆除之腔室屏蔽(未繪示)，以避免來自標靶505之濺鍍材料落在室壁528上。

感應RF源組件591一般包含RF產生器508和RF匹配器508A，其連接至鄰近室蓋529的線圈509。在一實施例中，RF產生器508可以在約400kHz至約20MHz之頻率下而操作於約0－3000瓦。在一實施例中，RF產生器508的操作頻率為13.56MHz。室蓋529一般為介電組件(例如石英、陶瓷材料)，用以使感應RF源組件591之RF能量在處理區域522中形成電漿。在一實施例中，線圈509位於標靶505附近，如此在進行濺鍍時，產生於處理區域522的電漿將形成在標靶的活化表面附近。控制活化表面附近的電漿有助於控制低能量濺鍍沉積製程所濺鍍之標靶區域附近的電漿密度。因電漿由線圈509產生之故，此結構配置亦有利於減少不當的電漿轟擊超薄的閘極介電層。

在一實施例中，室蓋529修改成使真空密封之電氣餽通口(feed－through)504接觸位於處理區域522的標靶505。在此結構配置下，同軸電纜506為連接自真空密封之電氣餽通口504來輸送DC電源供應器507的能量，促使電漿產生的離子將標靶505材料濺鍍至基材502上。在一態樣中，配合第5A－5C圖說明於下的系統控制器602是用來同步化RF產生器508的輸出與輸送自DC源組件592的DC功率。在一實施例中，標靶505可由單一材料或合金組成，合金所含之元素選自由鉿(Hf)、鑭(La)、鋁(Al)、鈦(Ti)、鋯(Zr)、鍶(Sr)、鉛(Pb)、釔(Y)、或鋇(Ba)構成之群組。

在一態樣中，處理室組件593還包含氣體輸送系統550，用以輸送一或多種製程氣體至室底527、室壁528和室蓋529所構成的處理區域522中。處理區域522的壓力可由系統控制器602控制，其用來調整氣體輸送系統550所輸送的氣體之流量及真空幫浦510的抽吸速度，而幫浦510係由節流閥511調節。在一態樣中，處理過程之室壓為約5毫托耳至約100毫托耳。

基材支撐組件594一般包括含有基材支撐構件562A的基材支撐件562。基材支撐構件562A可為主動托住處理基材的傳統靜電吸座、或單純為基材支撐座。控溫器561一般用來加熱及/或冷卻基材支撐構件562A達預定溫度，而此預定溫度係藉由控溫器561利用傳統手段所設定，例如埋置阻抗加熱元件或耦接至熱交換器(未繪示)的流體冷卻通道。在一態樣中，控溫器561係適以操作與加熱放置於基材支撐構件562A上的基材502，使其溫度達到約20℃至約800℃。製程進行時，基材支撐件562可連接至RF產生器523，如此，RF偏壓可施加至部分的基材支撐件562，以將產生於處理區域522的電漿離子拖拽到基材502的表面。在一實施例中，基材支撐構件562A在進行電漿製程時為加以接地、DC偏壓或電氣浮置，以減少離子轟擊破壞基材502。

將RF產生器508之RF能量傳送到處理區域522將造成處理區域中的氣體原子離子化。電漿中離子化的氣體原子接著因DC源組件592施加至標靶505之陰極偏壓而吸引至標靶505，藉此材料可自標靶505濺鍍出來並落於基材502表面。為了降低感應RF源組件591輸送之RF能量與DC源組件592施加之DC偏壓相互干擾與作用，通常期望同步化輸送自DC源組件592與RF源組件591的能量脈衝，以使相互干擾最小化，且同時使得沉積速率、膜層均勻度和膜層品質最大化。藉由產生與維持低電子溫度和低離子能量電漿以產生感應RF源脈衝來激發電漿，可緩和高電漿電位破壞基材表面的相關問題。一般而言，脈衝式RF感應電漿產生的離子為低離子能量的離子(例如小於10電子伏特(eV))，因此不會破壞位在電漿內的基材。此更完整說明於美國專利證書號6,831,021、申請日為西元2003年6月12日的申請案，其一併附上供作參考。理論計算(參見第4D圖)暗指，大部分惰性氣體(如氬氣(Ar)、氖氣(Ne)、氦氣(He)、氪氣(Kr)或氙氣(Xe))的低離子能量將無法從脈衝式RF源得到足夠的能量來濺鍍出標靶原子，而其中標靶組成為鉿(Hf)、鑭(La)、或其他重金屬或介電材料。例如，以氬氣電漿為例，Hf與La標靶的濺鍍臨界能量分別為42.3eV與25.5eV，離子植入閘極氧化層的安全離子能量通常小於10eV。因此就RF感應電漿而言，夠低而可用來形成閘極介電層的離子能量並不足以用來從靶材濺鍍出期望的金屬離子。故需使用DC源組件592來施加DC偏壓至標靶，以進行濺鍍製程。脈衝沉積製程的各種態樣將配合第5A－5C圖說明於下。

電容耦合電漿處理室

第4B－4C圖繪示電漿處理室之另一實施例的截面，其可用來進行上述步驟257及/或步驟259。在此結構配置下，處理室501為電容耦合電漿處理室，其可處理位於處理區域522的基材502。處理室501一般包含超高頻(VHF)源組件595、標靶組件573、系統控制器602、處理室組件596、和基材支撐組件594。在此結構配置下，電容耦合電漿係利用連接至標靶571的VHF源組件595而形成在標靶571與處理室組件596之接地室壁528之間的處理區域522。處理室組件596一般包含上述第4A圖的所有組件，除了室蓋529由密接於室壁528的標靶組件573與電氣絕緣件572取代。處理室組件596的組件和基材支撐組件594同於或類似上述處理室500的組件，因此將使用同樣的元件符號且不再贅述。

參照第4B圖，在一實施例中，VHF源組件595包含RF源524和匹配器524A，用以透過標靶組件573的一或多個部件來傳送RF能量至處理區域522。標靶組件573一般包含背板組件570和標靶571。背板組件570可包含流體通道(未繪示)，以於製程進行時利用熱交換器(未繪示)輸送的流體冷卻標靶、以及包含磁控管組件(未繪示)，其係適以促進靶材充分利用並提升沉積均勻度。

處理室501運作時，VHF源組件595是用來偏壓標靶571，使標靶571的材料原子沉積於基材502表面。在一實施例中，VHF源組件595的RF源524是以約1－200MHz 之RF頻率與約0.01－5kW之功率且透過標靶組件573來傳送功率至處理區域522。在一實施例中，由於橫越電漿鞘(sheath)之壓降而導致電漿產生的離子濺鍍出標靶571表面的材料，因此VHF源組件595是用來在電容耦合標靶571上產生自行偏壓，以提供足夠的能量。因陽極與陰極(例如標靶571)的表面積不同，故利用VHF源偏壓的電容耦合電極或標靶571一般將達到自行偏壓電壓。標靶571於處理時達到的自行偏壓電壓可加以調整來最佳化標靶571的濺鍍速率。第4E圖為自行偏壓電壓(V_DC )對應頻率的關係圖。此圖一般顯示，當以越來越高的頻率偏壓時，頻率對電極之自行偏壓電壓的影響。將注意的是，自行偏壓電壓隨著頻率提高而降低，因此藉由提高VHF源組件595之頻率則可降低撞擊標靶的離子能量。例如，在壓力為50毫托耳且使用氬氣與300瓦之RF功率的狀況下，以頻率27MHz之RF訊號偏壓的標靶將具有約－200V的偏壓電壓，而以100MHz之RF訊號偏壓的標靶將只有約10V的電壓。在另一實施例中，使用約固定約400瓦的RF功率來改變RF頻率為約60－100MHz，可改變標靶上的DC偏壓為約－50V至約－20V。

以VHF範圍之RF頻率來傳送能量至標靶571，可改善步驟257及/或步驟259的製程結果，而使其優於在較低RF頻率下進行的製程結果，此乃因標靶上的DC偏壓變化變小，而DC偏壓為頻率變異與輸送至標靶571之RF功率變異的函數。減小DC偏壓的變異對進行低能量濺鍍製程而言是很重要的。因此，藉由控制RF能量之頻率與功率，例如以預定的能率週期(將說明於下)來輸送功率至標靶571，可正確且反覆控制標靶上的DC偏壓。精確控制DC偏壓可確保摻雜超薄閘極介電層的製程可正確且反覆進行。

參照第4D圖，在一實施例中，若濺鍍氣體主要為氬氣(Ar)且標靶由鑭(La)組成，則濺鍍標靶表面的鑭原子所需的能量至少為25.5eV。意即，形成於標靶上的自行偏壓電壓需要夠高才能產生約25.5eV的離子能量，以確保部分的鑭原子將從標靶表面濺鍍出來。因此，藉由控制輸送至標靶571的頻率與功率(例如瓦)，則可控制濺鍍速率、氣體原子的離子能量、濺鍍原子的離子能量、和沉積於基材上的原子能量。並且在製程進行時，可調整基材支撐件562上的偏壓，以進一步控制濺鍍原子沉積於閘極介電層或植入閘極介電層時的能量。

濺鍍製程一般在處理室501中進行的條件為：室壓為約1－100毫托耳、氬氣流速為約1－500 sccm、且加熱器溫度為約20℃至約800℃。較佳地，基材溫度為約200℃至約300℃。RF源524的激發頻率可調整成約1MHz至約200MHz，以得正確的自行偏壓DC電壓，使靶材濺鍍至電漿中及基材表面上。較佳地，RF源524的激發頻率可調整成約27MHz至約100MHz；更佳地，頻率可調整成約30MHz至約60MHz。在一實施例中，以鑭標靶為例，60MHz的頻率可用來供應所期望的濺鍍能量並維持低能量的電漿。在一實施例中，期望改變基材502表面與標靶571表面間的距離，以調整沉積於基材表面之濺鍍原子的均勻度和能量。在一態樣中，期望在沉積過程中改變基材502相對標靶571表面的間距，以調整濺鍍材料在閘極氧化層內的深度及/或沉積均勻度。

第4C圖繪示處理室501之第二實施例，其中第4B圖的VHF源組件595由含有二個RF源524、525的雙VHF源組件597取代，RF源524、525分別以不同的頻率及/或功率來傳送能量至處理室501的處理區域522，以於不同的製程時間提供不同的濺鍍性質。第4C圖的處理室501一般包含RF源524、第二RF源525、RF切換器526、和連接至標靶組件573的匹配器524A。在此結構配置下，從雙VHF源組件597傳送到標靶組件573的能量可藉由RF切換器526而於RF源524與第二RF源525之間切換。切換器526的狀態受控於系統控制器602。本實施例可用於需快速初始調變的靶材，以移除最初安裝時或長期閒置後可能形成在標靶表面的氧化物。切換至較低頻率源(例如約27MHz或以下)的功能可於標靶571上形成高的自行偏壓DC電壓，造成較快的標靶濺鍍速率。故在初始處理後，雙VHF源組件597的輸出可藉由切換至較高頻率源(例如60MHz)而改變，以減慢濺鍍速率及降低濺鍍原子的離子能量，進而減少電位破壞基材表面上的閘極介電層。在一實施例中，RF源524可以在約27MHz之頻率下傳送約0－2000瓦之功率的RF能量，而第二RF源525可以在約40－200MHz 之頻率下傳送約0－500瓦之功率的RF能量。

在一實施例中，DC源組件592為選擇性連接至標靶組件573，以於電漿處理步驟中輸送DC能量的一或多個脈衝。DC偏壓可疊加到VHF源組件(例如元件符號595與597)輸送的VHF訊號上。施加於標靶571的DC電壓可用來更直接地控制氣體原子在濺鍍過程中經離子化來撞擊標靶571的能量。

在一實施例中，如上述，在製程進行時，基材支撐件562可連接至RF產生器523，使RF或VHF偏壓施加至部分的基材支撐件562，以將電漿中的離子拖拽到基材502的表面。在一實施例中，基材支撐構件562A在進行電漿製程時為加以接地、DC偏壓或電氣浮置，以使得離子轟擊對基材502之破壞最小化。

脈衝式電漿處理製程

第5A－5C圖為各種脈衝式電漿製程的示意圖，其可於上述步驟257及/或步驟259中，來沉積第4A圖之標靶505或第4B及4C圖之標靶571所濺鍍的材料至基材502的表面。第5A－5C圖的脈衝式電漿製程一般為一連串的連續能量脈衝和DC能量脈衝，其中連續能量脈衝利用感應RF源組件591或VHF源組件(即VHF源組件595或雙VHF源組件597)輸送到處理區域522且為時間的函數，而DC能量脈衝從DC源組件592輸送到標靶。第5A圖繪示感應RF源組件591或VHF源組件輸送之RF能量531以及DC 源組件592輸送之DC電壓535以時間為函數所繪製之圖式。第5A圖繪示感應RF源組件591或VHF源組件595輸送之RF能量531與輸送至標靶之DC電壓535以時間為函數所繪製之圖式，以此方式繪示之一實施例的DC、及RF或VHF(此後稱之為RF/VHF)脈衝為同步化。在此實施例中，RF能量531與DC電壓535的脈衝為同步化，故其不是同時施加。DC脈衝532通常提供短暫的吸引力來吸引電漿中的RF/VHF激發離子，使離子具有足夠的能量而加速朝向標靶505，以將靶材濺鍍至電漿中。激發標靶表面的濺鍍材料在產生RF/VHF脈衝533期間進入處理區域522中的電漿，其在此可接著離子化。視基材支撐構件562A是否被RF/VHF偏壓、接地或浮置而定，離子化的濺鍍原子可利用基材表面附近產生之電漿鞘所設定的能量而輸送到基材表面。在大部分的情況下，當使用低能量偏壓來輸送DC電壓脈衝(或DC電流脈衝)以確保達到預定的離子密度與濺鍍速率時，期望可同步化RF/VHF脈衝533末端，以於處理室內產生足夠的電漿。

繼續參照第5A圖，一般特別期望使用感應耦合電漿室設計，以於RF/VHF脈衝533期間產生離子(RF/VHF脈衝533無足夠的能量來濺鍍出標靶原子)，如此濺鍍原子的能量更易由施加至標靶的DC偏壓控制。在部分實例下，期望使用RF/VHF脈衝來離子化濺鍍之標靶原子，以利用施加於放置基材之基座上的低電位偏壓而在低能量下使標靶原子加速及植入至基材表面。在一態樣中，施加至標靶的DC電壓脈衝(或DC電流脈衝)與脈衝之RF/VHF中斷循環(off－cycle)為同步化，使得電漿中的離子所產生之能量更易藉由施加DC能量來降低電漿能量的淨增加量所控制。DC脈衝之電壓的大小可於摻雜製程中提供足夠的能量給氬離子來濺鍍靶材至電漿。

應注意的是，系統控制器602可用來同步化RF/VHF脈衝533與DC脈衝532和能率週期，以達到期望的電漿密度、濺鍍沉積速率、和電漿離子能量。參照第5A圖，”啟動(on)”時間(t₁ )除以RF能量531之整體脈衝時間(t₃ )所代表的能率週期，可經最佳化以確保具預定平均密度的電漿係經控制。尚需注意的是，”啟動(on)”時間(t₄ )除以DC電壓535之整體脈衝時間(t₆ )所代表的能率週期，可經最佳化以確保達到預定的平均沉積速率。

參照第4B－4C與5A－5C圖，在一實施例中，VHF源組件595設為脈衝模式，其脈衝頻率為1Hz至50kHz且能率週期為0.1%－99%。在此實施例中，脈衝式VHF源是用來產生及維持形成於處理區域522的電漿，並降低平均電漿密度與離子能量。系統控制器602可用來調整能率週期、脈衝頻率、RF能量(即RF功率)大小、和RF能量之頻率，以控制電漿、離子與濺鍍材料的能量。在一實施例中，為傳送低能量濺鍍之材料至基材表面，系統控制器602可以約1%－50%之能率週期來輸送RF能量至線圈509(第4A圖)。或者在一實施例中，低能量濺鍍之材料可藉由以約1%－50%之能率週期來輸送RF能量至標靶571(第4B圖)而傳送至基材表面。在部分實例中，期望維持輸送至線圈509(第4A圖)或標靶571(第4B圖)的能率週期為約1%－10%，以將傳送至電漿離子的能量減至最低。

第5B圖繪示脈衝式電漿製程之另一實施例，其中DC脈衝532在感應RF源組件591或VHF源組件(即VHF源組件595或雙VHF源組件597)輸送之脈衝RF能量531的至少部分期間內輸送。在又一實施例中，如第5C圖所示，RF能量531於一段時間t₁ 內保持不變，當RF能源為”啟動(on)”時，脈衝之DC電壓535係輸送到標靶505。應注意的是，較佳係降低DC脈衝532期間RF能量531之大小，以減少輸送訊號之間任何可能的相互干擾。在一實施例中，期望使用RF產生器523(第4A圖)來偏壓基材支撐件562，以於不同RF/VHF電漿產生階段及/或脈衝之DC濺鍍時期中產生吸引離子至基材上的偏壓。

在另一實施例中，期望產生RF/VHF能量脈衝，如此電漿中產生的離子將無足夠的能量來濺鍍靶材。在此情況下，DC偏壓係施加至標靶以促進靶材之濺鍍。

在一實施例中，脈衝式RF/VHF訊號係施加至基材支撐件562，以產生及維持遍及基材表面之電漿。故在一實施例中，同步化的DC脈衝輸送到標靶571，同步化的VHF脈衝輸送到基材支撐件562，以將靶材濺鍍到電漿中而摻雜至閘極介電層內。

接地之準直儀(Collimator)的設計

第4F圖繪示電漿處理室500之另一實施例的截面，其可用來進行閘極介電層之金屬電漿處理，即進行低能量濺鍍製程以形成摻雜之閘極介電層。在此實施例中，接地之準直儀540裝設在基材502與標靶505之間來擷取帶電之金屬離子。加裝接地之準直儀540促進基本為中性之濺鍍原子抵達基材502，以於基材502的表面形成金屬薄層(可能如單一個單層般薄)。準直儀通常為含有多個孔洞540A的接地板或接線網，孔洞540A遍布整個接地板，使得中性原子(也許和一些離子)從標靶附近的處理區域傳遞至基材表面。因中性原子的能量通常只佔濺鍍標靶表面之原子所需能量的一小部分且中性原子不會影響電漿電位，故利用本方法來沉積此層至閘極介電層表面一般只會造成極微的離子轟擊破壞。金屬層接著可與後續形成之氧化層結合，進而形成高介電常數(高k)的介電層，且無金屬或氮離子植入及相關問題，如破壞矽層與金屬過度穿透基材下的矽層。熟習此技藝者將可理解，第4B及4C圖的處理室501亦可將接地之準直儀540設於標靶571與基材502表面間，以具同樣的功能而可於帶電粒子撞擊基材表面之前來擷取電漿中大量的帶電粒子，藉以減少對閘極介電層的破壞。

處理室的另一種設計

第4G圖繪示電漿處理室500之另一實施例的截面，其可用來進行閘極介電層之金屬電漿處理，即進行低能量濺鍍製程以形成摻雜之閘極介電層。根據處理室500之一實施例，感應RF源組件591的輸出係連接至標靶505，如此可利用線圈509與電容耦合標靶505而於處理區域522中產生電漿。在一實施例中，標靶505透過線圈508B而耦接至RF匹配器508A的輸出，且當產生器508經由RF匹配器508A輸送功率時，線圈508B為調整大小來達到共振的目的。參照第4A圖，標靶505所附加之RF偏壓可使線圈509產生並形成電漿，且輸送至標靶505之RF頻率與RF功率可控制DC偏壓及撞擊標靶505之離子能量。另外，採用可於預定能率週期產生脈衝的感應耦合電漿產生組件和電容耦合電漿產生組件，可更易控制施加於標靶的DC偏壓(即自行偏壓)、濺鍍速率、和濺鍍之離子能量。藉著小心控制室壓、RF頻率、RF功率、能率週期、施加於基材支撐件562的偏壓、及/或處理時間，則可控制濺鍍材料量與濃度對應濺鍍材料於介電層內之深度的關係。使用單一RF產生器508與RF匹配器508A還可降低反應室成本與系統複雜度。在一實施例中，DC源組件592耦接標靶505，如此在RF產生器508輸送RF脈衝的過程中或是各脈衝之間，DC脈衝可輸送至標靶505。

在另一實施例中，如第4H圖所示，期望具有個別的RF產生器565與RF匹配器565A來供給標靶505 RF能量，且線圈509個別地由RF產生器508與RF匹配器508A而被RF偏壓。在此結構配置下，可利用系統控制器602來個別控制新的RF匹配器565A和RF產生器565以及感應RF源組件591的組件。在一態樣中，DC源組件592亦耦接至標靶505，如此在感應RF源組件591之組件及/或RF產生器565輸送RF脈衝的過程中或是各RF脈衝間，DC脈衝可輸送至標靶505。

第4I圖繪示電容耦合型處理室501之另一實施例的剖面視圖，該處理室501可以用為閘極介電層之金屬電漿處理。在一實施例中，處理室501能夠進行低能量之濺鍍處理，例如參照步驟257、259所述者。在一實施例中，處理步驟257、259係在位於處理室501中的基材502上進行，該處理室501利用磁控管組件580來協助進一步控制及增進在處理區域522中產生的電漿，且因而控制及增進低能量濺鍍製程。在此配置中，處理室501可含有電源供應器(例如：VHF源組件595、DC電源供應器507)、標靶組件573、系統控制器602、處理室組件596、磁控管組件580以及基材支撐組件594。磁控管組件580一般包含磁控管581及磁控管致動器582，磁控管致動器582係適以使磁控管581在處理過程中相對於標靶組件573移動及/或定位。磁控管581通常具有至少一磁鐵583(第4I圖中示出3個)，各個磁鐵583具有一對相對磁極(即，N極及S極)，且該些磁極會產生通過標靶組件573及處理區域522的一磁場(B場；B－field)。一般來說，磁鐵583為永久磁鐵(例如：釹、釤鈷或鋁鎳鈷合金磁鐵【Alnico】)或電磁鐵。磁控管581及磁控管致動器582係用以增進低能量濺鍍製程中之電漿均一性或標靶材料的利用。在一實施態樣中，DC 源組件592及VHF源組件595皆耦接至標靶組件573，藉此，DC功率、RF功率及/或DC與RF之脈衝可視期望而傳送至標靶組件573。在一實施例中，氣體輸送系統550係適以在低能量濺鍍製程中輸送反應氣體，以在閘極介電層中形成具有期望之介電特性的材料。在一實施態樣中，反應氣體可為例如氧氣(O₂ )、氮氣(N₂ )或其混合物之氣體。

在另一實施例中，氣體輸送系統550係適以輸送反應氣體以在基材401表面401B上沉積高k介電層404。在一實施態樣中，反應氣體可為例如氧氣(O₂ )、氮氣(N₂ )或其混合物之氣體。可使用PVD型製程而形成之閘極介電層的實例包括但不限於為氧化鉿(HfO₂ )、矽酸鉿(HfSiO₂ )、鋁酸鉿(HfAlO_x )、氮氧化矽鉿(HfSiON)、氧化鋯(ZrO₂ )、矽酸鋯(ZrSiO₂ )、鈦酸鍶鋇(BaSrTiO₃ 或BST)、鈦鋯酸鉛(Pb(ZrTi)O₃ 或PZT)等。

電漿併入製程

在本發明之一實施態樣中，終止區域405(第3E圖)之特性可經最佳化，藉此，臨界電壓(V_t )、介電常數、能隙及/或導電帶能隙差(CBO)可針對即將形成之半導體元件的類型而最佳化。使用此種技術所形成之典型半導體元件可包括但不限於為n－MOS或p－MOS型元件。在一實施例中，介電層內的摻雜原子之濃度及/或深度可經修改以達到一或多個期望之元件特性，例如：臨界電壓(V_t )、能隙及介電常數。舉例來說，係期望以一材料(即，閘極介電摻質材料)來摻雜終止區域405，例如鋁(Al)、鈦(Ti)、鋯(Zr)、鉿(Hf)、鑭(La)、鍶(Sr)、鉛(Pb)、釔(Y)及鋇(Ba)，該些材料可進一步被修飾以形成高k介電層403或高k介電層404中之介電材料。舉例來說，表1係包含有如上述之可加入在處理程序251中所形成之閘極介電層中的可能介電材料之材料特性的列表。

在處理程序251之一實施例中，步驟259係經修改而可調整存在於高k介電層403或高k介電層404中的材料之濃度分佈，藉以達到形成在終止區域405與閘極區域408(第3F圖)之間的接面之期望電學特性。MOS型元件中所形成之接面的重要電學特性為臨界電壓(V_t )，此臨界電壓為允許導電通過MOS元件之源極及汲極區之間所形成的通道區域所需要的電壓量測值。一般來說，通常係期望將32 nm~90 nm世代的MOS型元件之臨界電壓的絕對值維持在約0.2~0.5伏特。在另一實施例中，係期望以二或多種摻雜物質來摻雜至終止區域405以形成閘極介電層，且該閘極介電層具有改良之元件特性及相較於其他介電材料之較佳特性。

第4J圖係繪示在終止區域405形成步驟(步驟259)之過程中的高k介電層403或高k介電層404之側剖面視圖，在該步驟中，閘極介電摻質材料(見元件符號A)係轟擊閘極介電層以形成具有期望特性之半導體元件。高k介電層則可遵循第2A~2F圖中所示步驟之一者而形成。第4K圖係繪示所沉積之材料的濃度以深度為函數之一實例(例如曲線C₁ )，而此深度係由高k介電層之表面420沿著路徑421進入基材401。如上所述，一般係期望即使在接續之熱處理步驟(例如步驟260~266)之後，能夠確保維持高k介電層中的摻質材料濃度，則可確保摻質材料不會聚集在界面或表面401B，而影響所形成之元件的電學特性。存在於介電層－基材界面(元件符號401B)之摻質材料通常會導致V_t 偏移以及載子遷移率降低。接續之熱處理步驟(可包括步驟260~266之一或多者)係一般用於將終止區域405內的材料轉變為具有期望之高k特性的介電材料。在一實施態樣中，於基材上進行後電漿處理退火，以修複斷鍵並增進穩定性且改善界面。舉例來說，一般之退火處理的進行係藉由提供氧氣(O₂ )直到腔室之處理區域中的氧氣分壓介於1毫托耳~約10毫托耳，並同時維持基材的溫度為約1000℃，且總腔室壓力介於約1毫托耳~約1托耳，並持續約1秒~約60秒。

第4K圖亦概要繪示一實施例，在該實施例中，使用步驟257所討論之低能量濺鍍製程而置入熱氧化層402的第一材料之溫度分佈(見曲線C₀ )係延伸至在所形成之高k介電層中的一深度，且此深度大於在步驟259中沉積於終止區域405的第二材料之深度。在部分實例中，藉由選擇期望且不與基材材料反應(例如形成矽化物)之第一材料(例如：鉿)，則到達介電層－基材界面之摻質材料不會成為問題所在。如第4K圖所示，在一實例中，係期望選擇一第一材料，其在一般處理溫度下不會與基材材料反應，且接著調整第一材料之沉積製程(例如步驟257)，藉此，第一材料的濃度(見曲線C₀ )在閘極介電層中形成所期望之分佈狀態，或是可能均一之分佈狀態。接著，選擇一第二材料，其與沉積在閘極介電層(例如閘極區域408)上之層形成良好界面，並且調整沉積製程(步驟259)以實現一較淺濃度分佈(見曲線C₁ )，此乃藉由調整腔室製程變數以使其符合第二材料之特性(例如質量)，藉以達成介電層中之期望濃度分佈。在一實例中，於第二材料(例如鈦、鋁及鋯)在一般處理溫度下與基材材料反應，且第一材料(例如鉿)在這些溫度下不大可能與基材材料(例如矽；Si)反應之情形下，係期望調整沉積製程而使第一材料(見曲線C₀ )相較於第二材料(見曲線C₁ )而在閘極介電層內分佈得更為均一。在此實例中，第一材料在閘極介電層中的平均濃度(例如C₀ 之平均值)相較於第二材料的平均濃度(例如C₁ 之平均值)還來得大(參見第4K圖)。

第4L圖係繪示二氧化矽層(例如熱氧化層402)及高k介電層404(見第2F圖)之側剖視圖，其中高k介電層404在步驟259中被閘極介電摻質材料(見元件符號A)所轟擊，藉此，可形成具有期望特性之終止區域405。在一實施態樣中，高k介電層404可以為氧化鉿(HfO₂ )、矽酸鉿(Hf_x Si_y O_z )、鋁酸鉿(HfAlO_x )或氧化鑭鉿(HfLaO_x )，其係藉由ALD、MoCVD或低能量反應性製程(例如第4A~4C及4I圖)所形成。第4M圖繪示閘極介電摻質材料的濃度以深度為函數之實例(例如曲線C₁ )，而此深度係由高k介電層之表面420沿著路徑421進入基材401。在此配置中，一般係期望即使在接續之熱處理步驟(例如步驟260~266)之後，能夠確保存在於高k介電層中的摻質材料濃度，則可確保沉積材料不會聚集在表面401B，而影響所形成之元件的電學特性。

第4N圖繪示高k介電層403及/或高k介電層404之側剖面視圖，其中高k介電層403及/或高k介電層404在步驟259之過程中係暴露於二閘極介電摻質材料(見元件符號A及B)的受控之連續沉積或同步沉積，以形成具有期望特性之終止區域405。應注意的是，第4N圖僅繪示二閘極介電摻質材料係連續或同步地被沉積，但此並未用以限制本發明之範疇，因為可能需要多種不同的閘極介電摻質材料來達到具有期望電學特性之期望閘極電極。第4O 圖繪示沉積材料之濃度以深度為函數之實例(即，摻質A為曲線C₁ ，摻質B為曲線C₂ )，而此深度係由高k介電層之表面420沿著路徑421進入基材401。在一實例中，係期望連續將鈦及鋁沉積至高k介電層403及/或高k介電層404中，以形成終止區域405。在此實例中，藉由各種接續熱處理(步驟260~266)而接續形成二氧化鈦(TiO₂ )、氧化鋁(Al₂ O₃ )、矽酸鈦、矽酸鋁或其混合物，則可因而協助形成具有改善電學特性之終止層405。這些電學特性可包括增進之元件臨界電壓、期望之能隙、相對於單一摻雜氧化鋁閘極介電層之增進的介電常數，以及相對於單一摻雜二氧化鈦閘極介電層之較高CBO。在終止區域405中加入多種元素亦會協助使一或多個沉積材料「受阻」，例如降低其在閘極介電層中之遷移率，以在接續之處理步驟或是元件壽命中預防其擴散至閘極介電界面(例如表面401B)。另外，藉由控制二或多個閘極介電摻質材料之各者的沉積特性，則可修改所形成之元件的介電材料特性。一般來說，所沉積之薄膜的特性可藉由改變腔室製程變數而控制之，該些變數可包括腔室壓力、基材偏壓、處理時間、傳送至處理區域之RF功率(例如：RF功率之強度、能率週期)、處理過程中之基材溫度，及/或傳送至標靶的DC偏壓，如上結合第4A~4I圖所討論者。該些製程變數之各者可針對各個沉積材料及形成在閘極介電層內之期望濃度分佈而進行調整。在能量20eV下傳送至SiO₂ 層中之各種摻質材料的理論濃度分佈之一實例係示於第4P圖。第4P圖因此繪示基於不同材料及其相關原子質量而造成高k介電層中之溫度分佈的改變情形。

在另一實施例中，係期望基於在處理程序251中所形成之元件種類而選擇並修改用於形成半導體元件之材料種類。在一實施態樣中，當形成n－MOS元件時，係期望在終止區域405之形成過程中(即，步驟259)選擇並修改閘極介電摻質材料及沉積特性，以達到期望的元件效能特性。當形成n－MOS元件時，係期望將鑭(La)、鈦(Ti)及/或鋯(Zr)併入或置入高k介電層403或高k介電層404之表面中，並接著選擇及沉積材料以形成閘極區域408而提供期望之臨界電壓特性，例如：當與所選之閘極介電摻質材料接觸時，V_t 係介於約0.2~0.5伏特之間。可用於閘極區域408中，且與n－MOS型元件中的鑭(La)、鈦(Ti)及/或鋯(Zr)作用良好的材料之實例為氮化碳鉭(TaCN)及氮化鉭(TaN)。在其他實施態樣中，當形成p－MOS元件時，係期望選擇並改變用於形成終止區域405之閘極介電摻質材料的沉積特性。當形成P－MOS元件時，係期望將鋁(Al)併入或置入高k介電層403或高k介電層404之表面中，並接著選擇及沉積一材料以形成閘極區域408，而該閘極區域408在與閘極介電摻質材料接觸時，會提供期望之臨界電壓，例如介於約－2~－5伏特之V_t 。可用於形成閘極區域408並且與p－MOS元件之鋁(Al)作用良好的材料之實例包括釕(Ru)、鉑(Pt)、氮化鎢(WN)及鎢(W)。可用於形成n－MOS元件或p－MOS元件的期望之高k介電層404之實例可包括氧化鉿(HfO₂ )、矽酸鉿(Hf_x Si_y O_z )、鋁酸鉿(HfAlO_x )、氧化鑭鉿(HfLaO_x )、其混合物或其衍生物。

在一實例中，如上所述，繪示於第4A~4I圖之處理室(例如處理室500、501)係用於在含氮(N₂ )、含氬(Ar)或含氦(He)電漿中濺鍍並接著產生金屬離子(例如：Al^＋、Ti^＋、Zr^＋、Hf^＋、La^＋、Sr^＋、Pb^＋、Y^＋、Ba^＋ )，以將離子併入終止區域405，並在介電層中形成金屬原子之頂表面尖峰濃度梯度。另外，藉由注入含金屬氣體或蒸氣(例如CVD或MoCVD前驅物)而將金屬離子導入電漿中。可注入至電漿處理室中之部分含金屬氣體或蒸氣的實例包括：三甲基鋁、氯化鋯(ZrCl₂ )、雙環戊二烯二甲基鋯、四－二乙基胺基鋯(TDEAZr)、氯化鉿(HfCl₂ )、雙環戊二烯二甲基鉿，或是四－二乙基胺基鉿(TDEAHf)。使用任一沉積方法，且接續沉積之金屬離子接著會進行一或多種接續之熱處理步驟(即，步驟260~266)，以將沉積材料轉變至介電材料中，而具有期望之高k特性。若置於所形成之閘極介電層中的殘留碳(C)、氫(H)及氯(Cl)並未以足夠量併入介電層中，則可能會影響元件特性。因此，可進行一或多個接續處理步驟，例如真空熱退火、電漿退火或熱退火，以減少所併入之污染物。

電漿處理系統

一或多個電漿處理室(例如上述第4A－4C及4F圖的處理室)較佳為整合到多個反應室、多個製程基材處理平台中(例如第7圖的整合處理系統600)。有益於本發明之整合處理系統的例子描述於美國專利證書號5,882,165、申請日為西元1999年3月16日的申請案；美國專利證書號5,186,718、申請日為西元1993年2月16日的申請案；以及美國專利證書號6,440,261、申請日為西元2002年8月27日的申請案，其一併附上供作參考。整合處理系統600可包括工作介面604、裝載口605A－605D、系統控制器602、真空加載鎖定室606A、606B、傳輸室610、和複數個基材處理室614A－614F。一或多個基材處理室614A－614F可為電漿處理室，例如上述第2－5圖之處理室500及/或一或多個處理室501，用以進行電漿製程。在其他實施例中，整合處理系統600可包括6個以上的處理室。

根據本發明之態樣，整合處理系統600一般包含複數個反應室與機械手臂，且較佳為設置有系統控制器602，其經程式化而控制與施行各種處理方法與程序於整合處理系統600中。系統控制器602通常是用於協助整個系統之控制與自動化，且一般包括中央處理單元(CPU)(未繪示)、記憶體(未繪示)、和支援電路(或輸入/輸出(I/O))(未繪示)。CPU可為任一型式用於工業裝置的電腦處理器，以控制各種系統功能、反應室製程與支援硬體(如偵測器、機械手臂、馬達、氣體源設備等)，並監控系統與反應室製程(如反應室溫度、處理程序的產能、反應室處理時間、I/O訊號等)。機械手臂613位在傳輸室610的中央，以將基材從加載鎖定室606A或606B傳送到其中之一處理室614A－614F。機械手臂613一般包含連接於機械手臂驅動組件613C的葉片組件613A、機械臂組件613B。機械手臂613依據系統控制器602送出的指令來傳送基材”W”至各處理室。有益於本發明的機械手臂組件描述於美國專利證書號5,469,035、名稱「雙軸磁性耦接之機械手臂(Two－axis Magnetically Coupled Robot)」、申請日為西元1994年8月30日的申請案；美國專利證書號5,447,409、名稱「機械手臂組件(Robot Assembly)」、申請日為西元1994年4月11日的申請案；以及美國專利證書號6,379,095、名稱「搬運半導體基材的機械手臂(Robot For Handling Semiconductor Substrates)」、申請日為西元2000年4月14日的申請案，其一併附上供作參考。複數個狹長閥(未繪示)可用來選擇性隔開各處理室614A－614F與傳輸室610，如此可於進行處理程序時，個別抽真空各反應室以進行真空製程。

將電漿室整合入整合處理系統600的重大好處為，一連串的製程步驟可在不接觸空氣的狀態下實行於基材上。此可使例如上述第2－5圖之濺鍍原子沉積至基材表面的步驟進行時，不會氧化剛沉積的超薄金屬層。將多個處理室整合入含有可進行退火步驟之處理室的整合處理系統600中，也可避免在穩定退火處理前發生剛沉積之材料的失控氧化情形。整合系統不會將基材暴露於非整合製程才有的氧源環境中，故可防止高k介電層403或高k介電層404 內的材料(例如摻質材料)氧化。非整合製程所見的污染物會直接影響元件製程的再現性與元件平均性能。

根據整合處理系統600之一實施例，基材處理室614A或連接工作介面604的反應室可用來進行如上述步驟252的RCA清洗步驟。接著移除原生氧化層401A(參見第3A圖)後，可在處理室614B中進行傳統快速熱氧化(RTO)製程、電漿輔助化學氣相沉積(PECVD)、或ALD，以形成介電層(如熱氧化層402、高k介電層404)於基材上。基材處理室614C及614D為類似上述處理室500及/或處理室501的電漿處理室，用以進行步驟257及259。因此電漿製程可在處理室614C及614D中處理基材，且維持基材在真空環境，而避免原生氧化層再次生長於基材上的各膜層。當暴露之膜層含有高度親氧的材料(例如鑭)時，此尤其重要。在一態樣中，步驟260在基材處理室614E中相繼施行於基材上，以氧化在基材處理室614D中形成的金屬表面。在另一態樣中，步驟262可施行於位在基材處理室614E的RTP室。其次，電漿氮化製程(步驟264)(例如從應用材料公司取得之DPN製程)可施行於基材處理室614F。在又一態樣中，步驟266可施行於位在基材處理室614E或基材處理室614F(若有)的RTP室中。

在另一實施例中，步驟252(即移除原生氧化層步驟)和步驟254(即沉積熱氧化層步驟)可在不同的系統中進行。在此實施例中，基材處理室614A及614B可為類似處理室500及/或處理室501的電漿處理室，用以進行步驟 257及259。在一態樣中，步驟260在基材處理室614C中相繼施行於基材上，以氧化在基材處理室614B中形成的金屬表面。或者在另一態樣中，步驟262可施行於設置在處理室614C中的RTP室。其次，電漿氮化製程(步驟264)(例如從應用材料公司取得之DPN製程)可施行於位在基材處理室614D的處理室。在一態樣中，步驟266可施行於設置在處理室614E中的RTP處理室或基材處理室614C(若有)。在一態樣中，在基材處理室614C中完成步驟260後，表面氮化步驟可施行於基材處理室614D，而不需將基材移出真空環境以致接觸空氣。

另一種形成閘極氧化層的方法

第6A圖為根據本發明之一實施例，製造場效電晶體之閘極介電層之方法100的流程圖。方法100包括一連串在製造互補式金氧半(CMOS)場效電晶體範例之閘極結構的過程中施行於基材上的步驟。第6A圖繪示方法100的完整程序。至少部分的方法100可施行於整合式半導體基材處理系統(即群集式工具)的製程反應器。此種處理系統之一例為從美國加州聖克拉拉市之應用材料公司取得的CENTURA整合處理系統。

第6B－6G圖為一系列的基材剖面視圖，利用第6A圖之方法而於該基材上製造閘極結構。第6B－6G圖的截面分別相應於製造電晶體中較大閘極結構(未繪示)之閘極介電層的個別製程步驟。第6B－6G圖並未按比例繪製且已簡化圖示。

方法100開始於步驟102且進行到步驟118。首先參照第6A及6B圖，於步驟104中，係提供矽(Si)基材200(例如200毫米之晶圓、300毫米之晶圓)，其並暴露於溶液中，以移除基材表面的原生氧化層(SiO₂ )204。在一實施例中，原生氧化層204的移除是使用含氟化氫(HF)與去離子(DI)水的清洗液(即，氟氫酸溶液)。在一實施例中，清洗液為保持在約20℃至約30℃下、含有按重量計約0.1－10%之HF的水溶液。在另一實施例中，清洗液包含約0.5wt%之HF，且維持在約25℃。在步驟104中，基材200可浸入清洗液，然後以去離子水洗滌。步驟104可施行於單一基材處理室或多個批次型基材處理室，其在處理過程中可包括超音波能量的傳送。或者，步驟104可施行於整合處理系統600(第7圖)中的單一基材溼式清洗反應室。在另一實施例中，原生氧化層204的移除可採用RCA清洗法。完成步驟104後，基材200放置到真空加載鎖定室或通入氮氣(N₂ )的環境。

在步驟106中，熱氧化層(SiO₂ )206形成於基材200上(第6C圖)。熱氧化層206的厚度一般為約3埃至約35埃。在一實施例中，熱氧化層206的厚度為約6埃至約15埃。沉積熱氧化層步驟106可施行於RTP反應器，例如位在整合處理系統600(第7圖)中的RADIANCERTP反應器。RADIANCERTP反應器是從美國加州聖克拉拉市之應用材料公司取得。

在步驟108中，熱氧化層206為暴露於含金屬離子的電漿。例如，步驟108於基材200上形成氧化矽金屬層或矽酸金屬層或氮氧化矽金屬層的金屬次層209(第6D圖)。在一實施例中，較佳地，進行步驟108時約1埃至約5埃的金屬層208為形成於熱氧化層206的表面。在一實施例中，含金屬離子之電漿包含惰性氣體和至少一金屬離子，例如鉿或鑭。惰性氣體可包含氬氣、及一或多種選擇性惰性氣體，例如氖氣(Ne)、氦氣(He)、氪氣(Kr)、或氙氣(Xe)。在一態樣中，含金屬離子之電漿可包含氮氣(N₂ )。

在步驟110中，熱氧化層206為暴露於含氧之電漿來氧化金屬次層209，並將金屬層208(當有施加此層時)轉化成介電區域210(第6E圖)。在另一實施例中，電漿可包含氮氣(N₂ )、及一或多種氧化氣體，例如氧氣(O₂ )、一氧化氮(NO)、氧化亞氮(N₂ O)。電漿還可包含一或多種惰性氣體，例如氬氣(Ar)、氖氣(Ne)、氦氣(He)、氪氣(Kr)、或氙氣(Xe)。步驟110例如可施行於整合處理系統600(第7圖)的去耦合電漿氮化(DPN)電漿反應器。

在另一實施例中，步驟112是用來代替步驟110，以約800℃至約1100℃退火處理基材200。步驟112可施行於適當的熱退火室，例如整合處理系統600的RADIANCE反應器或RTP XE^＋反應器、或單一基材或批次爐管。熱氧化步驟112形成含有介電材料的介電區域210。在一態樣中，介電區域210可包含矽酸鹽材料。在一實施例中，退火處理步驟112可採用流速約2－5000 sccm的氧氣(O₂ )和約100－5000 sccm的一氧化氮(NO)、或選擇性混入氮氣(N₂ )，且維持基材表面溫度為約800℃至約1100℃、處理室壓力為約0.1－50托耳。此退火製程可進行約5－180秒。在一實施例中，氧氣(O₂ )之供應流速為約500 sccm，且在約1000℃下維持室壓為約0.1托耳、為期約15秒。在另一實施例中，一氧化氮(NO)之供應流速為約500 sccm，且在約1000℃下維持室壓為約0.5托耳、為期約15秒。

在步驟114中，基材200的表面暴露於氮電漿中來增加構成結構之上表面的含氮量，而形成氮化層214(第6F圖)。此製程可使用DPN反應器且提供約10－2000 sccm的氮氣(N₂ )、約20－500℃的基座溫度、及約5－1000毫托耳的反應室壓力。射頻(RF)電漿例如以13.56MH、和高達約3－5仟瓦的連續波(CW)或脈衝電漿電源來供應能量。產生脈衝時，最大RF功率、頻率與能率週期的範圍一般分別為約10－3000瓦、約2－100kHz與約2%－100%。此製程可進行約1秒至約180秒。在一實施例中，氮氣(N₂ )的供應量為約200 sccm，且約1000瓦的最大RF功率以約10kHz產生脈衝與施加於感應電漿源之約5%的能率週期、約25℃之溫度、和約10－80毫托耳之壓力等條件來產生脈衝、為期約15秒至約180秒。電漿可利用準遙電漿源、感應電漿源、輻射線帶槽天線(RLSA)源、或其他電漿源等產生。在另一實施例中，CW及/或脈衝微波電源可用來形成氮化層214。氮化層214可形成在介電區域210的上表面(第6E圖)。

在步驟116中，可退火處理閘極介電層(氧化層206、氮化層214與金屬次層209)、和基材200。步驟116可減少氧化層206、氮化層214與金屬次層209間的漏電流，並增進電荷載子於二氧化矽(SiO₂ )次層216下方之通道區域的移動性及改善閘極介電層整體的可靠度。步驟116可施行於適當的熱退火室，例如整合處理系統600的RADIANCE反應器或RTP XE^＋反應器、或單一基材或批次爐管。熱氧化步驟116可形成二氧化矽(SiO₂ )次層216於矽/介電層界面上(第6G圖)。步驟116可增進電荷載子於二氧化矽(SiO₂ )次層216下方之通道區域的移動性及改善介電層/矽界面的可靠度。

在一實施例中，步驟116的退火製程可至少採用約2－5000 sccm的氧氣(O₂ )和約100－5000 sccm的一氧化氮(NO)其中之一、或選擇性混入氮氣(N₂ )，且維持基材表面溫度為約800℃至約1100℃、處理室壓力為約0.1－50托耳。此製程可進行約5－180秒。在一實施例中，氧氣(O₂ )供應量為約500 sccm，且在約1000℃下維持室壓為約0.1托耳、為期約15秒。

完成步驟116後，步驟118為結束方法100。在製造積體電路時，方法100有利於形成超薄的閘極介電層，並可減少漏電流及增進電荷載子於通道區域的遷移率。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

10‧‧‧電晶體

12‧‧‧基材

13‧‧‧接面

14‧‧‧介電層

16‧‧‧閘極電極

18‧‧‧間隙壁

22、24‧‧‧曲線

100‧‧‧方法

200‧‧‧基材

204、206‧‧‧氧化層

208‧‧‧金屬層

209‧‧‧金屬次層

210‧‧‧介電區域

214‧‧‧氮化層

216‧‧‧次層

251‧‧‧程序

401‧‧‧基材

401A、402‧‧‧氧化層

401B‧‧‧表面

403、404‧‧‧介電層

405‧‧‧區域

406‧‧‧多晶矽層

407‧‧‧金屬層

408‧‧‧閘極區域

420‧‧‧表面

421‧‧‧路徑

500、501‧‧‧處理室

502‧‧‧基材

504‧‧‧餽通口

505、571‧‧‧標靶

506‧‧‧同軸電纜

507‧‧‧電源供應器

508、523、565‧‧‧產生器

508A、524A、565A‧‧‧匹配器

508B、509‧‧‧線圈

510‧‧‧幫浦

511‧‧‧節流閥

522‧‧‧處理區域

524、525‧‧‧RF源

526‧‧‧切換器

527‧‧‧室底

528‧‧‧室壁

529‧‧‧室蓋

531‧‧‧RF能量

532‧‧‧DC脈衝

533‧‧‧RF/VHF脈衝

535‧‧‧DC電壓

540‧‧‧準直儀

540A‧‧‧孔洞

550‧‧‧氣體輸送系統

561‧‧‧控溫器

562‧‧‧支撐件

562A‧‧‧支撐構件

570‧‧‧背板組件

572‧‧‧絕緣件

573‧‧‧標靶組件

580‧‧‧磁控管組件

581‧‧‧磁控管

582‧‧‧磁控管致動器

583‧‧‧磁鐵

591‧‧‧RF源組件

592‧‧‧DC源組件

593、596‧‧‧處理室組件

594‧‧‧基材支撐組件

595、597‧‧‧VHF源組件

600‧‧‧系統

602‧‧‧控制器

604‧‧‧工作介面

605A－605D‧‧‧裝載口

606A、606B‧‧‧加載鎖定室

610‧‧‧傳輸室

613‧‧‧機械手臂

613A‧‧‧葉片組件

613B‧‧‧機械臂組件

613C‧‧‧驅動組件

614A－614F‧‧‧處理室

W‧‧‧基材

A‧‧‧摻質材料

為讓本發明之上述特徵更明顯易懂，可配合參考實施例說明，其部分乃繪示如附圖式。須注意的是，雖然所附圖式揭露本發明特定實施例，但其並非用以限定本發明之精神與範圍，任何熟習此技藝者，當可作各種之更動與潤飾而得等效實施例。

第1A圖(先前技術)繪示FET之截面，且可根據本發明來製作。

第1B圖(先前技術)為傳統熱氮化製程與傳統電漿氮化製程依據次級離子質譜數據所繪示的氮濃度分佈圖。

第2A圖為根據本發明之一實施例，繪示製造場效電晶體之閘極介電層的流程圖。

第2B圖為根據本發明之一實施例，繪示製造場效電晶體之閘極介電層的流程圖。

第2C圖為根據本發明之一實施例，繪示製造場效電晶體之閘極介電層的流程圖。

第2D圖為根據本發明之一實施例，繪示製造場效電晶體之閘極介電層的流程圖。

第2E圖為根據本發明之一實施例，繪示製造場效電晶體之閘極介電層的流程圖。

第2F圖為根據本發明之一實施例，繪示製造場效電晶體之閘極介電層的流程圖。

第3A－3F圖為一系列的基材剖面，其上為利用第2A圖之方法製造的閘極結構。

第4A圖繪示根據本發明另一實施例之電漿處理室的截面。

第4B圖繪示根據本發明又一實施例之電漿處理室的截面。

第4C圖繪示根據本發明再一實施例之電漿處理室的截面。

第4D圖為根據本發明之一實施例，說明鉿標靶與鑭標靶之各種性質的理論計算表。

第4E圖為根據本發明之一實施例，用於電容耦合電漿處理室之自行偏壓電壓與頻率的關係圖。

第4F圖繪示根據本發明一實施例之電漿處理室的截面。

第4G圖繪示根據本發明一實施例之電漿處理室的截面。

第4H圖繪示根據本發明一實施例之電漿處理室的截面。

第4I圖繪示根據本發明一實施例之電漿處理室的截面。

第4J圖繪示描述於本發明之一實施例中而形成在基材表面上的高k介電層的側視圖。

第4K圖為在本發明之一實施例中且繪示在第4J圖中之濃度相對於在基材之高k介電區域中的深度之圖式。

第4L圖繪示描述於本發明之一實施例中而形成在基材表面上的高k介電層的側視圖。

第4M圖為在本發明之一實施例中且繪示在第4L圖中之濃度相對於在基材之高k介電區域中的深度之圖式。

第4N圖繪示描述於本發明之一實施例中而形成在基材表面上的高k介電層的側視圖。

第4O圖為在本發明之一實施例中且繪示在第4N圖中之濃度相對於在基材之高k介電區域中的深度之圖式。

第4P圖繪示根據本發明之一實施例所使用之模組化數據。

第5A圖為根據本發明之另一實施例，繪示施加至標靶之脈衝RF/VHF激發能量與脈衝DC電壓的中斷循環時序圖。

第5B圖為根據本發明之又一實施例，繪示施加至標靶之脈衝RF/VHF激發能量與脈衝DC電壓的中斷循環時序圖。

第5C圖為根據本發明之再一實施例，繪示施加至標靶之脈衝DC電壓與連續RF/VHF能量的中斷循環時序圖。

第6A圖為根據本發明之一實施例，繪示製造場效電晶體之閘極介電層之方法100的流程圖。

第6B－6G圖為一系列的基材剖面，其上為利用第6A圖之方法製造的閘極結構。

第7圖繪示根據本發明一實施例的整合處理系統。